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JP5284553B2 - 半導体装置および表示装置 - Google Patents

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Description

本発明は、薄膜トランジスタ（ＴＦＴ）を備える半導体装置およびそのような半導体装置を有する表示装置に関する。
近年、インジウム（Ｉｎ）、亜鉛（Ｚｎ）またはガリウム（Ｇａ）などを有した酸化物半導体層を用いたＴＦＴ（酸化物半導体ＴＦＴ）の開発が盛んに行われている（例えば特許文献１〜３）。酸化物半導体ＴＦＴは移動度が高いという特性を有するので、例えば、酸化物半導体ＴＦＴを備える液晶表示装置の表示品位を向上させることができると期待されている。
一方、半導体装置の製造プロセスには、静電気を生じやすい工程が含まれており、静電気によって、特性が変化したり、静電破壊したりするので、ＴＦＴを備える半導体装置の良品率が低下するという問題があった。特に、液晶表示装置のＴＦＴ基板（半導体装置）では、発生する静電気による歩留まりの低下が問題である。
そこで、静電気によるダメージを防ぐための種々の手段を備えたＴＦＴ基板が提案されている（例えば、特許文献４）。特許文献４には、静電破壊防止のためにダイオードリングが設けられたＴＦＴ基板が開示されている。
特開２００３−２９８０６２号公報 特開２００９−２５３２０４号公報 特開２００８−１６６７１６号公報 特開平１１−２７１７２２号公報
しかしながら、本発明者は、特許文献４に開示されている静電気防止用のダイオードリングを、酸化物半導体ＴＦＴを備える半導体装置に採用しても、駆動させる電圧付近で酸化物半導体層の抵抗値が小さく、静電気防止用のダイオードリングとして不具合があることを見出した。これは、絶縁基板上に移動度が高い酸化物半導体ＴＦＴを備え、かつ双方向の静電気防止用ダイオードリングを備える半導体装置の製造方法に共通の課題である。
本発明は、上記問題に鑑みてなされたものであり、その目的は、酸化物半導体ＴＦＴを備える半導体装置において、静電気によるダメージを防ぐことができる半導体装置およびそのような半導体装置を備える表示装置を提供することにある。
本発明による実施形態における半導体装置は、絶縁基板と、前記絶縁基板上に形成された複数の配線と、複数の薄膜トランジスタと、複数のダイオード素子であって、それぞれが前記複数の配線の内の２本の配線を互いに電気的に接続する複数のダイオード素子とを有する半導体装置であって、前記複数のダイオード素子はそれぞれ、前記薄膜トランジスタのゲート電極と同一の導電膜から形成された第１電極と、前記第１電極上に形成された酸化物半導体層と、前記薄膜トランジスタのソース電極と同一の導電膜から形成され、前記酸化物半導体層と接触する第２電極および第３電極とを有し、前記酸化物半導体層は、前記第１電極と前記第２電極との間、および、前記第１電極と前記第３電極との間に、それぞれオフセット領域を有し、前記オフセット領域は、前記絶縁基板の法線方向から見たとき、前記第１電極と重なっていない。
ある実施形態において、前記オフセット領域は、前記絶縁基板の法線方向から見たとき、前記第１、第２および第３電極のいずれとも重なっていない。
ある実施形態において、前記オフセット領域のチャネル方向と平行な方向の幅は、３μｍ以上５μｍ以下である。
ある実施形態において、前記複数のダイオード素子は、互いに逆方向で並列に電気的に接続されている。
ある実施形態において、前記酸化物半導体層は、Ｉｎ、Ｇａ、およびＺｎの少なくとも１つを含む。
ある実施形態において、前記複数の配線は、複数のソース配線および複数のゲート配線を含み、前記複数のダイオード素子は、２本のソース配線を互いに電気的に接続するダイオード素子および２本のゲート配線を互いに電気的に接続するダイオード素子の少なくとも１つを含む。
ある実施形態において、前記複数の配線は、複数の補助容量配線、共通電極配線、または複数の検査信号配線のいずれかをさらに含み、前記複数のダイオード素子は、２本のソース配線を互いに電気的に接続するダイオード素子、２本のゲート配線を互いに電気的に接続するダイオード素子、ゲート配線と補助容量配線とを互いに電気的に接続するダイオード素子、ソース配線と補助容量配線とを互いに電気的に接続するダイオード素子、補助容量配線と共通電極配線とを互いに電気的に接続するダイオード素子、ゲート配線と共通電極配線とを互いに電気的に接続するダイオード素子、ソース配線と共通電極配線とを互いに電気的に接続するダイオード素子、または２本の検査信号配線を互いに電気的に接続するダイオード素子を含む。
本発明による実施形態における表示装置は、上述の半導体装置を有する。
本発明によると、酸化物半導体ＴＦＴを備える半導体装置において、静電気によるダメージを防ぐことができる半導体装置およびそのような半導体装置を備える表示装置が提供される。
（ａ）は、本発明による実施形態における半導体装置１００の等価回路図であり、（ｂ）は、ダイオード素子１０の電圧−電流特性を表すグラフである。 （ａ）は、ダイオード素子１０を備える半導体装置１００の模式的な平面図であり、（ｂ）は、（ａ）のＩ−Ｉ’線に沿った模式的な断面図である。 ダイオード素子１０の電気特性を説明するグラフである。 （ａ）〜（ｅ）は、ダイオード素子１０の製造工程を説明する図である。 （ａ）〜（ｅ）は、画素用ＴＦＴの製造工程を説明する図である。 検査信号配線を説明する等価回路図である。
以下、図面を参照して、本発明による実施形態における半導体装置の製造方法およびそのような製造方法によって製造される半導体装置（ここでは液晶表示装置用のＴＦＴ基板）の構成を説明する。本実施形態におけるＴＦＴ基板は、各種表示装置（例えば、液晶表示装置やＥＬ表示装置）のＴＦＴ基板を含む。
以下、図１および図２を参照しながら本発明による実施形態における半導体装置１００を説明する。図１（ａ）は、半導体装置１００の等価回路図であり、図１（ｂ）は、ダイオード素子１０の電圧（Ｖ）−電流（Ｉ）特性を表すグラフである。なお、図１（ａ）には、液晶容量４０も記載している。
図１（ａ）に示すように、半導体装置１００は、互いに平行に配列された複数のゲート配線１４と、ゲート配線１４と直交する複数のソース配線１６と、ゲート配線１４およびソース配線１６に囲まれた矩形の領域にそれぞれ設けられた画素電極（不図示）と、ゲート配線１４およびソース配線１６の交差部近傍に配置された薄膜トランジスタ（画素用ＴＦＴという場合もある）５０とを備える。ゲート配線１４およびソース配線１６は、それぞれ薄膜トランジスタ５０に電気的に接続されている。ゲート配線１４はゲート端子１４ｔと電気的に接続され、ソース配線１６はソース端子１６ｔと電気的に接続されている。ゲート端子１４ｔおよびソース端子１６ｔは、それぞれ外部配線（不図示）と電気的に接続されている。薄膜トランジスタ５０は、画素電極と電気的に接続され、各画素の液晶容量（画素容量）４０に電圧を印加するスイッチング素子として機能する。液晶容量４０は、一対の電極と液晶層とによって形成されており、画素用ＴＦＴのドレイン電極に接続されている電極が画素電極であり、他方が対向電極である。対向電極は、ＴＦＴ基板と液晶層を介して対向するように配置された対向基板に形成されている。なお、ＩＰＳ（In-Plane Switching）モードやＦＦＳ（Fringe Field Switching)モードの液晶表示装置の場合、対向基板に対向電極は形成されない。
互いに隣接する２本のソース配線（例えばソース配線１６（ｍ）および１６（ｍ＋１））の間には、薄膜トランジスタ５０の酸化物半導体層と同一の酸化物半導体膜から形成された酸化物半導体層を有するショートリング用のダイオード素子１０Ａおよび１０Ｂが形成されている。ここで例示するダイオード素子１０Ａおよび１０Ｂは、ＴＦＴのソース電極とゲート電極をショートさせた構造を有し、「ＴＦＴ型ダイオード」とも呼ばれる。
ダイオード素子１０Ａとダイオード素子１０Ｂとは、電流が流れる方向が互いに逆である。例えば、ダイオード素子１０Ａ（ｍ）はソース配線１６（ｍ）からソース配線１６（ｍ＋１）へ電流を流し、ダイオード素子１０Ｂ（ｍ）はソース配線１６（ｍ＋１）からソース配線１６（ｍ）へ電流を流す。ここで例示するように、互いに隣接する２本のソース配線の全てに、ダイオード素子１０Ａおよび１０Ｂを並列に接続することによって、ダイオード素子１０Ａで構成されるショートリング２０Ａと、ダイオード素子１０Ｂで構成されるショートリング２０Ｂとが形成され、ショートリング２０Ａとショートリング２０Ｂとがショートリング２０を構成する。ショートリング２０は、双方に電流を流す（電荷を拡散する）ことができる。ダイオード素子１０Ａおよび１０Ｂは、ゲート配線１４（ｎ）とゲート配線１４（ｎ＋１）との間に配置し、ゲート配線１４（ｎ）とゲート配線１４（ｎ＋１）とを電気的に接続してもよい。
さらに、半導体装置１００は、複数の補助容量配線、共通電極配線、または複数の検査信号配線をさらに含んでもよい。この場合、ダイオード素子１０Ａおよび１０Ｂは、ゲート配線１４および補助容量配線の間、ソース配線および補助容量配線の間、補助容量配線および共通電極配線の間、ゲート配線および共通電極配線の間、ソース配線および共通電極配線の間、または２本の検査信号配線の間に配置し、それぞれの配線を電気的に接続してもよい。ここで、共通電極配線とは、例えば、半導体装置１００が液晶表示装置に用いられる場合、半導体装置１００と対向する基板に形成された対向電極と電気的に接続している配線である。さらに、検査信号配線とは、画素用ＴＦＴの電気特性を検査するための配線である。なお、検査信号配線の詳細については、特開２００５−１２２２０９号公報および米国特許第６，６２４，８５７号明細書に開示されている。参考までに、特開２００５−１２２２０９号公報および米国特許第６，６２４，８５７号明細書に開示されている内容のすべてを本明細書に援用する。
図６は、検査信号配線を説明する等価回路図である。図６に示すように、半導体装置１００には、例えば、３本の検査信号配線２６Ｒ、２６Ｇ、２６Ｂ、検査用ＴＦＴ２７ａおよび検査用制御信号線２８が設けられている。各検査信号配線２６Ｒ、２６Ｇ、２６Ｂのそれぞれは、例えば、検査用ＴＦＴ２７ａのドレイン電極と電気的に接続されている。さらに、各ソース配線１６（１６（ｍ）〜１６（ｍ＋３））は、例えば、検査用ＴＦＴ２７ａのソース電極と電気的に接続されている。検査用ＴＦＴ２７ａのゲート電極は、検査用制御信号線２８と電気的に接続され、検査用ＴＦＴ２７ａを制御している。ダイオード素子１０は、例えば、同じ検査用信号配線２６Ｒ、２６Ｇ、２６Ｂに電気的に接続されている検査用ＴＦＴ２７ａに接続されているソース配線１６（ｍ）および１６（ｍ＋３）間に配置され、ソース配線１６（ｍ）およびソース配線１６（ｍ＋３）に接続されている。
図１（ｂ）に示すグラフは、ダイオード素子１０の電圧（Ｖ）−電流（Ｉ）特性を表すグラフである。
図１（ｂ）に示すように、ダイオード素子１０のバリスタ電圧は２０Ｖ以上４００Ｖ以下である。ダイオード素子１０の半導体層にバリスタ電圧以下の電圧が印加されている場合、ダイオード素子１０に電流が流れないので、ソース配線１６（ｍ）とソース配線１６（ｍ＋１）との間は、絶縁されている。ダイオード素子１０の半導体層にバリスタ電圧超の電圧を印加すると、ダイオード素子１０に電流が流れ、ソース配線１６（ｍ）とソース配線１６（ｍ＋１）とは電気的に接続される。
また、図示していないが、互いに隣接する２本のゲート配線（例えばゲート配線１４（ｎ）および１４（ｎ＋１））の間にショートリング用のダイオード素子を形成してもよい。さらに、ゲート配線１４とソース配線１６との間にショートリング用のダイオード素子を形成し、ソース配線用のショートリングとゲート配線用のショートリングとを互いに接続してもよい。
半導体装置１００では、外部からいずれかのソース配線１６（または／およびゲート配線１４）に静電気が入ると、ソース配線１６（または／およびゲート配線１４）に電気的に接続されたダイオード素子１０Ａおよび１０Ｂのゲートが開き、隣接するソース配線１６（または／およびゲート配線１４）に向かって順に電荷が拡散していく。その結果、全てのソース配線１６（または／およびゲート配線１４）が等電位となるので、静電気によって薄膜トランジスタ５０がダメージを受けることを抑制できる。
図２は、ショートリング用のダイオード素子１０（１０Ａおよび１０Ｂ）を説明する図である。図２（ａ）は、ダイオード素子１０の模式的な平面図であり、図２（ｂ）は、図２（ａ）のＩ−Ｉ’線に沿った断面図である。
図２（ａ）および図２（ｂ）に示すように、ダイオード素子１０は、絶縁基板１上に形成された薄膜トランジスタ（例えば、画素用ＴＦＴ）５０（不図示）のゲート電極と同一の導電膜から形成された第１電極３（３ａおよび３ｂ）と、第１電極３上に形成された第１絶縁層４と、第１絶縁層４上に形成され、薄膜トランジスタ５０の酸化物半導体層と同一の酸化物半導体膜から形成された酸化物半導体層５（５ａおよび５ｂ）と、酸化物半導体層５と接触し、薄膜トランジスタ５０のソース電極と同一の導電膜から形成された第２電極６および第３電極７とを有する。酸化物半導体層５の第１電極３と第２電極６との間、および、第１電極３と第３電極７との間には、それぞれオフセット領域１９が形成されている。絶縁基板１の法線方向から見たとき、オフセット領域１９は第１電極３と重なっていない。さらに、絶縁基板１の法線方向から見たとき、オフセット領域１９は、第１電極３、第２電極６および第３電極７のいずれとも重なっていないことが好ましい。第２電極６はソース配線１６（ｍ）と電気的に接続し、第３電極７はソース配線１６（ｍ＋１）と電気的に接続されている。また、ダイオード素子１０Ａの第１電極３ａは、透明電極１１により第２電極６と電気的に接続されている。ダイオード素子１０Ｂの第１電極３ｂは、透明電極１１により第３電極７と電気的に接続されている。
さらに、酸化物半導体層５を覆うように第２絶縁層８が形成されており、第２絶縁層８上に感光性の有機絶縁層９が形成されている。また、酸化物半導体層５の上にエッチストッパ層を形成してもよい。さらに、有機絶縁層９は形成しなくてもよい場合もある。
ダイオード素子１０のチャネル長Ｌは、例えば３０μｍであり、チャネル幅Ｗは例えば５μｍであり、オフセット領域１９のチャネル方向と平行な方向の幅（オフセット領域幅）Ｗ’は例えば３μｍである。また、チャネル長Ｌは例えば１０μｍ以上５０μｍ以下が好ましく、チャネル幅Ｗは、例えば２μｍ以上１０μｍ以下が好ましく、オフセット領域幅Ｗ’は、１．５μｍ以上５μｍ以下が好ましい。このようなチャネル長Ｌ、チャネル幅Ｗおよびオフセット領域幅Ｗ’とすると、ダイオード素子１０が、上述したような特性を有するショートリング用のダイオード素子として機能する。
第１電極３、第２電極６、第３電極７、ゲート配線１４およびソース配線１６は、例えば下層をＴｉ（チタン）層、上層をＣｕ（銅）層とする積層構造を有する。下層の厚さは、例えば３０ｎｍ〜１５０ｎｍである。上層の厚さは、例えば２００ｎｍ〜５００ｎｍである。また、例えば上層は、Ｃｕ層の代わりにＡｌ（アルミニウム）層であってもよく、また、第１電極３、第２電極６、第３電極７およびソース配線１６は、例えばＴｉ層のみを有する単層構造を有してもよい。
第１絶縁層４および第２絶縁層８は、例えばＳｉＮx（窒化シリコン）を含有する単層構造を有する。第１絶縁層４および第２絶縁層８の厚さは、それぞれ、例えば１００ｎｍ〜５００ｎｍである。
酸化物半導体層５は、例えばＩｎ（インジウム）、Ｇａ（ガリウム）およびＺｎ（亜鉛）の少なくともいずれか１つの元素を含む酸化物半導体層である。本実施形態において、酸化物半導体層５は、Ｉｎ、ＧａおよびＺｎを含有するアモルファス酸化物半導体層（ａ−ＩＧＺＯ層）である。酸化物半導体層５の厚さは、例えば２０ｎｍ〜２００ｎｍである。
有機絶縁層９の厚さは、例えば３μｍである。
透明電極１１は、例えばＩＴＯ（Indium Tin Oxide）から形成されている。透明電極１１の厚さは、例えば５０ｎｍ〜２００ｎｍである。
次に、図３を参照しながら、ダイオード素子１０の電気特性について説明する。図３は、以下に説明する素子の電圧（Ｖ）−電流（Ｉ）特性を示すグラフである。図３中の、曲線Ｃ１は半導体装置１００が有する画素用の酸化物半導体ＴＦＴのゲート電圧（Ｖ）−電流（Ｉ）特性を示す曲線である。曲線Ｃ２はダイオード素子１０の電圧（Ｖ）−電流（Ｉ）特性を示す曲線である。曲線Ｃ３は、一般的に用いられているアモルファスシリコン（ａ−Ｓｉ）層を半導体層として有するショートリング用のダイオード素子（ａ−Ｓｉダイオード素子）の電圧（Ｖ）−電流（Ｉ）特性を示す曲線である。
図３から分かるように、画素用ＴＦＴは、印加電圧の絶対値が大きくなると酸化物半導体層の抵抗値が小さくなるので、電流値の絶対値が大きくなってしまう。つまり、酸化物半導体層は移動度が高いことから、高い電圧を印加した場合、半導体層の抵抗値を数ＭΩ〜数百ＭΩに調整するのが難しい。従って、画素用ＴＦＴのような構成を有するダイオード素子は、ショートリング用のダイオード素子として機能しにくい。一方、ダイオード素子１０の電気特性とａ−Ｓｉダイオード素子の電気特性とを比較すると、曲線Ｃ２と曲線Ｃ３とは略一致しており、ダイオード素子１０がショートリング用のダイオード素子として機能し得ることが分かる。これは、ダイオード素子１０がオフセット領域１９を有しており、ダイオード素子１０の酸化物半導体層５の電気的抵抗が高くなったからである。
次に、本発明による実施形態における半導体装置１００の製造方法を図４および図５を参照しながら説明する。図４は、ダイオード素子１０の製造方法を説明する図であり、図５は画素用ＴＦＴの製造方法を説明する図である。また、ここで説明するダイオード素子１０および画素用ＴＦＴは、一連のプロセスで形成される。なお、半導体装置１００の製造方法は、以下に説明する方法に限定されない。例えば、国際公開第２０１２／０１１２５８号に開示されている半導体装置の製造方法を用いて、ダイオード素子１０を形成することもできる。参考までに、国際公開第２０１２／０１１２５８号の開示内容の全てを本明細書に援用する。
最初に、ダイオード素子１０の製造方法について説明する。
図４（ａ）に示すように、絶縁基板（例えばガラス基板）１上に、公知の方法で、下層をＴｉ層、上層をＣｕ層とする積層構造を有する第１電極３を形成する。第１電極３は、後述する画素用ＴＦＴのゲート電極５３と同じ導電膜から形成される。第１電極３の下層の厚さは、例えば３０ｎｍ〜１５０ｎｍである。第１電極３の上層の厚さは、例えば２００ｎｍ〜５００ｎｍである。上層は、Ｃｕ層の代わりに例えばＡｌ層であってもよく、また、第１電極３は、例えばＴｉ層のみから形成された単層構造を有してもよい。
次に、図４（ｂ）に示すように、第１電極３上に、公知の方法で、例えばＳｉＮxを含有する第１絶縁層４を形成する。第１絶縁層４の厚さは、例えば１００ｎｍ〜５００ｎｍである。
次に、第１絶縁層４上に酸化物半導体膜を公知の方法で形成する。酸化物半導体膜は、例えばａ−ＩＧＺＯ膜から形成されている。酸化物半導体膜は、画素用ＴＦＴの半導体層を形成する半導体膜から形成されている。酸化物半導体膜の厚さは、例えば５０ｎｍ〜３００ｎｍである。
次に、酸化物半導体膜を公知の方法でパターニングし、酸化物半導体層５を形成する。
次に、酸化物半導体層５上に、下層をＴｉ層、上層をＣｕ層とする積層構造を有する導電膜を公知の方法で形成する。導電膜は、後述する画素用ＴＦＴのソース電極５６と同じ導電膜から形成される。例えば上層は、Ｃｕ層の代わりに例えばＡｌ層であってもよく、また、導電膜は、例えばＴｉ層のみから形成された単層構造を有してもよい。下層の厚さは、例えば３０ｎｍ〜１５０ｎｍである。上層の厚さは、例えば２００ｎｍ〜５００ｎｍである。
次に、図４（ｃ）に示すように、導電膜を公知の方法でパターニングし、第２電極６および第３電極７を形成する。このとき、オフセット領域１９も形成される。絶縁基板１の法線方向から見たとき、オフセット領域１９は、第１電極３、第２電極６および第３電極７のいずれとも重ならないように形成される。
次に、図４（ｄ）に示すように、第２および第３電極６および７上に第２絶縁層８を公知の方法で形成する。第２絶縁層８は、例えばＳｉＮx（窒化シリコン）から形成される。例えば第２絶縁層８の厚さは、例えば１００ｎｍ〜５００ｎｍである。
次に、第２絶縁層８上に公知の方法で感光性の有機絶縁層９を形成する。有機絶縁層９は、例えば感光性のアクリル樹脂から形成される。有機絶縁層９の厚さは、例えば３μｍである。
次に、図４（ｅ）に示すように、有機絶縁層９上に、公知の方法で透明電極１１を形成する。透明電極１１は、例えばＩＴＯから形成される。透明電極１１の厚さは、例えば５０ｎｍ〜２００ｎｍである。透明電極１１を形成することにより、図２（ａ）に示したように、第１電極３と第２電極６または第３電極７とが、第２絶縁層８および有機絶縁層９に形成されたコンタクトホール内で電気的に接続される。
次に、図５（ａ）〜図５（ｅ）を参照して、画素用ＴＦＴの製造方法を説明する。
図５（ａ）に示すように、絶縁基板（例えばガラス基板）１上に、公知の方法で、下層をＴｉ層、上層をＣｕ層とする積層構造を有するゲート電極５３を形成する。ゲート電極５３の大きさは、第１電極３よりも大きい。
次に、図５（ｂ）に示すように、ゲート電極５３上に、公知の方法で、例えばＳｉＮxを含有する第１絶縁層４を形成する。第１絶縁層４の厚さは、例えば１００ｎｍ〜５００ｎｍである。
次に、第１絶縁層４上に酸化物半導体膜を公知の方法で形成する。酸化物半導体膜は、例えばａ−ＩＧＺＯ膜から形成されている。酸化物半導体膜の厚さは、例えば５０ｎｍ〜３００ｎｍである。
次に、酸化物半導体膜を公知の方法でパターニングし、酸化物半導体層５５を形成する。
次に、酸化物半導体層５５上に、下層をＴｉ層、上層をＣｕ層とする積層構造を有する導電膜を公知の方法で形成する。上層は、Ｃｕ層の代わりに例えばＡｌ層であってもよく、また、導電膜は、例えばＴｉ層のみから形成された単層構造を有してもよい。下層の厚さは、例えば３０ｎｍ〜１５０ｎｍである。上層の厚さは、例えば２００ｎｍ〜５００ｎｍである。
次に、図５（ｃ）に示すように、導電膜を公知の方法でパターニングし、ソース電極５６およびドレイン電極５７を形成する。このとき、ゲート電極５３は、第１電極３よりも大きく形成されているので、上述したオフセット領域１９は形成されない。
次に、図５（ｄ）に示すように、ソース電極５６およびドレイン電極５７上に第２絶縁層８を公知の方法で形成する。第２絶縁層８は、例えばＳｉＮx（窒化シリコン）から形成される。例えば第２絶縁層８の厚さは、例えば１００ｎｍ〜５００ｎｍである。
次に、第２絶縁層８上に公知の方法で感光性の有機絶縁層９を形成する。有機絶縁層９は、例えば感光性のアクリル樹脂から形成される。有機絶縁層９の厚さは、例えば３μｍである。
次に、図５（ｅ）に示すように、有機絶縁層９上に、公知の方法で画素電極６１を形成する。画素電極６１は、透明電極から形成され、例えばＩＴＯから形成される。画素電極６１の厚さは、例えば５０ｎｍ〜２００ｎｍである。
このように、ダイオード素子１０と画素用ＴＦＴとは少なくとも一部の工程を共通の工程とする製造プロセスによって製造することができる。従って、半導体装置１００を効率よく製造できる。
本発明による実施形態の半導体装置およびその製造方法は、上記の例に限られず、静電防止が望まれる場合も含む。
以上、本発明により、酸化物半導体ＴＦＴを備える半導体装置において、静電気によるダメージを防ぐことができる半導体装置の製造方法およびそのような製造方法によって製造される半導体装置が提供される。
本発明は、アクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置や指紋読み取り装置等の薄膜トランジスタを備えた半導体装置に広く適用できる。
１ 絶縁基板
３、３ａ、３ｂ 第１電極
４、８、９ 絶縁層
５、５ａ、５ｂ 酸化物半導体層
６ 第２電極
７ 第３電極
１０、１０Ａ、１０Ｂ ダイオード素子
１１ 透明電極
１９ オフセット領域
１００ 半導体装置

Claims (7)

  1. 絶縁基板と、
    前記絶縁基板上に形成された複数の配線と、
    複数の薄膜トランジスタと、
    複数のダイオード素子であって、それぞれが前記複数の配線の内の２本の配線を互いに電気的に接続する複数のダイオード素子とを有する半導体装置であって、
    前記複数のダイオード素子はそれぞれ、
    前記薄膜トランジスタのゲート電極と同一の導電膜から形成された第１電極と、
    前記第１電極上に形成された酸化物半導体層と、
    前記薄膜トランジスタのソース電極と同一の導電膜から形成され、前記酸化物半導体層と接触する第２電極および第３電極とを有し、
    前記酸化物半導体層は、前記第１電極と前記第２電極との間、および、前記第１電極と前記第３電極との間に、それぞれオフセット領域を有し、前記オフセット領域は、前記絶縁基板の法線方向から見たとき、前記第１、第２および第３電極のいずれとも重なっていない、半導体装置。
  2. 前記オフセット領域のチャネル方向と平行な方向の幅は、３μｍ以上５μｍ以下である、請求項１に記載の半導体装置。
  3. 前記複数のダイオード素子は、互いに逆方向で並列に電気的に接続されている、請求項１または２に記載の半導体装置。
  4. 前記酸化物半導体層は、Ｉｎ、Ｇａ、およびＺｎの少なくとも１つを含む、請求項１から３のいずれかに記載の半導体装置。
  5. 前記複数の配線は、複数のソース配線および複数のゲート配線を含み、
    前記複数のダイオード素子は、２本のソース配線を互いに電気的に接続するダイオード素子および２本のゲート配線を互いに電気的に接続するダイオード素子の少なくとも１つを含む、請求項１から４のいずれかに記載の半導体装置。
  6. 前記複数の配線は、複数の補助容量配線、共通電極配線、または複数の検査信号配線のいずれかをさらに含み、
    前記複数のダイオード素子は、２本のソース配線を互いに電気的に接続するダイオード素子、２本のゲート配線を互いに電気的に接続するダイオード素子、ゲート配線と補助容量配線とを互いに電気的に接続するダイオード素子、ソース配線と補助容量配線とを互いに電気的に接続するダイオード素子、補助容量配線と共通電極配線とを互いに電気的に接続するダイオード素子、ゲート配線と共通電極配線とを互いに電気的に接続するダイオード素子、ソース配線と共通電極配線とを互いに電気的に接続するダイオード素子、または２本の検査信号配線を互いに電気的に接続するダイオード素子を含む、請求項１から５のいずれかに記載の半導体装置。
  7. 請求項１から６のいずれかに記載の半導体装置を有する、表示装置。
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