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KR101462770B1 - 인쇄회로기판과 그의 제조방법 및 그 인쇄회로기판을 포함하는 반도체 패키지 - Google Patents

인쇄회로기판과 그의 제조방법 및 그 인쇄회로기판을 포함하는 반도체 패키지 Download PDF

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KR101462770B1
KR101462770B1 KR1020130038654A KR20130038654A KR101462770B1 KR 101462770 B1 KR101462770 B1 KR 101462770B1 KR 1020130038654 A KR1020130038654 A KR 1020130038654A KR 20130038654 A KR20130038654 A KR 20130038654A KR 101462770 B1 KR101462770 B1 KR 101462770B1
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KR
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cavity
pad
base substrate
insulating layer
circuit board
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최성렬
홍석창
박상갑
염광섭
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삼성전기주식회사
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Abstract

본 발명은 인쇄회로기판과 그의 제조방법 및 그 인쇄회로기판을 포함하는 반도체 패키지에 관한 것이다. 본 발명에 따른 인쇄회로기판은, 복수의 회로 패턴들을 포함하는 베이스 기판; 베이스 기판의 상부에 형성된 캐비티; 캐비티의 기판 바닥면을 통해 노출되며, 베이스 기판에 매립된 패드; 및 캐비티에 실장되며, 상기 패드와 전기적으로 연결되는 전자부품을 포함한다.
이와 같은 본 발명에 의하면, 베이스 기판에 소정 깊이의 캐비티를 형성하여 전자부품이 그 캐비티에 실장되도록 함으로써, PoP 구조의 반도체 패키지의 제조에 있어서 상부 패키지 기판의 고밀도, 고성능을 위해 볼 피치가 축소되었을 경우에도 상부 패키지와 하부 패키지 간의 갭(gap)을 확보할 수 있다.

Description

인쇄회로기판과 그의 제조방법 및 그 인쇄회로기판을 포함하는 반도체 패키지{PCB(printed circuit board) and manufacturing method thereof, and semiconductor package including the PCB}
본 발명은 인쇄회로기판(PCB)과 그의 제조방법 및 그 인쇄회로기판을 포함하는 반도체 패키지에 관한 것으로서, 특히 PCB의 상면에 전자부품의 실장을 위한 캐비티(cavity)를 형성함으로써 PoP(package on package) 구조의 반도체 패키지의 제조 시, 상/하부 패키지 간 간격을 확보할 수 있는 인쇄회로기판과 그의 제조방법 및 그 인쇄회로기판을 포함하는 반도체 패키지에 관한 것이다.
최근 모바일 제품이 박형화 및 고기능화되어 감에 따라 그와 같은 모바일 제품에 채용되는 플립 칩(flip chip) 제품의 I/O(input/output) 수도 증가하게 되고, 그와 같은 I/O 수의 증가에 따라 PCB측의 범프(bump) 또한 정밀 피치(fine pitch)가 요구되고 있다.
종래의 PoP 구조의 반도체 패키지는 도 1에 도시된 바와 같이, 전자부품(예컨대, AP 칩)(122)이 하부 반도체 패키지(120)의 PCB 기판(121)의 상부 표면에 실장되는 방식으로, 상부 반도체 패키지(110)의 I/O수를 증가시키기 위해 볼 피치 (ball pitch)를 줄일 경우 상부 반도체 패키지(110)와 하부 반도체 패키지(120) 간의 갭(gap)을 확보하기가 어려워지는 문제가 발생하게 된다.
이상과 같은 문제에 대응하기 위해, 도 2에 도시된 바와 같이, 전자부품(예를 들면, IC 칩)(222)을 PCB 기판(221) 속에 내장하는 구조가 개발되고 있으나, 이러한 구조는 기판 제작 시 발생하는 수율에 의해 값비싼 IC 칩을 폐기해야 하는 바, 이에 따라 기판 제조비용의 상승 요인으로 작용한다. 도 2에서 참조번호 210은 상부 반도체 패키지, 220은 하부 반도체 패키지를 나타낸다.
한국 공개특허공보 공개번호 10-1997-7007576 일본 공개특허공보 특개2005-512335
본 발명은 상기와 같은 사항을 감안하여 창출된 것으로서, 인쇄회로기판의 상면부의 소정 부위에 전자부품의 실장을 위한 캐비티(cavity)를 형성함으로써 PoP 구조의 반도체 패키지의 제조에 있어서 상부 패키지 기판의 고밀도, 고성능을 위해 볼 피치가 축소되었을 경우에도 상부 패키지와 하부 패키지 간의 갭(gap)을 확보할 수 있는 인쇄회로기판과 그의 제조방법 및 그 인쇄회로기판을 포함하는 반도체 패키지를 제공함에 그 목적이 있다.
상기의 목적을 달성하기 위하여 본 발명에 따른 인쇄회로기판은,
복수의 회로 패턴들을 포함하는 베이스 기판;
상기 베이스 기판의 상부에 형성된 캐비티;
상기 캐비티의 기판 바닥면을 통해 노출되며, 베이스 기판에 매립된 패드; 및
상기 캐비티에 실장되며, 상기 패드와 전기적으로 연결되는 전자부품을 포함하는 점에 그 특징이 있다.
여기서, 바람직하게는 상기 패드의 상면과 상기 캐비티의 바닥면은 동일 평면상에 위치한다.
또한, 상기 캐비티의 측벽 하부에는 캐비티의 형성을 위한 정렬 패턴이 형성될 수 있다.
또한, 상기 전자부품은 외부 단자들을 포함하며, 상기 외부 단자들이 상기 패드를 향하도록 페이스 다운(face down)으로 실장된다.
또한, 상기 베이스 기판의 내부에 형성되며, 상기 회로 패턴들 및 상기 회로 패턴과 상기 패드를 전기적으로 연결하는 비아를 더 포함할 수 있다.
또한, 상기의 목적을 달성하기 위하여 본 발명에 따른 인쇄회로기판의 제조방법은,
베이스 기판의 상면부의 소정 영역에 회로 보호용 제1 보호층을 형성하는 단계;
상기 제1 보호층이 형성된 베이스 기판의 상면 및 하면에 절연층을 각각 형성하는 단계;
상기 상,하부 절연층 내부에 비아를 각각 형성한 후, 상부 절연층의 상부 표면 및 하부 절연층의 하부 표면에 회로를 각각 형성하는 단계;
상기 상,하부 절연층의 표면에 각각 형성된 회로 패턴 사이의 공간에 회로 보호용 제2 보호층을 각각 형성하는 단계; 및
상기 상부 절연층의 상기 제1 보호층에 대응하는 위치에 전자부품의 실장을 위한 캐비티를 형성하는 단계;를 포함하는 점에 그 특징이 있다.
여기서, 상기 베이스 기판으로는 상,하면 및 내부에 회로가 형성되고, 내부에는 상,하부 회로를 서로 연결하는 비아가 형성되어 있는 베이스 기판이 사용될 수 있다.
또한, 상기 캐비티를 형성함에 있어서, 바람직하게는 상기 상부 절연층 내부에 매립되어 있는 제1 보호층까지 제거하여, 캐비티의 바닥면에 노출되는 회로 패턴의 상면이 바닥면과의 단차 없이 바닥면과 동일한 평면을 이루도록 형성한다.
또한, 상기 캐비티를 형성함에 있어서, 바람직하게는 캐비티의 측벽면의 하단부에 상기 제1 보호층의 일부가 남아있도록 형성한다.
또한, 상기의 목적을 달성하기 위하여 본 발명에 따른 인쇄회로기판을 포함하는 반도체 패키지는,
하부 반도체 패키지 위에 상부 반도체 패키지가 적층되어 형성된 PoP 구조의 반도체 패키지로서,
상기 하부 반도체 패키지는,
상면부의 일정 영역에 소정 크기의 캐비티가 형성되어 있는 인쇄회로기판; 및 상기 캐비티에 실장된 전자부품을 포함하고,
상기 인쇄회로기판은,
복수의 회로 패턴들을 포함하는 베이스 기판;
상기 베이스 기판의 상부에 형성된 캐비티; 및
상기 캐비티의 기판 바닥면을 통해 노출되며, 베이스 기판에 매립된 패드를 포함하는 점에 그 특징이 있다.
여기서, 바람직하게는 상기 패드의 상면과 상기 캐비티의 바닥면은 동일 평면상에 위치한다.
또한, 상기 캐비티의 측벽 하부에는 캐비티의 형성을 위한 정렬 패턴이 형성될 수 있다.
또한, 상기 전자부품은 외부 단자들을 포함하며, 상기 외부 단자들이 상기 패드를 향하도록 페이스 다운(face down)으로 실장된다.
또한, 상기 베이스 기판의 내부에 형성되며, 상기 회로 패턴들 및 상기 회로 패턴과 상기 패드를 전기적으로 연결하는 비아를 더 포함할 수 있다.
이와 같은 본 발명에 의하면, 베이스 기판에 소정 깊이의 캐비티를 형성하여 전자부품이 그 캐비티에 실장되도록 함으로써, PoP 구조의 반도체 패키지의 제조에 있어서 상부 패키지 기판의 고밀도, 고성능을 위해 볼 피치가 축소되었을 경우에도 상부 패키지와 하부 패키지 간의 갭(gap)을 확보할 수 있는 장점이 있다.
도 1은 종래 PoP 구조의 반도체 패키지의 일 예를 보여주는 도면.
도 2는 종래 PoP 구조의 반도체 패키지의 다른 예를 보여주는 도면.
도 3은 본 발명의 실시 예에 따른 인쇄회로기판의 구조를 보여주는 도면.
도 4는 도 3의 인쇄회로기판을 포함하는 본 발명의 실시 예에 따른 반도체 패키지의 구조를 보여주는 도면.
도 5는 본 발명의 실시 예에 따른 인쇄회로기판의 제조방법의 실행 과정을 보여주는 흐름도.
도 6a 내지 6e는 본 발명의 실시 예에 따른 인쇄회로기판의 제조방법에 따라 인쇄회로기판을 제조하는 과정을 순차적으로 보여주는 도면.
도 7a 및 7b는 도 6e의 A 부분에 대한 부분 발췌 확대도.
본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정되어 해석되지 말아야 하며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "모듈", "장치" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다.
도 3은 본 발명의 실시 예에 따른 인쇄회로기판의 구조를 보여주는 도면이다.
도 3을 참조하면, 본 발명에 따른 인쇄회로기판(320')은 베이스 기판(321), 캐비티(321c), 패드(322p) 및 전자부품(330)을 포함하여 구성된다. 여기서, 이와 같이 인쇄회로기판(320')에 전자부품(330)을 포함시킬 경우, 이때의 인쇄회로기판(320')은 뒤에서 나중에 설명하는 반도체 패키지에 있어서의 하부 반도체 패키지 (320)와 사실상 동일하다.
상기 베이스 기판(321)은 복수의 회로 패턴(322)을 포함한다. 여기서, 이와 같은 베이스 기판(321)은 단층 또는 다층(multilayer) 구조를 가질 수 있다. 본 발명에서는 다층 구조의 베이스 기판이 사용된 경우를 예로 들어 설명하기로 한다. 또한, 상기 회로 패턴(322)은 상기 베이스 기판(321)의 상면, 하면 또는 내부 중 적어도 어느 일 부분에 형성된다. 본 발명에 채용된 베이스 기판(321)의 경우에는 도시된 바와 같이, 회로 패턴(322)이 베이스 기판(321)의 상면, 하면 및 내부에 모두 형성된 경우를 보여주고 있다.
이에 더하여, 상기 베이스 기판(321)의 상,하부면에는 적어도 한 층 이상의 절연층이 적층될 수 있다. 본 발명에서는 상기 베이스 기판(321)의 상,하부면에 각각 하나의 절연층이 적층된 것을 도시하고 있으며, 이하에서는 상부면에 적층된 절연층은 상부 절연층(602)으로 칭하고, 하부면에 적층된 절연층은 하부 절연층(603)으로 칭하기도 한다.
상기 캐비티(321c)는 최상층에 위치하는 상기 절연층, 즉 상부 절연층(602)의 소정 영역을 제거하여 형성될 수 있다. 이와 같은 캐비티(321c)는 전자부품(예컨대, 반도체 칩)(330)의 실장을 위한 것이다. 여기서, 또한 이와 같은 캐비티(321c)의 측벽 하부에는 캐비티의 형성을 위한 정렬 패턴 (601)(도 7a 참조)이 형성될 수 있다. 이와 같은 정렬 패턴(601)은 후술되는 인쇄회로기판의 제조 과정에서의 보호층(601)의 일부가 남은 것이다. 이에 대해서는 뒤에서 설명된다. 또한, 이와 같은 캐비티(321c)의 크기, 즉 그 폭과 깊이는 실장되는 전자부품(330)의 폭 및 두께에 따라, 그리고 후술되는 반도체 패키지의 제조 사양에 따라 다양한 크기로 형성될 수 있다.
상기 패드(322p)는 상기 캐비티(321c)의 바닥면에 매립된다. 여기서, 이와 같은 패드(322p)는 캐비티(321c)의 바닥면을 통해 노출된 회로 패턴(322)의 상면에 해당한다. 또한, 상기 패드(322p)의 상면과 상기 캐비티(321c)의 바닥면은 동일 평면상에 위치한다. 이와 관련해서는 뒤에서 설명된다.
상기 전자부품(330)은 상기 캐비티(321c)에 실장되며, 상기 패드(322p)와 전기적으로 연결된다. 여기서, 이와 같은 전자부품(330)은 외부 단자들을 포함하며, 상기 외부 단자들이 상기 패드(322p)를 향하도록 페이스 다운(face down)으로 실장된다.
이상과 같은 구성의 본 발명의 인쇄회로기판은, 바람직하게는 상기 베이스 기판(321)의 내부에 형성되는 것으로서, 상기 회로 패턴들(322,606,607) 및 상기 회로 패턴(322,606,607)과 상기 패드(322p)를 전기적으로 연결하는 비아(via) (323,604,605)를 더 포함할 수 있다.
그러면, 이상과 같은 구성을 갖는 본 발명에 따른 인쇄회로기판의 제조방법에 대하여 설명해 보기로 한다.
여기서, 도면의 배치 순서에 따라 도 4와 관련하여 먼저 설명한 후, 도 5 및 도 6a 내지 6e와 관련된 설명을 할 수도 있겠으나, 위에서 본 발명에 따른 인쇄회로기판에 대하여 설명하였기 때문에, 그와 관련하여 그 인쇄회로기판의 제조방법 및 그 제조 과정에 대하여 먼저 설명하기로 한다.
도 5는 본 발명의 실시 예에 따른 인쇄회로기판의 제조방법의 실행 과정을 보여주는 흐름도이고, 도 6a 내지 6e는 본 발명의 실시 예에 따른 인쇄회로기판의 제조방법에 따라 인쇄회로기판을 제조하는 과정을 순차적으로 보여주는 도면이다.
도 5 및 도 6a 내지 6e를 참조하면, 본 발명에 따른 인쇄회로기판의 제조방법에 따라, 먼저 베이스 기판(321)의 상면부의 소정 영역에 회로 보호용 제1 보호층(601)을 형성한다(단계 S501, 도 6a). 여기서, 상기 베이스 기판(321)의 상,하면에 회로 패턴(322)이 형성되고, 또한 내부에는 상,하부 회로 패턴(322)을 서로 연결하는 비아(323)가 형성될 수 있다.
또한, 상기 제1 보호층(601)의 형성은 디태치 코어(detach core)를 이용한 인쇄회로기판의 초반 제조 과정에서 디태치 코어의 양면에 형성되었던 보호층을 그대로 이용하여, 후술되는 캐비티(321c)의 형성을 위한 소정 영역 부분만 남기고 나머지 부분은 제거함으로써 이루어질 수도 있고, 베이스 기판(321)의 상면부의 회로 패턴 및 그에 인접하는 절연층 부분을 포함하는, 캐비티(321c)가 형성될 부분으로 설계된 소정 영역에만 보호층을 형성함으로써 이루어질 수도 있다. 이때, 보호층의 재질로는 단일 금속, 또는 합금이 사용될 수 있다. 경우에 따라서는 비금속 재질이 사용될 수도 있다.
이렇게 하여 제1 보호층(601)의 형성이 완료되면, 그 제1 보호층(601)이 형성된 베이스 기판(321)의 상면 및 하면에 절연층(602,603)을 각각 형성한다(단계 S502, 도 6b). 이때, 절연층(602,603)의 재질로는 합성수지(에폭시 수지, 폴리에스터 수지, 요소 수지, 페놀 수지 등)가 사용될 수 있다.
절연층(602,603)의 형성이 완료되면, 그 상,하부 절연층(602,603) 내부에 비아(604,605)를 각각 형성한 후, 상부 절연층(602)의 상부 표면 및 하부 절연층 (603)의 하부 표면에 회로(606,607)를 각각 형성한다(단계 S503, 도 6c). 여기서, 상기 비아(604,605)는 레이저 드릴 등을 이용하여 상,하부 절연층(602,603)에 홀을 각각 형성한 후, 전기 도금 등에 의해 금속물질(예컨대, 구리)을 홀에 충전함으로써 형성될 수 있다. 또한, 상기 절연층(602,603)의 상,하부면의 회로(606,607)는 마스크를 이용한 포토리소그래피(photolithography)의 수행에 의해 형성될 수 있다.
이상에 의해 절연층(602,603)의 상,하부면에 회로(606,607)의 형성이 완료되면, 그 각각 형성된 회로(606,607) 패턴 사이의 공간에 회로 보호용 제2 보호층 (608,609)을 각각 형성한다(단계 S504, 도 6d). 여기서, 이와 같은 제2 보호층 (608,609)으로는 솔더 레지스트(solder resist)가 사용될 수 있다. 이때, 이와 같은 제2 보호층(608,609)의 형성을 위해 마찬가지로 마스크를 이용한 포토리소그래피가 사용될 수 있다.
제2 보호층(608,609)의 형성이 완료되면, 상기 상부 절연층(602)의 상기 제1 보호층(601)에 대응하는 위치에 전자부품(330)(도 3 참조)의 실장을 위한 캐비티 (321c)를 형성한다(단계 S505, 도 6e). 이때, 이와 같은 캐비티(321c)의 형성을 위해 습식 에칭이나 건식 에칭이 모두 사용될 수 있으나, 바람직하게는 건식 에칭이 사용된다.
또한, 상기 캐비티(321c)를 형성함에 있어서, 상기 상부 절연층(602)의 내부에 매립되어 있는 제1 보호층(601)까지 제거하여, 캐비티(321c)의 바닥면에 노출되는 회로 패턴(322)의 상면이 바닥면과의 단차 없이 바닥면과 동일한 평면을 이루도록 형성한다.
이와 같이, 전자부품(330)이 실장되는 캐비티(321c)의 바닥면에 노출된 회로(322)면이 캐비티(321c)의 바닥면과 수평을 이루도록 편평(flatness)하므로, 전자부품(330)이 캐비티(321c) 내에 삽입될 수 있도록 절연 거리를 높게 형성할 수 있고, 이에 따라 상부 절연층(602)에 형성되는 캐비티(321c)의 깊이를 비교적 폭넓은 범위의 깊이(예를 들면, 40∼150㎛)로 용이하게 확보할 수 있다.
또한, 상기 캐비티(321c)를 형성함에 있어서, 도 7a에 도시된 바와 같이, 캐비티(321c)의 측벽면의 하단부에 상기 제1 보호층(601)의 일부가 남아있도록 형성할 수 있다. 이는 이와 같이 제1 보호층(601)의 일부를 남김으로써, 반도체 패키지 제조공정에서 캐비티(321c)에 전자부품(330)을 실장할 시 전자부품(330)을 정확하게 실장할 수 있도록 하는 하나의 정렬(alignment) 마크로 활용할 수 있도록 하기 위한 것이다. 물론, 도 7b에서와 같이, 캐비티(321c)를 형성할 때 제1 보호층 (601)을 완전히 제거할 수도 있다.
한편, 앞에서 언급했듯이 인쇄회로기판의 제조와 관련된 설명을 먼저 하기 위해 도 4를 잠시 건너뛰었던 바, 이제 다시 도 4로 돌아가 설명해 보기로 한다.
도 4는 도 3의 인쇄회로기판을 포함하는 본 발명의 실시 예에 따른 반도체 패키지의 구조를 보여주는 도면이다.
도 4를 참조하면, 본 발명에 따른 인쇄회로기판을 포함하는 반도체 패키지는, 하부 반도체 패키지(320) 위에 상부 반도체 패키지(310)가 적층되어 형성된 PoP 구조의 반도체 패키지이다.
상기 하부 반도체 패키지(320)는, 최상층의 절연층에 소정 크기의 캐비티 (321c)가 형성되어 있는 인쇄회로기판(320') 및 상기 캐비티(321c)에 실장된 전자부품(330)을 포함하여 구성된다.
또한, 상기 인쇄회로기판(320')은 앞에서 도 3을 참조하면서 설명한 본 발명에 따른 인쇄회로기판(320')이 그대로 이용된 것이다.
즉, 상기 인쇄회로기판(320')은 베이스 기판(321), 캐비티(321c) 및 패드 (322p)를 포함하여 구성된다.
상기 베이스 기판(321)은 복수의 회로 패턴(322)을 포함한다. 여기서, 이와 같은 베이스 기판(321)은 단층 또는 다층(multilayer) 구조를 가질 수 있다. 본 발명에서는 다층 구조의 베이스 기판이 사용된 경우를 예로 들어 설명하기로 한다. 또한, 상기 회로 패턴(322)은 상기 베이스 기판(321)의 상면, 하면 또는 내부 중 적어도 어느 일 부분에 형성된다. 본 발명에 채용된 베이스 기판(321)의 경우에는 도시된 바와 같이, 회로 패턴(322)이 베이스 기판(321)의 상면, 하면 및 내부에 모두 형성된 경우를 보여주고 있다.
이에 더하여, 상기 베이스 기판(321)의 상,하부면에는 적어도 한 층 이상의 절연층이 적층될 수 있다. 본 발명에서는 상기 베이스 기판(321)의 상,하부면에 각각 하나의 절연층이 적층된 것을 도시하고 있으며, 이하에서는 상부면에 적층된 절연층은 상부 절연층(602)으로 칭하고, 하부면에 적층된 절연층은 하부 절연층(603)으로 칭하기도 한다.
상기 캐비티(321c)는 최상층에 위치하는 상기 절연층, 즉 상부 절연층(602)의 소정 영역을 제거하여 형성될 수 있다. 이와 같은 캐비티(321c)는 전자부품(예컨대, 반도체 칩)(330)의 실장을 위한 것이다. 여기서, 또한 이와 같은 캐비티(321c)의 측벽 하부에는 캐비티의 형성을 위한 정렬 패턴 (601)(도 7a 참조)이 형성될 수 있다. 이와 같은 정렬 패턴(601)은 전술한 바와 같이 인쇄회로기판의 제조 과정에서의 보호층(601)의 일부가 남은 것이다. 또한, 이와 같은 캐비티(321c)의 크기, 즉 그 폭과 깊이는 실장되는 전자부품(330)의 폭 및 두께에 따라, 그리고 후술되는 반도체 패키지의 제조 사양에 따라 다양한 크기로 형성될 수 있다.
상기 패드(322p)는 상기 캐비티(321c)의 기판 바닥면을 통해 노출되며, 베이스 기판(321)에 매립된다. 여기서, 이와 같은 패드(322p)는 기판의 바닥면을 통해 노출된 회로 패턴(322)의 상면에 해당한다. 또한, 상기 패드(322p)의 상면과 상기 캐비티(321c)의 바닥면은 동일 평면상에 위치한다. 이와 관련해서는 앞에서 설명한 바와 같다.
상기 전자부품(330)은 상기 캐비티(321c)에 실장되며, 상기 패드(322p)와 전기적으로 연결된다. 여기서, 이와 같은 전자부품(330)은 외부 단자들을 포함하며, 상기 외부 단자들이 상기 패드(322p)를 향하도록 페이스 다운(face down)으로 실장된다.
이상과 같은 구성의 본 발명의 인쇄회로기판(320')은, 바람직하게는 상기 베이스 기판(321)의 내부에 형성되는 것으로서, 상기 회로 패턴들(322,606,607) 및 상기 회로 패턴(322,606,607)과 상기 패드(322p)를 전기적으로 연결하는 비아(via) (323,604,605)를 더 포함할 수 있다.
이상의 설명에서와 같이, 본 발명에 따른 인쇄회로기판은 베이스 기판에 소정 깊이의 캐비티를 형성하여 전자부품이 그 캐비티에 실장되도록 함으로써, PoP 구조의 반도체 패키지의 제조에 있어서 상부 패키지 기판의 고밀도, 고성능을 위해 볼 피치가 축소되었을 경우에도 상부 패키지와 하부 패키지 간의 갭(gap)을 확보할 수 있는 장점이 있다.
또한, 전자부품이 실장되는 캐비티의 바닥면에 노출된 회로면이 캐비티의 바닥면과 수평을 이루도록 편평하므로, 전자부품이 캐비티 내에 삽입될 수 있도록 절연 거리를 높게 형성할 수 있고, 이에 따라 상부 절연층에 형성되는 캐비티의 깊이를 비교적 폭넓은 범위의 깊이로 용이하게 확보할 수 있는 장점이 있다.
이상, 바람직한 실시 예를 통하여 본 발명에 관하여 상세히 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양하게 변경, 응용될 수 있음은 당해 기술분야의 통상의 기술자에게 자명하다. 따라서, 본 발명의 진정한 보호 범위는 다음의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
110,210,310...상부 반도체 패키지 120,220,320...하부 반도체 패키지
121,221...PCB 기판 122,222,330...전자부품
320'...(본 발명)인쇄회로기판 321...베이스 기판
322,606,607...회로 패턴 323,604,605...비아
321c...캐비티 322p...패드
601...제1 보호층 602,603...절연층
608,609...제2 보호층

Claims (14)

  1. 복수의 회로 패턴들을 포함하는 베이스 기판;
    상기 베이스 기판의 상,하부면에 적층된 적어도 한 층 이상의 절연층;
    최상층에 위치하는 상기 절연층의 소정 영역을 제거하여 형성된 캐비티;
    상기 캐비티의 바닥면에 매립된 패드;
    상기 캐비티에 실장되며, 상기 패드와 전기적으로 연결되는 전자부품; 및
    상기 캐비티의 측벽 하부에 매립된 정렬 패턴;을 포함하는 인쇄회로기판.
  2. 제1항에 있어서,
    상기 패드의 상면과 상기 캐비티의 바닥면은 동일 평면상에 위치하는 것을 특징으로 하는 인쇄회로기판.
  3. 삭제
  4. 제1항에 있어서,
    상기 전자부품은 외부 단자들을 포함하며, 상기 외부 단자들이 상기 패드를 향하도록 페이스 다운(face down)으로 실장되는 것을 특징으로 하는 인쇄회로기판.
  5. 제1항에 있어서,
    상기 베이스 기판의 내부에 형성되며, 상기 회로 패턴들 및 상기 회로 패턴과 상기 패드를 전기적으로 연결하는 비아를 더 포함하는 것을 특징으로 하는 인쇄회로기판.
  6. 베이스 기판의 상면부의 소정 영역에 회로 보호용 제1 보호층을 형성하는 단계;
    상기 제1 보호층이 형성된 베이스 기판의 상면 및 하면에 절연층을 각각 형성하는 단계;
    상기 상,하부 절연층 내부에 비아를 각각 형성한 후, 상기 상부 절연층의 상부 표면 및 하부 절연층의 하부 표면에 회로를 각각 형성하는 단계;
    상기 상,하부 절연층의 표면에 각각 형성된 회로 패턴 사이의 공간에 회로 보호용 제2 보호층을 각각 형성하는 단계; 및
    상기 상부 절연층의 상기 제1 보호층에 대응하는 위치에 전자부품의 실장을 위한 캐비티를 형성하는 단계;를 포함하는 인쇄회로기판의 제조방법.
  7. 제6항에 있어서,
    상기 베이스 기판은 상,하면 및 내부에 회로가 형성되고, 내부에는 상,하부 회로를 서로 연결하는 비아가 형성되어 있는, 인쇄회로기판의 제조방법.
  8. 제6항에 있어서,
    상기 캐비티를 형성함에 있어서, 상기 상부 절연층의 내부에 매립되어 있는 제1 보호층까지 제거하여, 캐비티의 바닥면에 노출되는 회로 패턴의 상면이 바닥면과의 단차 없이 바닥면과 동일한 평면을 이루도록 형성하는 인쇄회로기판의 제조방법.
  9. 제6항에 있어서,
    상기 캐비티를 형성함에 있어서, 캐비티의 측벽면의 하단부에 상기 제1 보호층의 일부가 남아 있도록 형성하는 인쇄회로기판의 제조방법.
  10. 하부 반도체 패키지 위에 상부 반도체 패키지가 적층되어 형성된 PoP 구조의 반도체 패키지로서,
    상기 하부 반도체 패키지는,
    최상층의 절연층에 캐비티가 형성되어 있는 인쇄회로기판; 및 상기 캐비티에 실장된 전자부품을 포함하고,
    상기 인쇄회로기판은,
    복수의 회로 패턴들을 포함하는 베이스 기판;
    상기 베이스 기판의 상,하부면에 적층된 적어도 한 층 이상의 절연층;
    최상층에 위치하는 상기 절연층의 소정 영역을 제거하여 형성된 캐비티;
    상기 캐비티의 바닥면에 매립된 패드;
    상기 캐비티에 실장되며, 상기 패드와 전기적으로 연결되는 전자부품; 및
    상기 캐비티의 측벽 하부에 매립된 정렬 패턴;을 포함하는 반도체 패키지.
  11. 제10항에 있어서,
    상기 패드의 상면과 상기 캐비티의 바닥면은 동일 평면상에 위치하는 것을 특징으로 하는 반도체 패키지.
  12. 삭제
  13. 제10항에 있어서,
    상기 전자부품은 외부 단자들을 포함하며, 상기 외부 단자들이 상기 패드를 향하도록 페이스 다운(face down)으로 실장되는 것을 특징으로 하는 반도체 패키지.
  14. 제10항에 있어서,
    상기 베이스 기판의 내부에 형성되며, 상기 회로 패턴들 및 상기 회로 패턴과 상기 패드를 전기적으로 연결하는 비아를 더 포함하는 것을 특징으로 하는 반도체 패키지.









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