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KR101516072B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

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KR101516072B1
KR101516072B1 KR1020130080440A KR20130080440A KR101516072B1 KR 101516072 B1 KR101516072 B1 KR 101516072B1 KR 1020130080440 A KR1020130080440 A KR 1020130080440A KR 20130080440 A KR20130080440 A KR 20130080440A KR 101516072 B1 KR101516072 B1 KR 101516072B1
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circuit pattern
circuit
layer
insulating layer
forming
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이재수
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Abstract

본 발명의 일 싱시예에 따른 반도체 패키지는 절연층을 갖는 베이스 기판, 상기 절연층의 제 1 면에 상면이 노출되도록 매립되는 제 1 회로패턴 및 제 2 회로패턴을 포함하는 제 1 회로층, 상기 절연층의 제 2 면 상에 형성되는 제 3 회로패턴 및 제 4 회로패턴을 포함하는 제 2 회로층 및 상기 제 2 회로패턴 및 제 4 회로패턴을 전기적으로 연결시키며, 상기 제 2 회로패턴이 매립되도록 절연층에 형성된 비아를 포함한다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor Package and Method of Manufacturing The Same}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
전자 산업의 발달에 의해 전자부품의 고성능화, 고기능화, 소형화가 요구되어 이것에 의해 반도체 패키지 등 고밀도의 표면실장 부품용 기판이 떠오르고 있다. 이와 같이, 기판의 고밀도화 및 얇은 판자화의 요구에 응하기 위해서는 회로패턴의 층간의 고밀도 접속이 필요하다.
도금에 의한 기술은 비아홀을 가공한 후, 비어 홀의 내주면을 도금하거나 비어홀 내에 도금층을 충전해 층간 접속을 구현하는 방식이다.
그러나, 상술한 종래 기술은 층간의 고밀도 접속에는 한계가 있기 때문에, 완전한 생산 기술로서 적용될 수 없는 실정이다.
회로패턴의 층간 접속을 고밀도화 또는 회로설계의 자유도를 높여 회로의 고밀도화를 구현할 수 있는 구조가 요구되고 있다.
일본공개특허공보 JP2007-080581
본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것으로 반도체 패키지 기판의 비아 내부에 랜드 역할을 할 수 있는 회로패턴을 매립하는 반도체 패키지 및 그 제조 방법을 제공하는 데에 있다.
본 발명의 제 1 실시예에 따른 인쇄회로기판은 절연층, 상기 절연층의 제 1 면에 상면이 노출되도록 매립되는 제 1 회로패턴 및 제 2 회로패턴을 포함하는 제 1 회로층, 상기 절연층의 제 2 면 상에 형성되는 제 3 회로패턴 및 제 4 회로패턴을 포함하는 제 2 회로층 및 상기 제 2 회로패턴 및 제 4 회로패턴을 전기적으로 연결시키며, 상기 제 2 회로패턴이 매립되도록 절연층에 형성된 비아를 포함한다.
상기 제 1 회로패턴 및 제 2 회로패턴의 높이는 상기 절연층 높이보다 낮아 단차를 가질 수 있다.
상기 제 2 회로패턴은 랜드 역할을 할 수 있다.
상기 제 2 회로패턴의 폭은 상기 비아의 직경과 같거나 작을 수 있다.
상기 비아와 상기 제 2 회로패턴은 동일 물질로 이루어 질 수 있다.
상기 제 1 회로층 및 제 2 회로층 중 접속패드용 회로패턴을 노출시키도록 형성된 솔더 레지스트층을 더 포함할 수 있다.
상기 절연층의 제 2 면에 적층 되는 빌드업층을 더 포함할 수 있다.
본 발명의 제 2 실시예에 따른 반도체 패키지는 절연층, 상기 절연층의 제 1 면에 상면이 노출되도록 매립되는 제 1 회로패턴 및 제 2 회로패턴을 포함하는 제 1 회로층, 상기 절연층의 제 2 면 상에 형성되는 제 3 회로패턴 및 제 4 회로패턴을 포함하는 제 2 회로층, 상기 제 2 회로패턴 및 제 4 회로패턴을 전기적으로 연결시키며, 상기 제 2 회로패턴이 매립되도록 절연층에 형성된 비아 및 상기 제 1 회로층과 연결되어 실장 되는 전자부품을 포함한다.
본 발명의 제 3 실시예에 따른 반도체 패키지는 절연층, 상기 절연층의 제 1 면에 상면이 노출되도록 매립되는 제 1 회로패턴 및 제 2 회로패턴을 포함하는 제 1 회로층, 상기 절연층의 제 2 면 상에 형성되는 제 3 회로패턴 및 제 4 회로패턴을 포함하는 제 2 회로층, 상기 제 2 회로패턴 및 제 4 회로패턴을 전기적으로 연결시키며, 상기 제 2 회로패턴이 매립되도록 절연층에 형성된 비아, 상기 제 1 회로패턴과 연결되어 실장 되는 전자부품, 및 상기 제 2 회로패턴에 형성된 솔더 범프 및 상기 솔더 범프에 연결되어 실장 되는 상부 반도체 패키지를 포함한다.
본 발명의 제 4 실시예에 따른 인쇄회로기판의 제조 방법은 캐리어 기판을 준비하는 단계, 상기 캐리어 기판 양면에 제 1 금속층을 형성하는 단계, 상기 제 1 금속층의 양면에 제 1 및 제 2 회로패턴을 포함하는 제 1 회로층을 형성하는 단계, 상기 제 1 회로층에 절연층 및 제 2 금속층을 순차적으로 형성하는 단계, 상기 제 2 회로패턴이 노출되도록 상기 제 2 금속층 및 절연층에 비아홀을 형성하는 단계,
상기 제 2 회로패턴이 매립되도록 비아 및 패터닝된 금속 도금층을 형성하는 단계, 상기 캐리어 기판과 상기 제 1 금속층을 박리 시키는 단계 및 상기 제 1 금속층 및 제 2 금속층을 제거하여 제 1 회로층을 노출시키고 제 3 및 제 4 회로패턴을 포함하는 제 2 회로층을 형성하는 단계를 포함한다.
본 발명의 제 5 실시예에 따른 반도체 패키지의 제조 방법은 캐리어 기판을 준비하는 단계, 상기 캐리어 기판 양면에 제 1 금속층을 형성하는 단계, 상기 제 1 금속층의 양면에 제 1 및 제 2 회로패턴을 포함하는 제 1 회로층을 형성하는 단계, 상기 제 1 회로층에 절연층 및 제 2 금속층을 순차적으로 형성하는 단계, 상기 제 2 회로패턴이 노출되도록 상기 제 2 금속층 및 절연층에 비아홀을 형성하는 단계, 상기 제 2 회로패턴이 매립되도록 비아 및 패터닝된 금속 도금층을 형성하는 단계, 상기 캐리어 기판과 상기 제 1 금속층을 박리 시키는 단계, 상기 제 1 금속층 및 제 2 금속층을 제거하여 제 1 회로층을 노출시키고 제 3 및 제 4 회로패턴을 포함하는 제 2 회로층을 형성하는 단계 및 상기 제 1 회로층 상에 전자부품을 실장하는 단계를 포함한다.
본 발명의 제 6 실시예에 따른 반도체 패키지의 제조 방법은 캐리어 기판을 준비하는 단계, 상기 캐리어 기판 양면에 제 1 금속층을 형성하는 단계, 상기 제 1 금속층의 양면에 제 1 및 제 2 회로패턴을 포함하는 제 1 회로층을 형성하는 단계, 상기 제 1 회로층에 절연층 및 제 2 금속층을 순차적으로 형성하는 단계, 상기 제 2 회로패턴이 노출되도록 상기 제 2 금속층 및 절연층에 비아홀을 형성하는 단계,
상기 제 2 회로패턴이 매립되도록 비아 및 패터닝된 금속 도금층을 형성하는 단계, 상기 캐리어 기판과 상기 제 1 금속층을 박리 시키는 단계, 상기 제 1 금속층 및 제 2 금속층을 제거하여 제 1 회로층을 노출시키고 제 3 및 제 4 회로패턴을 포함하는 제 2 회로층을 형성하는 단계, 상기 제 1 회로패턴에 전자부품을 실장 하는 단계, 상기 제 2 회로패턴에 솔더 범프를 형성하는 단계 및 상기 솔더 범프에 상부 반도체 패키지를 실장하는 단계를 포함한다.
상기 제 1 회로패턴 및 제 2 회로패턴의 높이는 상기 절연층 높이보다 낮아 단차를 갖도록 형성 될 수 있다.
상기 제 2 회로패턴은 랜드 역할을 할 수 있다.
상기 제 2 회로패턴의 폭은 상기 비아의 직경과 같거나 작게 형성할 수 있다.
상기 비아와 상기 제 2 회로패턴은 동일 물질로 이루어 질 수 있다.
상기 제 2 회로층상에 빌드업층을 형성하는 단계를 더 포함할 수 있다.
상기 제 1 회로층을 형성하는 단계는 상기 제 1 금속층 상에 회로형성용 개구부를 갖는 레지스트층을 형성하는 단계, 상기 개구부에 회로층을 형성하는 단계 및 상기 레지스트층을 제거하는 단계를 포함한다.

본 발명의 일 실시예에 따른 인쇄회로기판은 절연층, 상기 절연층의 일측에 형성된 제 1 회로층과 상기 절연층의 타측에 형성된 제 2 회로층 및 상기 절연층을 관통하도록 형성되어, 상기 제 1 회로층과 상기 제 2 회로층을 전기적으로 연결시키는 비아를 포함하고, 상기 제 1 회로층은 상기 비아에 적어도 일부가 매립되는 회로패턴을 구비하는 것을 포함한다.
상기 비아는 일측의 폭이 타측의 폭보다 작은 테이퍼 형상으로 형성되고, 상기 회로패턴은 상기 비아의 일측에 매립될 수 있다.
상기 회로패턴의 일면이 노출되도록 상기 비아에 매립될 수 있다.
상기 제 1 회로층은 상기 절연층에 적어도 일부가 매립되는 회로패턴을 더 구비할 수 있다.
상기 절연층에 매립되는 회로패턴은 그 일면이 노출될 수 있다.
상기 제 2 회로층은 상기 절연층의 타면에서 돌출되도록 형성된 회로패턴을 구비할 수 있다.
상기 제 1 회로층은 상기 절연층의 높이보다 낮아 단차를 가질 수 있다.
회로패턴이 랜드 역할을 수행 할 수 있도록 제작됨 으로서, 상기 회로패턴을 비아 내부에 매립시켜, 제한된 영역 내에 보다 많은 회로를 형성할 수 있기 때문에 고 밀집도 제품을 생산할 수 있다.
또한, 회로패턴의 폭을 비아의 직경보다 작도록 형성하여, 상기 회로패턴의 상면만 외부로 노출되고, 상면을 제외한 나머지 3면이 상기 비아 내부에 매립되어, 반도체 패키지의 전기적 특성 및 신뢰성 향상 효과를 도출 할 수 있다는 효과가 있다.
도 1 은 본 발명의 제 1 실시예에 따른 인쇄회로기판의 구조를 나타내는 단면도이다.
도 2 는 본 발명의 제 2 실시예에 따른 반도체 패키지의 구조를 나타내는 단면도이다.
도 3 은 본 발명의 제 3 실시예에 따른 반도체 패키지의 구조를 나타내는 단면도이다.
도 4 는 본 발명의 제 4 실시예에 따른 반도체 패키지의 구조를 나타내는 단면도이다.
도 5 는 본 발명의 제 5 실시예에 따른 인쇄회로기판의 구조를 나타내는 단면도이다.
도 6 내지 도 15 는 본 발명의 다른 실시예에 따른 반도체 패키지 제조 방법을 순차적으로 나타낸 단면도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
인쇄회로기판

본 발명의 일 실시예에 따른 인쇄회로기판(1000)은 절연층(140), 상기 절연층(140)의 제 1 면에 상면이 노출되도록 매립되는 제 1 회로패턴(131) 및 제 2 회로패턴(132)을 포함하는 제 1 회로층(135), 상기 절연층(140)의 제 2 면 상에 형성되는 제 3 회로패턴(133) 및 제 4 회로패턴(134)을 포함하는 제 2 회로층(136), 상기 제 2 회로패턴(132) 및 제 4 회로패턴(134)을 전기적으로 연결시키며, 상기 제 2 회로패턴(132)이 매립되도록 절연층에 형성된 비아(170)을 포함한다.
여기서, 상기 비아(170)는 일측의 폭이 타측의 폭보다 작은 테이퍼 형상으로 형성되며, 상기 회로패턴(132)은 상기 비아(170)의 일측에 매립될 수 있다.
또한, 상기 매립된 회로패턴(132)는 일면이 노출될 수 있다.

그리고, 상기 제 1 회로층(135)는 상기 절연층(170)에 적어도 일부가 매립되는 회로패턴을 더 구비 할 수 있으며, 상기 회로패턴은 그 일면이 노출될 수 있다.
이 때, 상기 제 1 회로층(135)는 상기 절연층(170)의 높이보다 낮아 단차를 가질 수 있다.

그리고, 상기 제 2 회로층(136)은 상기 절연층(170)의 타면측에서 돌출되도록 형성된 회로패턴을 구비할 수 있다.

또한, 앞에서 설명한 상기 제 1 회로층(135)은 상기 절연층(170)의 높이보다 낮아 단차를 가질 수 있다.

다음, 도면들을 통해 제 1 실시예 내지 제 5 실시예를 설명하기로 한다.
도 1 은 본 발명의 일 실시예에 따른 인쇄회로기판의 구조를 나타내는 단면도이다.
도 2 내지 도 5 는 본 발명의 일 실시예에 따른 반도체 패키지의 구조를 나타내는 단면도 이다.
도 1 은 본 발명의 제 1 실시예에 따른 인쇄회로기판의 구조를 나타내는 단면도이고, 도 2 는 본 발명의 제 2 실시예에 따른 반도체 패키지의 구조를 나타내는 단면도이고, 도 3 은 본 발명의 제 3 실시예에 따른 반도체 패키지의 구조를 나타내는 단면도이고, 도 4 는 본 발명의 제 4 실시예에 따른 반도체 패키지의 구조를 나타내는 단면도이고, 도 5 는 본 발명의 제 5 실시예에 따른 반도체 패키지의 구조를 나타내는 단면도 이다.
도 1 에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 인쇄회로기판(100)은 절연층(140), 상기 절연층(140)의 제 1 면(141)에 상면이 노출되도록 매립되는 제 1 회로패턴(131) 및 제 2 회로패턴(132)을 포함하는 제 1 회로층(135), 상기 절연층(140)의 제 2 면(142) 상에 형성되는 제 3 회로패턴(133) 및 제 4 회로패턴(134)을 포함하는 제 2 회로층(136) 및 상기 제 2 회로패턴(132) 및 제 4 회로패턴(134)을 전기적으로 연결시키며, 상기 제 2 회로패턴(132)이 매립되도록 절연층(140)에 형성된 비아(170)를 포함하며, 상기 제 1 회로패턴(131)에 형성된 솔더범프(200), 상기 제 1 회로층(135) 및 제 2 회로층(136) 중 접속패드용 회로패턴을 노출시키도록 형성된 솔더 레지스트(300)를 포함한다.
상기 절연층(140)으로는 수지 절연층이 사용될 수 있다. 상기 수지 절연층으로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그가 사용될 수 있고, 또한 열경화성 수지 및/또는 광경화성 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
회로기판 분야에서 상기 회로층(135,136)은 회로용 전도성 금속으로 사용되는 것이라면 제한 없이 적용 가능하며, 인쇄회로기판에서는 구리를 사용하는 것이 전형적이다.
노출된 회로층에는 필요에 따라 표면처리층(미도시됨)이 더 형성될 수 있다.
상기 표면처리층은 당업계에 공지된 것이라면 특별히 한정되는 것은 아니나, 예를 들어, 전해 금도금(Electro Gold Plating), 무전해 금도금(Immersion Gold Plating), OSP(organic solderability preservative) 또는 무전해 주석도금(Immersion Tin Plating), 무전해 은도금(Immersion Silver Plating), ENIG(electroless nickel and immersion gold; 무전해 니켈도금/치환금도금), DIG 도금(Direct Immersion Gold Plating), HASL(Hot Air Solder Levelling) 등에 의해 형성될 수 있다.
여기에서, 상기 제 2 회로패턴(132)은 랜드 역할을 수행 할 수 있도록 제작됨 으로서, 상기 제 2 회로패턴(132)을 상기 비아(170) 내부에 매립시켜, 제한된 영역 내에 보다 많은 회로를 형성할 수 있기 때문에 고 밀집도 제품을 생산할 수 있다.
또한, 상기 제 2 회로패턴(132)의 폭을 상기 비아(170)의 직경보다 작도록 형성하여, 상기 제 2 회로패턴(132)의 상면만 외부로 노출되고, 상면을 제외한 나머지 3면이 상기 비아(170) 내부에 매립되어, 반도체 패키지의 전기적 특성 및 신뢰성 향상 효과를 도출 할 수 있다.
상기 비아(170)는 상기 제 2 회로패턴(132)과 동일 물질로 이루어 질 수 있으며, 전형적으로 구리(Cu)를 사용하나, 전도성 금속으로 사용되는 것이라면 제한 없이 적용 가능하다.
그리고 상기 비아(170)의 형상을 본 도면에서는 하면으로 갈수록 직경이 커지는 테이퍼 형상으로 나타내었으나, 하면으로 갈수록 직경이 작아지는 테이퍼 형상, 원통형상 등 당업계에 공지된 모든 형상의 비아가 형성되는 것 역시 가능하다.
또한, 상기 제 1 회로층(135)의 노출된 상면의 높이는 상기 절연층(140)보다 낮아 단차가 형성될 수 있다.
이때, 상기 형성된 단차로 인하여 제 1 회로패턴(131) 위에 솔더범프(200)를 형성하기 위한 리플로우 공정시 솔더가 고정되어 인접한 솔더와 브릿지 되는 현상을 방지하는 효과를 도출할 수 있다.
도 2 에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 반도체 패키지(2000)는 절연층(140)을 갖는 인쇄회로기판(100), 상기 절연층(140)의 제 1 면(141)에 상면이 노출되도록 매립되는 제 1 회로패턴(131) 및 제 2 회로패턴(132)을 포함하는 제 1 회로층(135), 상기 절연층(140)의 제 2 면(142) 상에 형성되는 제 3 회로패턴(133) 및 제 4 회로패턴(134)을 포함하는 제 2 회로층(136) 및 상기 제 2 회로패턴(132) 및 제 4 회로패턴(134)을 전기적으로 연결시키며, 상기 제 2 회로패턴(132)이 매립되도록 절연층(140)에 형성된 비아(170)를 포함하며, 상기 제 1 회로패턴(131)과 솔더 범프(200)로 연결되어 실장 되는 전자부품(201), 상기 제 1 회로층(135) 및 제 2 회로층(136)을 노출시키도록 형성된 솔더 레지스트(300)를 포함한다.
상기 전자부품(201)은 인쇄 회로 기판과 전기적으로 연결되어 일정한 기능을 담당할 수 있는 부품으로 예를 들면, 직접 회로 칩(IC)과 같이 인쇄 회로 기판에 실장 될 수 있는 전자부품을 말한다.
상기 도면에서는 전자부품(201)의 기타 상세한 구성요소를 생략하고 개략적으로 나타내었으나, 당업계에 공지된 모든 구조의 전자부품이 특별히 한정되지 않고, 사용될 수 있다.
여기에서, 상기 제 2 회로패턴(132)은 랜드 역할을 수행 할 수 있도록 제작됨 으로서, 상기 제 2 회로패턴(132)을 상기 비아(170) 내부에 매립시켜, 제한된 영역 내에 보다 많은 회로를 형성할 수 있기 때문에 고 밀집도 제품을 생산할 수 있다.
또한, 상기 제 2 회로패턴(132)의 폭을 상기 비아(170)의 직경보다 작도록 형성하여, 상기 제 2 회로패턴(132)의 상면만 외부로 노출되고, 상면을 제외한 나머지 3면이 상기 비아(170) 내부에 매립되어, 반도체 패키지의 전기적 특성 및 신뢰성 향상 효과를 도출 할 수 있다.
상기 비아(170)는 상기 제 2 회로패턴(132)과 동일 물질로 이루어 질 수 있으며, 전형적으로 구리(Cu)를 사용하나, 전도성 금속으로 사용되는 것이라면 제한 없이 적용 가능하다.
그리고 상기 비아(170)의 형상을 본 도면에서는 하면으로 갈수록 직경이 커지는 테이퍼 형상으로 나타내었으나, 하면으로 갈수록 직경이 작아지는 테이퍼 형상, 원통형상 등 당업계에 공지된 모든 형상의 비아가 형성되는 것 역시 가능하다.
또한, 상기 제 1 회로층(135)의 노출된 상면의 높이는 상기 절연층(140)보다 낮아 단차가 형성될 수 있다.
이때, 상기 형성된 단차로 인하여 제 1 회로패턴(131) 위에 솔더범프(200)를 형성하기 위한 리플로우 공정시 솔더가 고정되어 인접한 솔더와 브릿지 되는 현상을 방지하는 효과를 도출할 수 있다.
도 3 에 도시된 바와 같이, 본 발명의 제 3 실시예에 따른 반도체 패키지(3000)는 절연층(140)을 갖는 인쇄회로기판(100), 상기 절연층(140)의 제 1 면(141)에 상면이 노출되도록 매립되는 제 1 회로패턴(131) 및 제 2 회로패턴(132)을 포함하는 제 1 회로층(135), 상기 절연층(140)의 제 2 면(142) 상에 형성되는 제 3 회로패턴(133) 및 제 4 회로패턴(134)을 포함하는 제 2 회로층(136) 및 상기 제 2 회로패턴(132) 및 제 4 회로패턴(134)을 전기적으로 연결시키며, 상기 제 2 회로패턴(132)이 매립되도록 절연층(140)에 형성된 비아(170)를 포함하며, 상기 제 1 회로패턴(131) 및 상기 제 2 회로패턴(132)과 솔더 범프(200)로 연결되어 실장 되는 전자부품(201), 상기 제 1 회로층(135) 및 제 2 회로층(136)을 노출시키도록 형성된 솔더 레지스트(300)를 포함한다.
여기에서, 상기 제 2 회로패턴(132)은 랜드 역할을 수행 할 수 있도록 제작됨 으로서, 상기 제 2 회로패턴(132)을 상기 비아(170) 내부에 매립시켜, 제한된 영역 내에 보다 많은 회로를 형성할 수 있기 때문에 고 밀집도 제품을 생산할 수 있다.
또한, 상기 제 2 회로패턴(132)의 폭을 상기 비아(170)의 직경보다 작도록 형성하여, 상기 제 2 회로패턴(132)의 상면만 외부로 노출되고, 상면을 제외한 나머지 3면이 상기 비아(170) 내부에 매립되어, 반도체 패키지의 전기적 특성 및 신뢰성 향상 효과를 도출 할 수 있다.
상기 비아(170)는 상기 제 2 회로패턴(132)과 동일 물질로 이루어 질 수 있으며, 전형적으로 구리(Cu)를 사용하나, 전도성 금속으로 사용되는 것이라면 제한 없이 적용 가능하다.
그리고 상기 비아(170)의 형상을 본 도면에서는 하면으로 갈수록 직경이 커지는 테이퍼 형상으로 나타내었으나, 하면으로 갈수록 직경이 작아지는 테이퍼 형상, 원통형상 등 당업계에 공지된 모든 형상의 비아가 형성되는 것 역시 가능하다.
또한, 상기 제 1 회로층(135)의 노출된 상면의 높이는 상기 절연층(140)보다 낮아 단차가 형성될 수 있다.
이때, 상기 형성된 단차로 인하여 제 1 회로패턴(131) 위에 솔더범프(200)를 형성하기 위한 리플로우 공정시 솔더가 고정되어 인접한 솔더와 브릿지 되는 현상을 방지하는 효과를 도출할 수 있다.
도 4 에 도시된 바와 같이, 본 발명의 제 4 실시예에 따른 반도체 패키지(4000)는 절연층(140)을 갖는 인쇄회로기판(100), 상기 절연층(140)의 제 1 면(141)에 상면이 노출되도록 매립되는 제 1 회로패턴(131) 및 제 2 회로패턴(132)을 포함하는 제 1 회로층(135), 상기 절연층(140)의 제 2 면(142) 상에 형성되는 제 3 회로패턴(133) 및 제 4 회로패턴(134)을 포함하는 제 2 회로층(136) 및 상기 제 2 회로패턴(132) 및 제 4 회로패턴(134)을 전기적으로 연결시키며, 상기 제 2 회로패턴(132)이 매립되도록 절연층(140)에 형성된 비아(170)를 포함하며, 상기 제 1 회로패턴(131)과 연결되어 실장 되는 전자부품(201), 상기 제 2 회로패턴(132)에 형성된 솔더 범프(202) 및 상기 솔더 범프(202)에 연결되어 실장 되는 상부 반도체 패키지(500)를 포함한다.
여기에서, 상기 제 2 회로패턴(132)은 랜드 역할을 수행 할 수 있도록 제작됨 으로서, 상기 제 2 회로패턴(132)을 상기 비아(170) 내부에 매립시켜, 제한된 영역 내에 보다 많은 회로를 형성할 수 있기 때문에 고 밀집도 제품을 생산할 수 있다.
또한, 상기 제 2 회로패턴(132)의 폭을 상기 비아(170)의 직경보다 작도록 형성하여, 상기 제 2 회로패턴(132)의 상면만 외부로 노출되고, 상면을 제외한 나머지 3면이 상기 비아(170) 내부에 매립되어, 반도체 패키지의 전기적 특성 및 신뢰성 향상 효과를 도출 할 수 있다.
상기 비아(170)는 상기 제 2 회로패턴(132)과 동일 물질로 이루어 질 수 있으며, 전형적으로 구리(Cu)를 사용하나, 전도성 금속으로 사용되는 것이라면 제한 없이 적용 가능하다.
그리고 상기 비아(170)의 형상을 본 도면에서는 하면으로 갈수록 직경이 커지는 테이퍼 형상으로 나타내었으나, 하면으로 갈수록 직경이 작아지는 테이퍼 형상, 원통형상 등 당업계에 공지된 모든 형상의 비아가 형성되는 것 역시 가능하다.
또한, 상기 제 1 회로층(135)의 노출된 상면의 높이는 상기 절연층(140)보다 낮아 단차가 형성될 수 있다.
이때, 상기 형성된 단차로 인하여 제 1 회로패턴(131) 위에 솔더범프(200)를 형성하기 위한 리플로우 공정시 솔더가 고정되어 인접한 솔더와 브릿지 되는 현상을 방지하는 효과를 도출할 수 있다.
상기 상부 반도체 패키지(500)는 특별히 한정되지 않고, 통상의 반도체 소자를 실장한 패키지 로서, 솔더 범프(202)를 통하여 하부 반도체 패키지(400)와 연결되는 전형적인 POP(Package On Package) 구조를 갖는다.
도 5 에 도시된 바와 같이, 본 발명의 제 5 실시예에 따른 반도체 패키지(5000)는 절연층(140)을 갖는 인쇄회로기판(100), 상기 절연층(140)의 제 1 면(141)에 상면이 노출되도록 매립되는 제 1 회로패턴(131) 및 제 2 회로패턴(132)을 포함하는 제 1 회로층(135), 상기 절연층(140)의 제 2 면(142) 상에 형성되는 제 3 회로패턴(133) 및 제 4 회로패턴(134)을 포함하는 제 2 회로층(136) 및 상기 제 2 회로패턴(132) 및 제 4 회로패턴(134)을 전기적으로 연결시키며, 상기 제 2 회로패턴(132)이 매립되도록 절연층(140)에 형성된 비아(170)를 포함하며, 상기 제 1 회로패턴(131)과 솔더 범프(200)로 연결되어 실장 되는 전자부품(201), 상기 제 1 회로층(135) 및 제 2 회로층(136) 중 접속패드용 회로패턴을 노출시키도록 베이스 기판(100)양면에 형성된 솔더 레지스트(300)를 포함한다. 또한, 상기 절연층(140)의 제 2 면(142)에 적층 되는 빌드업 층(600)을 더 포함한다.
여기에서, 상기 제 2 회로패턴(132)은 랜드 역할을 수행 할 수 있도록 제작됨 으로서, 상기 제 2 회로패턴(132)을 상기 비아(170) 내부에 매립시켜, 제한된 영역 내에 보다 많은 회로를 형성할 수 있기 때문에 고 밀집도 제품을 생산할 수 있다.
또한, 상기 제 2 회로패턴(132)의 폭을 상기 비아(170)의 직경보다 작도록 형성하여, 상기 제 2 회로패턴(132)의 상면만 외부로 노출되고, 상면을 제외한 나머지 면이 상기 비아(170) 내부에 매립되어, 반도체 패키지의 전기적 특성 및 신뢰성 향상 효과를 도출 할 수 있다.
상기 비아(170)은 상기 제 2 회로패턴(132)와 동일 물질로 이루어 질 수 있으며, 전형적으로 구리(Cu)를 사용하나, 전도성 금속으로 사용되는 것이라면 제한 없이 적용 가능하다.
그리고 상기 비아(170)의 형상을 본 도면에서는 하면으로 갈수록 직경이 커지는 테이퍼 형상으로 나타내었으나, 하면으로 갈수록 직경이 작아지는 테이퍼 형상, 원통형상 등 당업계에 공지된 모든 형상의 비아가 형성되는 것 역시 가능하다.
또한, 상기 제 1 회로층(135)의 노출된 상면의 높이는 상기 절연층(140)보다 낮아 단차가 형성될 수 있다.
이때, 상기 형성된 단차로 인하여 제 1 회로패턴(131) 위에 솔더범프(200)를 형성하기 위한 리플로우 공정시 솔더가 고정되어 인접한 솔더와 브릿지 되는 현상을 방지하는 효과를 도출할 수 있다.
이때, 상기 절연층 제 2 면(142)에 적층 되는 빌드업 층(600)은 본 도면에서는 빌드업 절연층과 빌드업 회로층을 포함하여, 2층으로 나타내었으나, 3층, 4층 또는 당업자가 활용할 수 있는 범위 내에서 형성되는 것 역시 가능하다.
인쇄회로기판 제조 방법
도 6 내지 16 는 본 발명의 다른 실시예에 따른 반도체 패키지 제조 방법을 순차적으로 나타낸 공정 흐름도이다.
도 6 에 도시한 바와 같이, 캐리어 기판(101)을 준비한다.
상기 캐리어 기판(101)은 양면동박층(CCL) 일 수 있으나, 특별히 이에 한정하는 것은 아니다.
여기에서, 상기 캐리어 기판(101) 양면에 제 1 금속층(110)을 형성한다.
상기 제 1 금속층(110)은 구리(Cu) 일 수 있으나, 특별히 이에 한정하지 않는다.
도 7 에 도시한 바와 같이, 상기 제 1 금속층(110) 상에 회로형성용 개구부(121)를 갖는 레지스트 층(120)을 형성 할 수 있다.
상기 레지스트 층(120)은 통상의 감광성 레지스트 필름으로서, 드라이 필름 레지스트 등을 사용할 수 있으나, 특별히 이에 한정되는 것은 아니다.
도 8 에 도시한 바와 같이, 상기 개구부(121)에 금속을 충진 하여, 예를 들어 도금 등의 공정을 적용하여 제 1 회로층(135)을 형성할 수 있다.
여기에서 상기 회로층은 회로용 전도성 금속으로 사용되는 것이라면 제한 없이 적용 가능하며, 인쇄회로기판에서는 구리(Cu)를 사용하는 것이 전형적이다.
도 9 에 도시한 바와 같이, 상기 회로형성용 레지스트 층(120)을 제거할 수 있다.
도 10 에 도시한 바와 같이, 상기 제 1 회로층(135)에 절연층(140) 및 제 2 금속층(150)을 순차적으로 형성할 수 있다.
상기 절연층(140)으로는 수지 절연층이 사용될 수 있다. 상기 수지 절연층으로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그가 사용될 수 있고, 또한 열경화성 수지 및/또는 광경화성 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
도 11 에 도시한 바와 같이, 제 1 회로층(135) 중에 제 2 회로패턴(132)가 노출되도록 상기 제 2 금속층(150) 및 절연층(140)에 비아홀(160)을 형성 할 수 있다.
이때, 상기 비아홀(160)은 기계적 드릴 또는 레이져 드릴을 사용하여 형성할 수 있으나, 특별히 이에 한정되는 것은 아니다. 여기에서, 상기 레이져 드릴은 CO2 레이져 또는 YAG 레이져 일 수 있으나, 특별히 이에 한정되는 것은 아니다.
그리고 상기 비아(170)의 형상을 본 도면에서는 하면으로 갈수록 직경이 커지는 테이퍼 형상으로 나타내었으나, 하면으로 갈수록 직경이 작아지는 테이퍼 형상, 원통형상 등 당업계에 공지된 모든 형상의 비아가 형성되는 것 역시 가능하다.
여기에서, 비아홀(160) 형성 시 상기 제 2 회로패턴(132)의 폭은 상기 비아홀(160)의 직경보다 작도록 형성한다.
도 12 에 도시한 바와 같이, 상기 제 2 회로패턴(132)이 매립되도록 비아(170) 및 패터닝된 금속도금층(133a, 134a,136a)을 형성 할 수 있다.
여기서 비아(170)를 채우는 금속물질은 상기 매립된 제 2 회로패턴(132)와 동일 물질로 형성 할 수 있다.
이때, 상기 비아홀(160) 내부에 랜드를 대신하는 상기 제 2 회로패턴(132)가 존재하기 때문에 금속물질 충전시 비아필에 유리한 효과를 가져올 수 있다.
이때, 상기 제 2 회로패턴(132)의 상면만 외부로 노출되고, 상면을 제외한 나머지 면이 상기 비아(170) 내부에 매립되어, 반도체 패키지의 전기적 특성 및 신뢰성 향상 효과를 도출 할 수 있다.
또한, 상기 제 2 회로패턴(132)은 랜드 역할을 수행 할 수 있도록 제작됨 으로서, 상기 제 2 회로패턴(132)을 상기 비아홀(160) 내부에 매립시켜, 제한된 영역 내에 보다 많은 회로를 형성할 수 있기 때문에 고 밀집도 제품을 생산할 수 있다.
도 13 에 도시한 바와 같이, 상기 캐리어 기판(101)과 상기 제 1 금속층(110)을 박리 시킬 수 있다.
이때, 본 실시예에서는 블레이드를 사용하여 박리시켰으나, 당업계에 공지된 모든 방법이 사용될 수 있다.
도 14 에 도시한 바와 같이, 상기 제 1 금속층(110) 및 제 2 금속층(150)을 제거하여 상기 제 1 회로층(135)을 노출 시키고, 상기 제 3 회로패턴(133) 및 제 4 회로패턴(134)을 포함하는 제 2 회로층(136)을 형성할 수 있다.
구체적으로는 상기 제 2 금속층(150)은 통상의 플레시 에칭을 통하여 금속 도금층(136a)이 형성되지 않은 부분만 선택적으로 제거 될 수 있음은 충분히 인식할 수 있을 것이다.
상기 제 1 금속층(110) 및 상기 제 2 금속층(150)을 제거할 시 애칭 공정을 이용할 수 있으나, 특별히 이에 한정하지 않는다.
이때, 상기 제 1 금속층(110)의 애칭과정에서 상기 제 1 회로층(135)과 상기 절연층(140)과의 단차가 형성될 수 있다.
여기에서, 상기 형성된 단차로 인하여 제 1 회로패턴(131) 위에 솔더범프(200)를 형성하기 위한 리플로우 공정시 솔더가 고정되어 인접한 솔더와 브릿지 되는 현상을 방지하는 효과를 도출할 수 있다.
도시되지는 않았으나, 상기 절연층(140)의 제 2 면(142)에 적층 되는 빌드업 층을 형성 할 수 있다.
이때, 상기 절연층 제 2 면(142)에 적층 되는 빌드업 층은 본 도면에서는 2층으로 나타내었으나, 3층, 4층 또는 당업자가 활용할 수 있는 범위 내에서 형성되는 것 역시 가능하다.
도 15 에 도시한 바와 같이, 상기 제 1 회로층(135) 및 제 2 회로층(136) 중 접속패드용 회로패턴을 노출시키도록 상기 절연층(140)의 양면에 솔더 레지스트(300)를 형성 할 수 있다.
상기 제 1 회로패턴(131) 상에 솔더범프(200)를 통해 전자부품(201)을 실장 할 수 있다.
상기 전자부품(201)은 인쇄 회로 기판과 전기적으로 연결되어 일정한 기능을 담당할 수 있는 부품으로 예를 들면, 직접 회로 칩(IC)과 같이 인쇄 회로 기판에 실장 될 수 있는 전자부품을 말한다.
상기 도면에서는 전자부품(201)의 기타 상세한 구성요소를 생략하고 개략적으로 나타내었으나, 당업계에 공지된 모든 구조의 전자부품이 특별히 한정되지 않고, 사용될 수 있다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100: 인쇄회로기판
101: 캐리어 기판
110: 제 1 금속층
120: 회로형성용 레지스트
121: 회로형성 개구붕
131: 제 1 회로패턴
132: 제 2 회로패턴
133: 제 3 회로패턴
134: 제 4 회로패턴
135: 제 1 회로층
136: 제 2 회로층
140: 절연층
141: 절연층 제 1 면
142: 절연층 제 2 면
150: 제 2 회로층
160: 비아홀
170: 비아
200, 202: 솔더 범프
201: 전자부품
300: 솔더 레지스트
400: 하부 패키지
600: 빌드업층
2000, 3000, 4000, 5000: 반도체 패키지

Claims (25)

  1. 절연층;
    상기 절연층의 제 1 면에 상면이 노출되도록 매립되는 제 1 회로패턴 및 제 2 회로패턴을 포함하는 제 1 회로층;
    상기 절연층의 제 2 면 상에 형성되는 제 3 회로패턴 및 제 4 회로패턴을 포함하는 제 2 회로층;
    상기 제 2 회로패턴 및 제 4 회로패턴을 전기적으로 연결시키며, 상기 제 2 회로패턴이 매립되도록 절연층에 형성된 비아;
    상기 제 1 회로패턴과 연결되어 실장 되는 전자부품;
    상기 비아에 매립된 제 2 회로패턴에 형성된 솔더 범프; 및
    상기 솔더 범프에 연결되어 실장 되는 상부 반도체 패키지;
    를 포함하는 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 제 1 회로패턴 및 제 2 회로패턴의 높이는 상기 절연층 높이보다 낮아 단차를 갖는 반도체 패키지.
  3. 청구항 1에 있어서,
    상기 제 2 회로패턴은 랜드 역할을 하는 반도체 패키지.
  4. 청구항 1에 있어서,
    상기 제 2 회로패턴의 폭은 상기 비아의 직경과 같거나 작은 반도체 패키지.
  5. 청구항 1에 있어서,
    상기 비아와 상기 제 2 회로패턴은 동일 물질로 이루어진 반도체 패키지.
  6. 청구항 1에 있어서,
    상기 제 1 회로층 및 제 2 회로층 중 접속패드용 회로패턴을 노출시키도록 형성된 솔더 레지스트;
    를 더 포함하는 반도체 패키지.
  7. 청구항 1에 있어서,
    상기 절연층의 제 2 면에 적층 되는 빌드업층;
    을 더 포함하는 반도체 패키지.
  8. 청구항 1에 있어서,
    상기 비아는 일측의 폭이 타측의 폭보다 작은 테이퍼 형상으로 형성되고, 상기 제2 회로패턴은 상기 비아의 일측에 매립되는 반도체 패키지.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 캐리어 기판을 준비하는 단계;
    상기 캐리어 기판 양면에 제 1 금속층을 형성하는 단계;
    상기 제 1 금속층의 양면에 제 1 및 제 2 회로패턴을 포함하는 제 1 회로층을 형성하는 단계;
    상기 제 1 회로층에 절연층 및 제 2 금속층을 순차적으로 형성하는 단계;
    상기 제 2 회로패턴이 노출되도록 상기 제 2 금속층 및 절연층에 비아홀을 형성하는 단계;
    상기 제 2 회로패턴이 매립되도록 비아 및 패터닝된 금속 도금층을 형성하는 단계;
    상기 캐리어 기판과 상기 제 1 금속층을 박리 시키는 단계;
    상기 제 1 금속층 및 제 2 금속층을 제거하여 제 1 회로층을 노출시키고 제 3 및 제 4 회로패턴을 포함하는 제 2 회로층을 형성하는 단계;
    상기 제 1 회로패턴에 전자부품을 실장 하는 단계;
    상기 비아에 매립된 제 2 회로패턴에 솔더 범프를 형성하는 단계; 및
    상기 솔더 범프에 상부 반도체 패키지를 실장하는 단계;
    를 포함하는 반도체 패키지 제조 방법.
  13. 청구항 12에 있어서,
    상기 제 1 회로패턴 및 제 2 회로패턴의 높이는 상기 절연층 높이보다 낮아 단차를 갖도록 형성되는 반도체 패키지 제조 방법.
  14. 청구항 12에 있어서,
    상기 제 2 회로패턴은 랜드 역할을 하는 반도체 패키지 제조 방법.
  15. 청구항 12에 있어서,
    상기 제 2 회로패턴의 폭은 상기 비아의 직경과 같거나 작게 형성하는 반도체 패키지 제조 방법.
  16. 청구항 12에 있어서,
    상기 비아와 상기 제 2 회로패턴은 동일 물질로 이루어진 반도체 패키지 제조 방법.
  17. 청구항 12에 있어서,
    상기 제 2 회로층상에 빌드업층을 형성하는 단계;
    를 더 포함하는 반도체 패키지 제조 방법.
  18. 청구항 12에 있어서,
    상기 제 1 회로층을 형성하는 단계는;
    상기 제 1 금속층 상에 회로형성용 개구부를 갖는 레지스트층을 형성하는 단계;
    상기 개구부에 회로층을 형성하는 단계; 및
    상기 레지스트층을 제거하는 단계;
    를 포함하는 반도체 패키지 제조 방법.
  19. 청구항 12에 있어서,
    상기 비아는 일측의 폭이 타측의 폭보다 작은 테이퍼 형상으로 형성되고, 상기 제2 회로패턴은 상기 비아의 일측에 매립되는 반도체 패키지 제조 방법.
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
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