[go: up one dir, main page]

KR20160126290A - 인쇄회로기판, 반도체 패키지 및 그 제조방법 - Google Patents

인쇄회로기판, 반도체 패키지 및 그 제조방법 Download PDF

Info

Publication number
KR20160126290A
KR20160126290A KR1020150057191A KR20150057191A KR20160126290A KR 20160126290 A KR20160126290 A KR 20160126290A KR 1020150057191 A KR1020150057191 A KR 1020150057191A KR 20150057191 A KR20150057191 A KR 20150057191A KR 20160126290 A KR20160126290 A KR 20160126290A
Authority
KR
South Korea
Prior art keywords
layer
metal layer
metal
insulating layer
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020150057191A
Other languages
English (en)
Other versions
KR102472945B1 (ko
Inventor
윤경로
박현경
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020150057191A priority Critical patent/KR102472945B1/ko
Priority to US15/007,557 priority patent/US10249503B2/en
Priority to JP2016017500A priority patent/JP6711509B2/ja
Publication of KR20160126290A publication Critical patent/KR20160126290A/ko
Application granted granted Critical
Publication of KR102472945B1 publication Critical patent/KR102472945B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4623—Manufacturing multilayer circuits by laminating two or more circuit boards the circuit boards having internal via connections between two or more circuit layers before lamination, e.g. double-sided circuit boards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/04—Assemblies of printed circuits
    • H05K2201/049—PCB for one component, e.g. for mounting onto mother PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09036—Recesses or grooves in insulating substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09472—Recessed pad for surface mounting; Recessed electrode of component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10242—Metallic cylinders
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10378—Interposers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Geometry (AREA)

Abstract

본 발명에 따른 인쇄회로기판은, 절연층; 상기 절연층의 하면에 형성된 회로층; 상기 회로층과 연결되며, 상기 절연층의 하면에서 상면으로 연장되어 형성된 금속 포스트를 포함하여 구성된다.
본 발명의 인쇄회로기판은 다이와의 연결을 위한 금속 포스트를 높이 공차를 확보하고 기판 내에 함몰된 구조로 형성함으로써 소자 실장 시 솔더 브릿지에 의한 쇼트 발생을 방지할 수 있다.

Description

인쇄회로기판, 반도체 패키지 및 그 제조방법{Printed circuit board, semiconductor package and method of manufacturing the same}
본 발명은 인쇄회로기판, 반도체 패키지 및 그 제조방법에 관한 것이다.
휴대폰을 비롯한 IT 분야의 전자기기들이 다기능이 요구됨과 아울러 경박 단소화되면서 이에 대한 기술적 요구에 부응하여 IC, 반도체칩 또는 능동소자와 수동소자 등의 전자부품들이 기판 내에 삽입되는 기술이 요구되고 있으며, 최근에는 다양한 방식으로 기판 내에 부품이 내장되는 기술이 개발되고 있다.
일반적인 인쇄회로기판(PCB; Printed Circuit Board)은 전기 절연성 기판에 구리와 같은 전도성 재료로 회로라인 패턴을 인쇄하여 형성한 것으로, 전자부품을 탑재하기 직전의 기판(Board)을 말한다. 즉, 여러 종류의 많은 전자 소자를 평판 위에 밀집 탑재하기 위해, 각 부품의 장착 위치를 확정하고, 부품을 연결하는 회로패턴을 평판 표면에 인쇄하여 고정한 회로 기판을 의미한다.
이러한 인쇄회로기판이 POP용 기판인 경우 다이(die)와의 연결을 위하여 기판에 솔더 온 패드(SOP; Solder On Pad)를 형성한다.
미국특허공개번호 US 2008-0099230
일 측면(또는 관점)은 인쇄회로기판에 있어서 다이(die)와의 연결을 위한 금속 포스트를 높이 공차를 확보하고 기판 내에 함몰된 구조로 형성함으로써 소자 실장 시 솔더 브릿지에 의한 쇼트 발생을 방지할 수 있는 인쇄회로기판을 제공하는 것이다.
다른 측면은 인쇄회로기판에 있어서 다이(die)와의 연결을 위한 금속 포스트를 높이 공차를 확보하고 기판 내에 함몰된 구조로 형성함으로써 소자 실장 시 솔더 브릿지에 의한 쇼트 발생을 방지할 수 있는 인쇄회로기판의 제조방법을 제공하는 것이다.
일 실시 예에 따른 인쇄회로기판은, 절연층; 상기 절연층의 하면에 형성된 회로층; 상기 회로층과 연결되며, 상기 절연층의 하면에서 상면으로 연장되어 형성된 금속 포스트를 포함하여 구성된다.
또한, 일 실시 예에 따른 인쇄회로기판의 제조방법은, 캐리어 부재의 양면에 금속 물질층을 형성하는 단계; 상기 금속 물질층을 에칭하여 제 1 금속층을 형성하는 단계; 상기 제 1 금속층이 매립되도록 절연층을 형성하는 단계; 상기 캐리어 부재를 분리하는 단계; 상기 캐리어 부재로부터 분리된 절연층의 일면에 상기 제 1 금속층과 전기적으로 연결되도록 제 2 금속층을 형성하는 단계; 및 상기 제 1 금속층의 측면 중 일부가 노출되도록 상기 절연층을 딤플 형상으로 가공하는 단계를 포함하여 형성된다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니 되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
도 1은 본 발명의 제 1 실시 예에 따른 인쇄회로기판을 도시한 단면도이다.
도 2는 본 발명의 제 2 실시 예에 따른 인쇄회로기판을 도시한 단면도이다.
도 3은 본 발명의 반도체 패키지의 구조를 도시한 단면도이다.
도 4는 본 발명에 따른 금속 포스트의 형상을 구체적으로 도시한 도면이다.
도 5 내지 도 16은 본 발명의 일 실시 예에 따른 인쇄회로기판의 제조방법에 대한 공정 단면도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관 되어지는 이하의 상세한 설명과 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 첨부 도면에 있어서, 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
인쇄회로기판
먼저, 본 발명의 제 1 실시 예에 따른 인쇄회로기판은 도면을 참조하여 구체적으로 살펴볼 것이다. 이때, 참조되는 도면에 기재되지 않은 도면부호는 동일한 구성을 나타내는 다른 도면에서의 도면부호일 수 있다.
도 1은 본 발명의 제 1 실시 예에 따른 인쇄회로기판을 도시한 단면도이고, 도 4는 본 발명에 따른 금속 포스트의 형상을 구체적으로 도시한 도면이다.
도 1에 도시된 바와 같이, 인쇄회로기판은, 절연층(120); 상기 절연층(120)의 하면에 형성된 회로층(131); 상기 회로층(131)과 연결되며, 상기 절연층(120)의 하면에서 상면으로 연장되어 형성된 금속 포스트(170); 상기 절연층(120)상에 상기 회로층(131)이 노출되도록 개구부를 갖는 솔더 레지스트층(150)을 포함하여 구성된다.
상기 절연층(120)의 상면은 상기 금속 포스트(170)의 측면 중 일부 및 상면이 노출되도록 딤플 형상(160)으로 형성된다. 여기서, 상기 절연층(120)은 상기 금속 포스트(170)가 절연층의 상면과 동일한 높이로 매립되도록 형성되고, YAG 레이저 또는 CO2 레이저를 이용하여 상기 금속 포스트의 측면 중 일부가 노출되도록 딤플 형상으로 가공한다. 또한, 상기 절연층(120)에는 YAG 레이저 또는 CO2 레이저를 이용하여 두께 방향으로 관통하는 비아(140)를 형성하여 상기 상부 회로층과 하부 회로층(131)이 전기적으로 연결되도록 한다.
여기서, 상기 절연층(120)은 열경화성 절연물질, 세라믹, 유-무기 복합 소재, 또는 글라스 섬유 함침 일 수 있으며, 고분자 수지를 포함하는 경우, FR-4, BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리이미드계 수지를 포함할 수 있으나 특별히 이에 한정되는 것은 아니다.
도 4에 도시된 바와 같이, 상기 금속 포스트(170)는 제 1 금속층(110)과 상기 제 1 금속층(110)의 일면에 형성된 제 2 금속층(130)으로 형성된다.
보다 구체적으로, 상기 제 1 금속층(110)은 상면(C)에서 하면(B)으로 갈수록 직경이 작아지도록 테이퍼진 형상을 갖으며(C>B), 상기 제 2 금속층(130)은 상면(A)에서 하면으로 갈수록 직경이 넓어지도록 테이퍼 형상으로 형성된다. 여기서, 상기 제 1 금속층(110)의 하면의 직경은 상기 제 2 금속층(130)의 상면의 직경보다 크게 형성된다(B>A). 이러한, 상기 금속 포스트(170)는 구리 또는 구리를 포함하는 합금으로 형성된다.
한편, 상기 제 1 금속층(110)의 상면과 하면의 크기가 동일하게 형성될 수 있으며, 상기 제 1 금속층(110)의 하면의 직경이 제 2 금속층(130)의 상면의 직경과도 동일하게 형성될 수 도 있다.
상기 제 1 금속층(110)은 상기 절연층(120)의 일면에 노출되도록 매립되도록 형성되어 있으며, 상기 제 2 금속층(130)은 상기 절연층(120)의 타면으로부터 상기 제 1 금속층(110)이 노출되도록 형성된 패턴에 도금을 충진하여 형성된다.
이러한, 금속 포스트는 다이(die)와의 연결을 위한 높이 공차를 확보하면서 기판 내에 함몰된 구조로 형성함으로써 소자 실장 시 솔더 브릿지(solder bridge)에 의한 쇼트 발생을 방지할 수 있게 된다.
상기 회로층(131)은 상기 제 2 금속층(130)과 전기적으로 연결되도록 형성되며, 금속 물질층을 적층 후, 부식레지스트를 이용하여 선택적으로 금속 물질층을 제거하는 서브트랙티브(Subtractive)법과 무전해 동도금 및 전해 동도금을 이용하는 애디티브(Additive)법, SAP(Semi-Additive Process) 및 MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 형성 가능하며 여기에서는 상세한 설명은 생략한다.
상기 솔더 레지스트층(150)은 상기 절연층(120)의 양면에 상기 제 1 금속층(110)이 형성된 영역 및 상기 회로층(131)이 노출되도록 개구부를 갖도록 형성된다. 이는 통상 제품 영역의 회로패턴을 외부와 절연시키고 기판을 보호하기 위하여 형성된다.
보다 바람직하게, 솔더 레지스트층(150) 상에 개구부 형성 드라이 필름을 형성한 후, 상기 드라이필름을 패터닝하여 노광 및 현상하는 공정을 포함한다. 구체적으로 살펴보면 다음과 같다. 즉, 드라이필름의 밀착성을 높인 후 라미네이터를 통해 형성되고, 다음으로 광에 노출시키는 노광공정을 통해 드라이필름을 선택적으로 경화시키고, 현상액으로 경화되지 않은 부분만을 용해시켜 개구부를 패터닝할 수 있다.
또한, 도 2는 본 발명의 제 2 실시 예에 따른 인쇄회로기판을 도시한 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 인쇄회로기판은, 절연층(220); 상기 절연층(220)의 하면에 형성된 회로층(231); 상기 회로층(231)과 연결되며, 상기 절연층(220)의 하면에서 상면으로 연장되어 형성된 금속 포스트(280); 상기 회로층(231)상에 빌드업 절연층(250) 및 빌드업 회로층(261)을 포함하는 빌드업층; 상기 제 1 금속층(210)이 형성된 영역 및 상기 빌드업 회로층(261))이 노출되도록 개구부를 갖는 솔더 레지스트층(270)을 포함하여 구성된다.
여기서, 도 2는 상기 제 1 실시 예의 인쇄회로기판에 추가적으로 빌드업층 구성 확장을 보여주고 있다. 즉, 2L의 기본 구조에 제 1 절연층 및 제 2 절연층 및 회로층을 더 형성하여 2L → 4L → 6L →8L → 10L 으로 빌드업 할 수 있다. 또한, 빌드업층은 실시 예에 한정되지 않고 필요에 따라 추가적으로 더 형성될 수 있다. 그리고, 상기 빌드업층의 최외각 회로층상에 솔더 레지스트 물질로 형성된 솔더 레지스트층을 더 포함하여 형성되는 것이 바람직하다.
여기서, 상기 도 1의 실시 예와 중복되는 설명은 도 1을 참조하여 생략한다.
또한, 도 3은 본 발명의 반도체 패키지의 구조를 도시한 단면도이다. 도 3에 도시된 바와 같이, 본 발명의 반도체 패키지는, 절연층(320); 상기 절연층(320)의 하면에 형성된 회로층(331); 상기 회로층(331)과 연결되며, 상기 절연층(320)의 하면에서 상면으로 연장되어 형성된 금속 포스트(390)를 포함하는 인쇄회로기판; 상기 인쇄회로기판의 상부에 실장된 소자(370) 및 상기 소자(370)와 상기 금속 포스트(390)를 전기적으로 연결시키는 외부접속단자(380)를 포함하여 구성된다.
여기서, 상기 소자의 하부면에 형성된 금속 패드(375)와 외부접속단자(380)를 매개로 상기 인쇄회로기판에 매립되어 형성된 상기 금속 포스트(390)와 접속되어 실장하게 된다.
이때, 상기 금속 포스트(390)는 측면의 일부가 노출되도록 형성된 딤플 형상(360)에 의해 상기 외부접속단자(380)가 솔더링 되어 접합될 때 솔더 브릿지(solder bridge)에 의한 쇼트 발생을 방지할 수 있게 된다.
인쇄회로기판의 제조방법
이하 제조방법의 순서대로 자세히 살펴보기로 한다. 이때, 전술한 인쇄회로기판 및 도 1이 참조될 것이고, 이에 따라 중복되는 설명들은 생략될 수 있다.
도 5 내지 도 16은 본 발명의 일 실시 예에 따른 인쇄회로기판의 제조방법에 대한 공정 단면도이다.
먼저, 도 5에 도시된 바와 같이, 캐리어 부재(100)의 양면에 금속 물질층(101)을 형성하게 된다. 여기서, 상기 캐리어 부재(100)는 디테치(detach)용 더미 기판을 사용하는 것으로, 상기 캐리어 부재(100)의 양면에 소정의 높이로 금속 물질층(101)을 형성하게 된다. 이러한, 금속 물질층(101)은 추후 형성될 금속 포스트의 높이를 고려하여 구리(Cu)를 이용한 동박을 최소 35 ㎛ 이상의 높이를 확보하여 형성하게 된다.
이어, 도 6 및 도 7에 도시된 바와 같이, 상기 금속 물질층(101)을 에칭하여 제 1 금속층(110)을 형성한다.
보다 구체적으로, 상기 금속 물질층(101)상에 드라이 필름 형태의 에칭 레지스트(102)를 형성한 후, 상기 금속 물질층(101)을 선택적으로 제거하여 제 1 금속층(110)을 형성하게 된다. 여기서, 제 1 금속층(110)은 서브트랙티브(Subtractive)법과 무전해 동도금 및 전해 동도금을 이용하는 애디티브(Additive)법, SAP(Semi-Additive Process) 공법을 이용하여 형성하는 것이 바람직하다. 이때, 상기 에칭된 제 1 금속층은 상면에서 하면으로 갈수록 직경이 넓어지도록 테이퍼진 형상을 갖게 된다.
그 다음으로, 도 8에 도시된 바와 같이, 상기 제 1 금속층(110)이 매립되도록 절연층(120)을 형성하게 된다.
보다 구체적으로, 상기 절연층(120)은 프리프레그(prepreg)층으로 형성되는 것이 바람직하고, 라미네이션 공정을 통해 적층하게 된다. 여기서, 상기 절연층(120)은 열경화성 또는 열가소성 고분자 물질, 세라믹, 유-무기 복합 소재, 또는 글라스 섬유 함침 일 수 있으며, 고분자 수지를 포함하는 경우, FR-4, BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리이미드계 수지를 포함할 수 있으나 특별히 이에 한정되는 것은 아니다.
그리고, 도 9에 도시된 바와 같이, 상기 절연층(120)이 형성된 캐리어 부재(100)를 분리하게 된다. 즉, 상기 캐리어 부재(100)의 양면에 형성된 절연층(120)을 분리하여 각각 사용하게 된다.
그 다음, 도 10 및 도 11에 에 도시된 바와 같이, 상기 제 1 금속층(110)이 매립된 절연층(120)의 일면에 회로패턴을 형성하게 된다.
보다 구체적으로, 상기 절연층(120)은 상기 제 1 금속층(110)이 매립된 일면과 상기 캐리어 부재(100)로부터 분리되어 상기 제 1 금속층(110)이 노출된 타면으로 구분된다. 이때, 상기 제 1 절연층(120)의 매립된 일면에 상기 제 1 금속층(110)과 연결되도록 회로패턴을 형성하게 된다.
이러한, 회로 패턴을 형성하기 위해 상기 절연층(120)을 드릴 가공하여 상기 제 1 금속층이 노출되도록 비아홀(130a) 및 관통 비아홀(140a)을 형성하게 된다. 여기서, 상기 절연층(110)은 YAG 레이저 또는 CO2 레이저를 이용하여 비아홀을 형성하는 것이 바람직하다. 이러한 레이저 드릴을 이용하여 비아홀을 가공하게 되면, 직경이 동일하게 가공되는 것이 아니라 상부에서 하부로 갈수록 직경이 좁아지는 테이퍼진 형상으로 비아홀이 가공된다. 따라서, 상기 비아홀(130a)은 상기 제 1 금속층이 노출된 부분으로 갈수록 직경이 작아지게 된다.
한편, 상기 관통 비아홀의 가공은 한 번의 드릴 가공으로 형성되지 않고, 상기 절연층의 양면에서 각각 두 번의 드릴 가공을 통하여 관통홀을 형성하게 된다. 따라서, 상기 관통 비아홀은 중심으로 갈수록 테이퍼진 형상을 갖게 된다.
이어서, 도 12 및 도 13에 도시된 바와 같이, 상기 비아홀 및 관통 비아홀을 포함하는 회로 패턴이 형성된 절연층상에 화학동 도금을 형성한 후, 회로패턴상에 제 2 금속층을 형성하기 위한 드라이 필름을 패터닝하여 형성하게 된다.
그리고, 도 14에 도시된 바와 같이, 상기 제 1 금속층(110)과 전기적으로 연결되도록 제 2 금속층(130) 및 회로층(131)을 형성하게 된다.
보다 구체적으로, 상기 형성된 비아홀(130a) 및 관통 비아홀(140a)에 금속 물질을 충진하여 제 2 금속층(130)을 형성하고, 외층의 회로층(131)을 형성하게 된다. 여기서, SAP(Semi-Additive Process) 또는 MSAP(Modified Semi-Additive Process) 등을 수행하여 형성할 수 있다. 또한, 상기에서 기재한 공정에 특별히 한정되지 않고 당업계에 공지된 서브트렉티브, SAP, MASP 등을 포함하는 통상의 회로 형성 공정이 적용될 수 있다.
이러한, 상기 제 1 금속층(110)은 상면(C)에서 하면(B)으로 갈수록 직경이 작아지도록 테이퍼진 형상을 갖으며(C>B), 상기 제 2 금속층(130)은 상면(A)에서 하면으로 갈수록 직경이 넓어지도록 테이퍼 형상으로 형성되어 진다. 여기서, 상기 제 1 금속층(110)의 하면의 직경은 상기 제 2 금속층(130)의 상면의 직경보다 크게 형성된다(B>A). 이러한, 상기 금속 포스트(170)는 구리 또는 구리를 포함하는 합금으로 형성된다.
한편, 상기 제 1 금속층(110)의 상면과 하면의 크기가 동일하게 형성될 수 있으며, 상기 제 1 금속층(110)의 하면의 직경이 제 2 금속층(130)의 상면의 직경과도 동일하게 형성될 수 도 있다.
그 다음, 도 15에 도시된 바와 같이, 상기 솔더 레지스트층(150)을 상기 절연층(120)의 양면에 상기 제 1 금속층(110)이 형성된 영역 및 상기 회로층(131)이 노출되도록 개구부를 갖도록 형성하게 된다. 이는 통상 제품 영역의 회로패턴을 외부와 절연시키고 기판을 보호하기 위하여 형성된다.
보다 바람직하게, 솔더 레지스트층(150) 상에 개구부 형성 드라이 필름을 형성한 후, 상기 드라이필름을 패터닝하여 노광 및 현상하는 공정을 포함한다. 구체적으로 살펴보면 다음과 같다. 즉, 드라이필름의 밀착성을 높인 후 라미네이터를 통해 형성되고, 다음으로 광에 노출시키는 노광공정을 통해 드라이필름을 선택적으로 경화시키고, 현상액으로 경화되지 않은 부분만을 용해시켜 개구부를 패터닝할 수 있다.
그리고, 도 16에 도시된 바와 같이, 상기 제 1 금속층(110)의 측면 중 일부가 노출되도록 상기 절연층(120)을 딤플 형상(160)으로 가공하게 된다. 즉, YAG 레이저 또는 CO2 레이저를 이용하여 상기 금속 포스트(170)의 측면 중 일부가 노출되도록 딤플 형상(160)으로 가공한다
따라서. 상기 제 1 금속층(110)과 상기 제 2 금속층(130)으로 형성된 금속 포스트(170)는 측면의 일부가 노출되도록 형성된 딤플 형상(360)에 의해 반도체 소자를 실장하기 위한 외부접속단자가 솔더링 되어 접합될 때 솔더 브릿지(solder bridge)에 의한 쇼트 발생을 방지할 수 있게 된다.
한편, 상기 절연층(120)을 딤플 형상(160)으로 가공하는 단계 이후, 상기 노출된 제 1 금속층(110)상에 표면처리 공정을 수행할 수 있다.
또한, 상기 제 2 금속층의 회로층(131)상에 빌드업 절연층 및 빌드업 회로층을 포함하는 빌드업층을 더 형성할 수 있다. 즉, 2L의 기본 구조에 제 1 절연층 및 제 2 절연층 및 회로층을 더 형성하여 2L → 4L → 6L →8L → 10L 으로 빌드업 할 수 있다. 또한, 빌드업층은 실시 예에 한정되지 않고 필요에 따라 추가적으로 더 형성될 수 있다. 그리고, 상기 빌드업층의 최외각 회로층상에 솔더 레지스트 물질로 형성된 솔더 레지스트층을 더 포함하여 형성되는 것이 바람직하다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
110, 210, 310 --- 제 1 금속층
120, 220, 320 --- 절연층
130, 230, 330 --- 제 2 금속층
131, 231, 331 --- 회로층
150, 270, 350 --- 솔더 레지스트
160 --- 딤플
170, 280, 390 --- 금속 포스트

Claims (19)

  1. 절연층;
    상기 절연층의 하면에 형성된 회로층;
    상기 회로층과 연결되며, 상기 절연층의 하면에서 상면으로 연장되어 형성된 금속 포스트를 포함하는 인쇄회로기판.
  2. 청구항 1에 있어서,
    상기 절연층의 상면은 상기 금속 포스트의 측면 중 일부 및 상면이 노출되도록 딤플 형상으로 형성된 인쇄회로기판.
  3. 청구항 1에 있어서,
    상기 금속 포스트는 제 1 금속층과 상기 제 1 금속층의 일면에 형성된 제 2 금속층을 포함하는 인쇄회로기판.
  4. 청구항 3에 있어서,
    상기 제 1 금속층은 상면에서 하면으로 갈수록 작아지도록 테이퍼 형상을 가지며, 상기 제 2 금속층은 상면에서 하면으로 갈수록 직경이 넓어지도록 테이퍼 형상을 가지는 인쇄회로기판.
  5. 청구항 4에 있어서,
    상기 제 1 금속층의 하면의 직경은 상기 제 2 금속층의 상면의 직경보다 크게 인쇄회로기판.
  6. 청구항 1에 있어서,
    상기 금속 포스트는 구리 또는 구리를 포함하는 합금으로 형성된 인쇄회로기판.
  7. 청구항 1에 있어서,
    상기 절연층상에 상기 제 1 금속층이 형성된 영역 및 상기 회로층이 노출되도록 개구부를 갖는 솔더 레지스트층을 더 형성하는 인쇄회로기판.
  8. 청구항 1에 있어서,
    상기 회로층상에 빌드업 절연층 및 빌드업 회로층을 포함하는 빌드업층을 더 형성하는 인쇄회로기판.
  9. 절연층;
    상기 절연층의 하면에 형성된 회로층;
    상기 회로층과 연결되며, 상기 절연층의 하면에서 상면으로 연장되어 형성된 금속 포스트를 포함하는 인쇄회로기판과;
    상기 인쇄회로기판의 상부에 실장된 소자를 포함하는 반도체 패키지.
  10. 청구항 9에 있어서,
    상기 소자는 상기 금속 포스트와 외부접속단자를 매개로 연결되는 반도체 패키지.
  11. 캐리어 부재의 양면에 금속 물질층을 형성하는 단계;
    상기 금속 물질층을 에칭하여 제 1 금속층을 형성하는 단계;
    상기 제 1 금속층이 매립되도록 절연층을 형성하는 단계;
    상기 캐리어 부재를 분리하는 단계;
    상기 캐리어 부재로부터 분리된 절연층의 일면에 상기 제 1 금속층과 전기적으로 연결되도록 제 2 금속층을 형성하는 단계; 및
    상기 제 1 금속층의 측면 중 일부가 노출되도록 상기 절연층을 딤플 형상으로 가공하는 단계를 포함하는 인쇄회로기판의 제조방법.
  12. 청구항 11에 있어서,
    상기 캐리어 부재로부터 분리된 절연층의 일면에 상기 제 1 금속층과 전기적으로 연결되도록 제 2 금속층을 형성하는 단계는,
    상기 제 2 금속층이 형성된 상기 절연층의 일면에 회로 패턴을 형성하는 단계;
    상기 회로 패턴이 형성된 절연층상에 화학동 도금을 형성하는 단계; 및
    상기 화학동 도금상에 드라이 필름을 형성하여 에칭하는 단계를 포함하는 인쇄회로기판의 제조방법.
  13. 청구항 11에 있어서,
    상기 회로 패턴을 형성하는 단계는 상기 절연층을 관통하는 비아를 포함하여 형성하는 인쇄회로기판의 제조방법.
  14. 청구항 11에 있어서,
    상기 제 2 금속층을 형성하는 단계 이후,
    상기 절연층의 상기 제 1 금속층이 형성된 영역 및 상기 제 2 금속층이 노출되도록 개구부를 갖는 솔더 레지스트층을 형성하는 단계를 더 포함하는 인쇄회로기판의 제조방법.
  15. 청구항 11에 있어서,
    상기 제 2 금속층을 형성하는 단계 이후,
    상기 제 2 금속층상에 빌드업 회로층 및 빌드업 절연층을 포함하는 빌드업층을 형성하는 단계를 더 포함하는 인쇄회로기판의 제조방법.
  16. 청구항 11에 있어서,
    상기 제 1 금속층은 상면에서 하면으로 갈수록 작아지도록 테이퍼 형상을 갖으며, 상기 제 2 금속층은 상면에서 하면으로 갈수록 직경이 넓어지도록 테이퍼 형상을 가지는 인쇄회로기판의 제조방법.
  17. 청구항 16에 있어서,
    상기 제 1 금속층의 하면의 직경은 상기 제 2 금속층의 상면의 직경보다 크게 인쇄회로기판.
  18. 청구항 11에 있어서,
    상기 제 1 금속층 및 상기 제 2 금속층은 구리 또는 구리를 포함하는 합금으로 형성된 인쇄회로기판의 제조방법.
  19. 청구항 11에 있어서,
    상기 절연층을 딤플 형상으로 가공하는 단계 이후,
    상기 노출된 금속층상에 표면처리 공정을 수행하는 단계를 더 포함하는 인쇄회로기판의 제조방법.
KR1020150057191A 2015-04-23 2015-04-23 인쇄회로기판, 반도체 패키지 및 그 제조방법 Active KR102472945B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020150057191A KR102472945B1 (ko) 2015-04-23 2015-04-23 인쇄회로기판, 반도체 패키지 및 그 제조방법
US15/007,557 US10249503B2 (en) 2015-04-23 2016-01-27 Printed circuit board, semiconductor package and method of manufacturing the same
JP2016017500A JP6711509B2 (ja) 2015-04-23 2016-02-01 プリント回路基板、半導体パッケージ及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150057191A KR102472945B1 (ko) 2015-04-23 2015-04-23 인쇄회로기판, 반도체 패키지 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20160126290A true KR20160126290A (ko) 2016-11-02
KR102472945B1 KR102472945B1 (ko) 2022-12-01

Family

ID=57146895

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150057191A Active KR102472945B1 (ko) 2015-04-23 2015-04-23 인쇄회로기판, 반도체 패키지 및 그 제조방법

Country Status (3)

Country Link
US (1) US10249503B2 (ko)
JP (1) JP6711509B2 (ko)
KR (1) KR102472945B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190116913A (ko) * 2018-04-05 2019-10-15 신꼬오덴기 고교 가부시키가이샤 배선 기판, 반도체 장치 및 배선 기판의 제조 방법

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10157824B2 (en) 2017-05-05 2018-12-18 Qualcomm Incorporated Integrated circuit (IC) package and package substrate comprising stacked vias
KR102492733B1 (ko) 2017-09-29 2023-01-27 삼성디스플레이 주식회사 구리 플라즈마 식각 방법 및 디스플레이 패널 제조 방법
JP7207192B2 (ja) * 2019-06-19 2023-01-18 Tdk株式会社 センサー用パッケージ基板及びこれを備えるセンサーモジュール、並びに、センサー用パッケージ基板の製造方法
US10966338B1 (en) 2020-03-11 2021-03-30 Peter C. Salmon Densely packed electronic systems
US11393807B2 (en) 2020-03-11 2022-07-19 Peter C. Salmon Densely packed electronic systems
US11546991B2 (en) 2020-03-11 2023-01-03 Peter C. Salmon Densely packed electronic systems
US12302497B2 (en) 2020-03-11 2025-05-13 Peter C. Salmon Densely packed electronic systems
KR20220042603A (ko) * 2020-09-28 2022-04-05 삼성전기주식회사 인쇄회로기판 및 이를 포함하는 전자부품 패키지
CN113438810A (zh) * 2021-05-18 2021-09-24 深圳市致趣科技有限公司 连接器制作方法、电子设备、连接器及应用
JP2023068775A (ja) * 2021-11-04 2023-05-18 新光電気工業株式会社 金属部品及びセラミック基板
US11445640B1 (en) 2022-02-25 2022-09-13 Peter C. Salmon Water cooled server
US11523543B1 (en) 2022-02-25 2022-12-06 Peter C. Salmon Water cooled server
US12136576B1 (en) 2023-06-22 2024-11-05 Peter C. Salmon Microelectronic module
US12255122B1 (en) 2023-12-13 2025-03-18 Peter C. Salmon Water-cooled electronic system

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6332782B1 (en) * 2000-06-19 2001-12-25 International Business Machines Corporation Spatial transformation interposer for electronic packaging
US20020001179A1 (en) * 1999-05-28 2002-01-03 Earl E. Wentzel Standardized test board for testing custom chips
JP2005311182A (ja) * 2004-04-23 2005-11-04 Shinko Electric Ind Co Ltd 基板及び半導体装置
US6964874B2 (en) * 2001-10-31 2005-11-15 Advanced Micro Devices, Inc. Void formation monitoring in a damascene process
US20060081396A1 (en) * 2004-05-11 2006-04-20 Chi-Hsing Hsu Circuit substrate and method of manufacturing plated through slot thereon
US20080099230A1 (en) 2006-10-30 2008-05-01 Ibiden Co., Ltd. Flex-rigid wiring board and method of manufacturing the same
US20090294165A1 (en) * 2008-05-30 2009-12-03 Delphi Technologies, Inc. Method of manufacturing a printed circuit board
KR20100065689A (ko) * 2008-12-08 2010-06-17 삼성전기주식회사 금속범프를 갖는 인쇄회로기판 및 그 제조방법
JP2012253167A (ja) * 2011-06-02 2012-12-20 Denki Kagaku Kogyo Kk 熱伝導性絶縁シート、金属ベース基板及び回路基板
JP2013135168A (ja) * 2011-12-27 2013-07-08 Ibiden Co Ltd プリント配線板
US20140041907A1 (en) * 2012-08-13 2014-02-13 Samsung Electro-Mechanics Co., Ltd. Core substrate and printed circuit board using the same
KR20140129804A (ko) * 2013-04-30 2014-11-07 삼성전기주식회사 방열기판

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007013239A1 (ja) * 2005-07-27 2007-02-01 Murata Manufacturing Co., Ltd. 積層型電子部品、電子装置および積層型電子部品の製造方法
JP2010537403A (ja) * 2007-08-15 2010-12-02 テッセラ，インコーポレイテッド メッキによって形成されたポストを有する相互接続要素
JP5355380B2 (ja) * 2009-12-25 2013-11-27 新光電気工業株式会社 多層配線基板
JP2012099860A (ja) * 2012-02-06 2012-05-24 Nec Corp 金属ポストを有する配線基板、半導体装置及び半導体装置モジュール
TWI528517B (zh) * 2013-03-26 2016-04-01 威盛電子股份有限公司 線路基板、半導體封裝結構及線路基板製程
JP6131135B2 (ja) * 2013-07-11 2017-05-17 新光電気工業株式会社 配線基板及びその製造方法
JP6316609B2 (ja) * 2014-02-05 2018-04-25 新光電気工業株式会社 配線基板及び半導体装置と配線基板の製造方法及び半導体装置の製造方法
JP6434328B2 (ja) * 2015-02-04 2018-12-05 新光電気工業株式会社 配線基板及び電子部品装置とそれらの製造方法

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020001179A1 (en) * 1999-05-28 2002-01-03 Earl E. Wentzel Standardized test board for testing custom chips
US6332782B1 (en) * 2000-06-19 2001-12-25 International Business Machines Corporation Spatial transformation interposer for electronic packaging
US6964874B2 (en) * 2001-10-31 2005-11-15 Advanced Micro Devices, Inc. Void formation monitoring in a damascene process
JP2005311182A (ja) * 2004-04-23 2005-11-04 Shinko Electric Ind Co Ltd 基板及び半導体装置
US20060081396A1 (en) * 2004-05-11 2006-04-20 Chi-Hsing Hsu Circuit substrate and method of manufacturing plated through slot thereon
US20080099230A1 (en) 2006-10-30 2008-05-01 Ibiden Co., Ltd. Flex-rigid wiring board and method of manufacturing the same
US20090294165A1 (en) * 2008-05-30 2009-12-03 Delphi Technologies, Inc. Method of manufacturing a printed circuit board
KR20100065689A (ko) * 2008-12-08 2010-06-17 삼성전기주식회사 금속범프를 갖는 인쇄회로기판 및 그 제조방법
JP2012253167A (ja) * 2011-06-02 2012-12-20 Denki Kagaku Kogyo Kk 熱伝導性絶縁シート、金属ベース基板及び回路基板
JP2013135168A (ja) * 2011-12-27 2013-07-08 Ibiden Co Ltd プリント配線板
US20140041907A1 (en) * 2012-08-13 2014-02-13 Samsung Electro-Mechanics Co., Ltd. Core substrate and printed circuit board using the same
KR20140129804A (ko) * 2013-04-30 2014-11-07 삼성전기주식회사 방열기판

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190116913A (ko) * 2018-04-05 2019-10-15 신꼬오덴기 고교 가부시키가이샤 배선 기판, 반도체 장치 및 배선 기판의 제조 방법

Also Published As

Publication number Publication date
US10249503B2 (en) 2019-04-02
JP2016208007A (ja) 2016-12-08
JP6711509B2 (ja) 2020-06-17
KR102472945B1 (ko) 2022-12-01
US20160315042A1 (en) 2016-10-27

Similar Documents

Publication Publication Date Title
KR102472945B1 (ko) 인쇄회로기판, 반도체 패키지 및 그 제조방법
KR101601815B1 (ko) 임베디드 기판, 인쇄회로기판 및 그 제조 방법
KR101015704B1 (ko) 칩 내장 인쇄회로기판 및 그 제조방법
KR102333091B1 (ko) 인쇄회로기판 및 인쇄회로기판의 제조 방법
KR20100065691A (ko) 금속범프를 갖는 인쇄회로기판 및 그 제조방법
KR101516072B1 (ko) 반도체 패키지 및 그 제조 방법
KR102186148B1 (ko) 임베디드 기판 및 임베디드 기판의 제조 방법
KR102194718B1 (ko) 임베디드 기판 및 임베디드 기판의 제조 방법
KR102231101B1 (ko) 소자 내장형 인쇄회로기판 및 그 제조방법
KR20160032985A (ko) 패키지 기판, 패키지 기판의 제조 방법 및 이를 포함하는 적층형 패키지
KR20170067481A (ko) 인쇄회로기판, 전자소자 패키지 및 그 제조방법
KR20160086181A (ko) 인쇄회로기판, 패키지 및 그 제조방법
JP5989329B2 (ja) プリント回路基板の製造方法
US9848492B2 (en) Printed circuit board and method of manufacturing the same
KR20140143567A (ko) 반도체 패키지 기판 및 반도체 패키지 기판 제조 방법
KR20150135046A (ko) 패키지 기판, 패키지 기판의 제조 방법 및 이를 포함하는 적층형 패키지
KR102473416B1 (ko) 인쇄회로기판 및 인쇄회로기판의 제조 방법
KR102356810B1 (ko) 전자부품내장형 인쇄회로기판 및 그 제조방법
KR102268388B1 (ko) 인쇄회로기판 및 그 제조방법
US20150156882A1 (en) Printed circuit board, manufacturing method thereof, and semiconductor package
KR102306719B1 (ko) 인쇄회로기판, 그 제조방법, 및 전자부품 모듈
KR20160138754A (ko) 인쇄회로기판, 반도체 패키지 및 그 제조방법
KR102281458B1 (ko) 소자 내장형 인쇄회로기판, 반도체 패키지 및 그 제조방법
KR20150136914A (ko) 인쇄회로기판의 제조방법
KR20160008848A (ko) 패키지 기판, 패키지 기판의 제조 방법 및 이를 이용한 적층형 패키지

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20150423

PG1501 Laying open of application
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20200320

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20150423

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20210914

Patent event code: PE09021S01D

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20220328

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20220830

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20221128

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20221129

End annual number: 3

Start annual number: 1

PG1601 Publication of registration