[go: up one dir, main page]

KR100633852B1 - 캐비티가 형성된 기판 제조 방법 - Google Patents

캐비티가 형성된 기판 제조 방법 Download PDF

Info

Publication number
KR100633852B1
KR100633852B1 KR20050088091A KR20050088091A KR100633852B1 KR 100633852 B1 KR100633852 B1 KR 100633852B1 KR 20050088091 A KR20050088091 A KR 20050088091A KR 20050088091 A KR20050088091 A KR 20050088091A KR 100633852 B1 KR100633852 B1 KR 100633852B1
Authority
KR
South Korea
Prior art keywords
seed layer
cavity
substrate
package
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR20050088091A
Other languages
English (en)
Inventor
정회구
강명삼
박정현
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR20050088091A priority Critical patent/KR100633852B1/ko
Priority to JP2006254991A priority patent/JP4384157B2/ja
Priority to DE200610044368 priority patent/DE102006044368B4/de
Priority to US11/524,403 priority patent/US7562446B2/en
Application granted granted Critical
Publication of KR100633852B1 publication Critical patent/KR100633852B1/ko
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0097—Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4697—Manufacturing multilayer circuits having cavities, e.g. for mounting components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/183—Components mounted in and supported by recessed areas of the printed circuit board
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09536—Buried plated through-holes, i.e. plated through-holes formed in a core before lamination
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01—Tools for processing; Objects used during processing
    • H05K2203/0191—Using tape or non-metallic foil in a process, e.g. during filling of a hole with conductive paste
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06—Lamination
    • H05K2203/063—Lamination of preperforated insulating layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/30—Details of processes not otherwise provided for in H05K2203/01 - H05K2203/17
    • H05K2203/308—Sacrificial means, e.g. for temporarily filling a space for making a via or a cavity or for making rigid-flexible PCBs
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/205—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49128—Assembling formed circuit to base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

(a) 양면에 회로 패턴을 형성하기 위한 시드층(seed layer)의 양면에 제1 드라이 필름을 이용하여 제1 회로 패턴을 형성하는 단계, (b) 시드층의 양면에서 제1 드라이 필름 상에 캐비티가 형성될 영역에서 캐비티가 형성될 두께만큼 제2 드라이 필름을 증착하는 단계, (c) 시드층의 양면에서 캐비티가 형성될 영역을 제외한 영역에 캐비티가 형성될 두께만큼 절연층을 증착하는 단계, (d) 각 절연층 상에 제2 회로 패턴이 형성된 동박 적층 원판을 증착하는 단계, (e) 시드층을 제거한 후 제1 및 제2 드라이 필름을 박리하여 캐비티를 형성하는 단계를 포함하는 캐비티가 형성된 기판 제조 방법이 제시된다. 본 발명에 따른 캐비티가 형성된 기판 제조 방법은 시드층의 양면을 이용하여 캐비티를 가지는 기판을 제조함으로써, 기판 제조 공정의 효율성을 높일 수 있는 효과가 있다.
패키지 온 패키지, 캐비티, 동박 적층 원판, 절연층.

Description

캐비티가 형성된 기판 제조 방법{Method for manufacturing a substrate with cavity}
도 1은 종래 기술에 따른 패키지 온 패키지의 단면도.
도 2는 본 발명의 바람직한 실시예에 따른 패키지 온 패키지의 단면을 개괄적으로 도시한 도면.
도 3은 본 발명의 바람직한 실시예에 따른 패키지 온 패키지의 단면도.
도 4 내지 도 10은 본 발명의 바람직한 실시예에 따른 패키지 온 패키지에 사용되는 캐비티가 형성된 기판 제조 방법을 도시한 도면.
도 11은 본 발명의 바람직한 제1실시예에 따른 캐비티가 형성된 기판 제조에 사용되는 시드층의 단면도.
도 12는 본 발명의 바람직한 제2실시예에 따른 캐비티가 형성된 기판 제조에 사용되는 시드층의 단면도.
도 13은 본 발명의 바람직한 제3실시예에 따른 캐비티가 형성된 기판 제조에 사용되는 시드층의 단면도.
도 14는 본 발명의 바람직한 제4실시예에 따른 캐비티가 형성된 기판 제조에 사용되는 시드층의 단면도.
도 15는 본 발명의 바람직한 제5실시예에 따른 캐비티가 형성된 기판 제조에 사용되는 시드층의 단면도.
도 16은 본 발명의 바람직한 제6실시예에 따른 캐비티가 형성된 기판 제조에 사용되는 시드층의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
310 : 코어층
320 : 내부 회로
330 : 절연층
335 : 이너 비아홀(IVH : Interstitial Via Hole)
340 : 외부 회로
350 : 솔더 레지스트
360 : 본딩 패드
본 발명은 적층형 반도체 패키지 모듈에 관한 것으로, 특히 캐비티가 형성된 기판 제조 방법에 관한 것이다.
전자산업의 발달에 따라 전자 부품의 고기능화, 소형화 요구가 급증하고 있 다. 이러한 추세에 대응하여 현재 반도체 실장 기술은 하나의 기판에 하나의 집적회로를 실장하는 추세에서 하나의 기판에 여러 개의 집적회로들을 실장하는 적층형 반도체 패키지 기술로 진화하고 있다. 또한, 전자 산업의 발달에 따라서 고성능, 고밀도 패키지를 실현하기 위한 방안과 그에 대한 수요가 증가하면서 패키지를 제조하는 여러 방법 중에서 패키지 위에 패키지를 쌓는 패키지 온 패키지(POP : Package on package, 이하 '패키지 온 패키지'라고 지칭함)가 좋은 대안으로 떠오르게 되었다. 패키지 온 패키지를 구현하기 위해서는 전체 패키지의 두께를 최소화하는 것이 현재 극복해야 할 문제 중 하나이다.
도 1은 종래 기술에 따른 패키지 온 패키지의 단면도이다. 도 1을 참조하면, 하층 패키지(110), 상층 패키지(120), 상층 솔더볼(103) 및 하층 솔더볼(140)이 도시되어 있다.
종래의 볼그리드 어레이(BGA) 반도체 패키지에는 기판 몸체가 있고, 그 기판몸체의 내부에는 패턴화된 복수의 도전성 배선들이 내설되어 있다. 기판 몸체의 상면에 복수의 칩패드들이 있으며, 반도체 칩들은 이러한 복수의 칩패드들과 와이어 본딩되어 있다. 또한, 반도체 칩과 금속와이어를 감싸도록 기판몸체 상부의 일정면적을 에폭시(EPOXY) 몰딩화합물로 몰딩한 몰딩부가 형성되어 있다. 또한, 기판의 하면에는 그 기판에 내설된 도전성 배선들의 다른 일단에 각각 연결되도록 복수개의 솔더볼들이 부착되어 있다. 이와 같이 구성된 종래의 볼그리드 어레이 반도체 패키지는 그 구조의 특성상 얇게 적층할 수 없기 때문에 제한된 면적 내에서 고집적화된 메모리모듈을 제작할 수 없는 단점이 있었다.
또한, 종래 패키지 온 패키지의 구조에서 보면 하층에 위치하고 있는 하층 패키지(110)는 2층 구조되어 있으며 집적회로가 기판의 표면에 실장되어 있다. 이때 하층 패키지(110)의 기판은 일반적인 인쇄회로기판을 제작하는 공법으로 제작된다. 점점 고밀도화되는 반도체 패키지 모듈에 위해 현재 복수의 집적회로의 실장이 요구하고 있는 실정이다. 패키지 온 패키지의 전체 높이를 유지하며 하층 패키지(110)의 실장을 늘리기 위해 기존 방식으로는 높이를 맞추기가 어려운 문제점이 있다. 이를 위해 반도체 칩 자체의 두께를 줄이는 방법(die-Thinning)을 통해 높이 문제를 해결하는 것도 하나의 해결 방안이 될 수 있다. 그러나 반도체 칩 자체의 두께를 줄이는 경우 반도체 칩의 장시간 작동 시 발생하는 기능 에러(Funtion-error) 문제가 대두되어 반도체 칩 자체보다는 기판의 두께를 줄여서 패키지 온 패키지의 실장 능력의 향상을 시도하고 있다.
또한, 종래 기술에 따르면, 기판의 두께를 줄이는데 한계가 있으므로, 하층 반도체 패키지에 실장할 수 있는 집적회로의 개수가 제한되는 문제점이 있다. 또한, 반도체 패키지를 기판내에 임베디드 형식으로 내장하기 위해서는 별도의 드릴 공정을 수행하여야 하기 때문에 공정이 복잡하고, 추가적인 비용이 소모되는 문제점이 있다.
또한, 종래 기술에 따르면, 캐비티를 가지는 기판을 제조하는 시드층의 단면만을 이용하여 기판을 제조하였지만, 보다 효율적인 제조 공정을 위해서 시드층의 다면을 이용할 수 있는 기술에 대한 필요성이 대두되고 있다.
본 발명은 기판의 두께를 줄여 복수의 집적회로를 실장할 수 있는 패키지 온 패키지용 기판을 제조하는 캐비티가 형성된 기판 제조 방법을 제공한다.
또한, 본 발명은 집적회로를 캐비티에 실장하여 전체적인 반도체 패키지의 두께를 감소시킬 수 있는 캐비티가 형성된 기판 제조 방법을 제공한다.
또한, 본 발명은 별도의 드릴 공정을 이용하지 않고, 집적회로를 기판에 형성된 캐비티에 실장함으로써, 공정을 단순화할 수 있는 캐비티가 형성된 기판 제조 방법을 제공한다.
또한, 본 발명은 기판에 형성된 캐비티에 집적회로를 수용함으로써, 동일한 수의 집적회로를 탑재하는 패키지의 두께를 상대적으로 작게 할 수 있는 캐비티가 형성된 기판 제조 방법을 제공한다.
또한, 본 발명은 별도의 드릴 공정을 이용하지 않고 캐비티를 형성함으로써 종래의 캐비티 형성 공정보다 마무리 공정이 우수한 캐비티가 형성된 기판 제조 방법을 제공한다.
또한, 본 발명은 패키지 온 패키지의 하층 패키지에 복수의 집적회로를 층별로 실장할 수 있는 캐비티가 형성된 기판 제조 방법을 제공한다.
또한, 본 발명은 3층 이상의 구조를 가지는 패키지 온 패키지용 기판의 두께를 줄일 수 있는 캐비티가 형성된 기판 제조 방법을 제공한다.
또한, 본 발명은 추가적으로 캐비티 형성 공정을 필요로 하지 않기 때문에 추가적인 비용을 감소시킬 수 있는 캐비티가 형성된 기판 제조 방법을 제공한다.
또한, 본 발명은 수정된 세미 어디티브 공정(MSAP)을 이용하여 패턴 플레이팅을 수행함으로써, 미세 회로를 형성할 수 있는 캐비티가 형성된 기판 제조 방법을 제공한다.
또한, 본 발명은 시드층의 양면을 이용하여 캐비티를 가지는 기판을 제조함으로써, 기판 제조 공정의 효율성을 높일 수 있는 캐비티가 형성된 기판 제조 방법을 제공한다.
본 발명의 일 측면에 따르면, (a) 양면에 회로 패턴을 형성하기 위한 시드층(seed layer)의 양면에 제1 드라이 필름을 이용하여 제1 회로 패턴을 형성하는 단계, (b) 시드층의 양면에서 제1 드라이 필름 상에 캐비티가 형성될 영역에서 캐비티가 형성될 두께만큼 제2 드라이 필름을 증착하는 단계, (c) 시드층의 양면에서 캐비티가 형성될 영역을 제외한 영역에 캐비티가 형성될 두께만큼 절연층을 증착하는 단계, (d) 각 절연층 상에 제2 회로 패턴이 형성된 동박 적층 원판을 증착하는 단계, (e) 시드층을 제거한 후 제1 및 제2 드라이 필름을 박리하여 캐비티를 형성하는 단계를 포함하는 캐비티가 형성된 기판 제조 방법을 제시할 수 있다.
또한, 본 발명에 따른 캐비티가 형성된 기판 제조 방법은 형성된 캐비티 내에 소자와 기판을 전기적으로 연결하기 위한 본딩 패드를 전해금도금 또는 무전해금도금으로 증착하는 단계를 더 포함할 수 있다.
여기서, 시드층은 Al 또는 Ni일 수 있다.
또한, 단계 (a)는 (f) 수정된 세미 어디티브 공정(MSAP)을 이용하여 제1 회로 패턴을 형성하는 단계를 더 포함할 수 있다.
여기서, 단계 (b)는 제2 드라이 필름이 증착된 영역을 제외하고 드라이 필름 노광 및 현상 공정을 수행하는 단계를 더 포함할 수 있다.
여기서, 단계 (c)에서 절연층은 프리프레그일 수 있다.
또한, 본 발명에 따른 캐비티가 형성된 기판 제조 방법은 (g) 제1 회로 패턴과 제2 회로 패턴을 전기적으로 연결하기 위한 비아 홀을 형성하는 단계를 더 포함할 수 있다.
여기서, 시드층은 양면 접착제일 수 있다.
또한, 시드층은 리벳을 이용하여 결합된 두 판넬일 수 있다.
또한, 시드층은 두 판넬을 포함하며, 상기 두 판넬은 모서리에서 서로 연결될 수 있다.
또한, 시드층은 두 판넬을 포함하며, 두 판넬은 모서리 및 중간 영역의 일부분에서 서로 연결될 수 있다.
또한, 시드층은 두 판넬을 포함하며, 두 판넬은 중간 영역의 일부분에서 서로 연결될 수 있다.
이하, 본 발명에 따른 캐비티가 형성된 기판 제조 방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 또한, 본 발명의 바람직한 실시예들을 상세히 설명하기에 앞서 일반적인 기판의 제조 방법에 대해서 먼저 설명하기로 한다. 여기서는, 다층 기판의 제조 방법을 중심으로 설명하지만, 본 발명은 다층 기판의 제조 방법에 국한되지 않는다.
먼저, 코어층 외부에 내부 회로 패턴을 형성한다. 여기서, 제품 사양에 맞는 내층 원자재를 절단하고, 드라이 필름(dry film) 및 작업용 필름(working film)을 이용하여 미리 설정된 내부 회로 패턴을 형성한다. 여기서, 내부층을 스크러빙(scrubbing, 정면)하고, 내층 사진 인쇄막을 도포하며, 내층 노광/현상 공정이 수행될 수 있다.
이후, 회로 패턴이 형성된 내층을 외층과 접착시키기 전에 접착력 강화처리를 하는 공정(Brown(Black) Oxide)을 수행한다. 즉, 화학적인 방법을 사용하여 동박의 표면을 산화 시켜서 표면에 조도를 강화하여 적층에서의 접착이 잘되도록 표면처리를 하는 공정을 수행한다. 이후, 내층 기판과 프리프레그(prepreg)를 적층함으로써, 예비 적층 및 적층 공정을 수행한다.
이후, 적층된 내층 기판과 프리프레그를 진공 가압(vacuum press)한다. 여기서, 진공 가압 대신 고온에서 일정 기간 압력을 가하는 hot press 및 고온의 작업을 수행한 기판에 대해 cool press를 할 수도 있다.
판넬의 모서리 등으로부터 레진 및 동박 등을 다듬어 주는 트리밍(trimming) 공정을 수행하고, 드릴링(drilling) 공정을 위해 기준점, 즉, 내층 회 로상의 기준점(target guide mark)에 홀을 가공하는 X-Ray 타겟 드릴 공정을 수행한다.
이후, 기판의 각 층간 전기 전도를 위해서 홀 가공을 하는 드릴 공정을 수행한다. 여기서, 드릴 공정은 CNC(Computer Numerical Control) 방식으로 기판상에 필요한 홀을 가공하는 공정이 될 수 있다.
이후, 외층(outer layer)에 대해서 회로 패턴을 형성할 드라이 필름과 작업용 필름을 도포하고, 소정의 세기와 시간동안 광을 조사하여 외층 노광 작업을 수행하고, 조사되지 않은 부분을 현상하는 에칭 공정을 수행한다. 외층 검사 및 스케일 측정 후 솔더 레지스트 노광 필름을 설계 및 제조한다. 이후, 브러쉬 연마와 같이 솔더 레지스트 잉크가 기판과 잘 밀착되도록 동벽면에 조도를 형성시키는 등의 솔더 레지스트 공정에 대한 전처리 공정을 수행한다. 이후, 솔더 레지스트를 도포하고, 전 단계에서 적응적으로 설계된 솔더 레지스트 노광 필름을 이용하여 솔더 레지스트 노광 공정을 수행하고, 솔더 레지스트 잉크를 제거하는 현상 공정을 수행하며, 표면처리, 전기/최종 검사를 포함하는 다양한 후공정이 수행된다.
도 2는 본 발명의 바람직한 실시예에 따른 패키지 온 패키지를 구성하는 반도체 패키지의 단면을 개괄적으로 도시한 도면이다. 도 2를 참조하면, 본 발명에 따른 반도체 패키지는 코어층(210), 도전성 배선(220), 금속 패드(230), 집적회로(240), 금속 와이어(250), 몰딩부(260) 및 솔더볼(270)을 포함한다.
본 발명에 따르면, 반도체 패키지의 두께를 감소시키기 위해서 적어도 하나 의 집적회로(240)가 기판에 형성된 캐비티에 수용되어 위치한다. 즉, 패키지 온 패키지에 있어서, 전체 반도체 패키지의 두께를 감소시키기 위해서 코어층(210)의 상부에 절연층을 이용하여 캐비티를 형성하고, 형성된 캐비티에 집적회로(240)를 넣는다. 이후 집적회로(240)를 도전성 배선(220) 및 금속 패드(230)에 금속 와이어(250)를 이용하여 전기적으로 접속시킨다. 이후 에폭시 수지와 같은 보호 물질을 이용하여 집적회로(240)의 주위 및 상부에 몰딩부(260)를 형성한다.
도 3은 본 발명의 바람직한 실시예에 따른 패키지 온 패키지의 단면도이다. 도 3을 참조하면, 본 발명에 따른 기판은 코어층(310), 내부 회로(320), 절연층(330), 이너 비아홀(IVH : Interstitial Via Hole)(335), 외부 회로(340), 솔더 레지스트(350) 및 본딩 패드(360)를 포함할 수 있다.
코어층(310)은 내부 회로(320)가 형성된 동박 적층 원판일 수 있고, 절연층(330)은 프리프레그(PPG) 또는 레진코팅동박(RCC : Resin Coated Copper Foil)과 같은 절연 물질로 구성될 수 있다.
내부 회로(320)와 외부 회로(340)는 이너 비아홀(IVH : Interstitial Via Hole)(335) 또는 블라인드 비아홀(BVH : Blind Via Hole)에 의해 서로 전기적으로 연결될 수 있다. 여기서, 플레티드 스루홀(PTH : Plated Through Hole)(미도시)에 의해 내부 회로(320)와 외부 회로(340)간에 전기적으로 접속될 수도 있다.
본딩 패드(360)는 캐비티에 수용되어 기판에 접속될 반도체 칩과 기판을 서로 연결하기 위한 역할을 하며, 이경우 반도체 칩과 기판은 서로 플립칩 본딩 또는 와이어 본딩에 의해 접속될 수 있다.
도 4 내지 도 10은 본 발명의 바람직한 실시예에 따른 패키지 온 패키지에 사용되는 캐비티가 형성된 기판 제조 방법을 도시한 도면이다.
도 4 및 도 5를 참조하면, 절연층의 회로를 만들기 위해 시드층(seed layer)(410)에 드라이 필름(또는 제1 드라이 필름)(420(1), 420(2))을 도포하고, 소정의 회로 패턴(또는 제1 회로 패턴)(340(1), 340(2))을 형성한다. 여기서, 시드층(seed layer)(410)은 Al또는 Ni일 될 수 있다. 여기서, 캐비티가 형성될 영역(a)는 미리 설정된다. 회로 패턴을 형성한 후 수정된 세미 어디티브 공정(MSAP : Modified semi additive Process)을 통해 패턴 플레이팅(pattern plating)을 해준다.
여기서, 세미 어디티브 공정은 시드층(seed layer)이 없는 원자재를 사용하여 무전해 도금을 통해 동(Cu) 시드층을 형성한 후 회로 패턴을 형성하는 공법이다. 즉, 세미 어디티브법은 동 클래드적층판의 바깥층에 위치하는 동박의 표면에, 도금레지스트(plating resist)를 사용하고, 노광(露光), 현상(現像)의 프로세스를 거쳐서, 회로를 형성하는 부위의 도금레지스트를 박리제거하여 바깥층 동박의 표면을 노출시키며, 회로를 형성하지 않는 부위의 도금레지스트만을 바깥층 동박 상에 잔류시킨다. 그리고, 그 표면에 동도금함으로써, 도금레지스트를 박리제거하여 노출된 바깥층 동박의 표면에 동도금 회로층을 형성하여, 회로형상을 형성한다. 도금이 종료되면, 잔류되어 있는 도금레지스트를 박리하여, 형성한 회로 사이의 바닥부 에 존재하고 있는 동박을, 플러시 에칭(flush etching)에 의해 용해 제거하여, 프린트 배선판을 완성한다. 이렇게 하여, 화인 피치회로를 형성한 프린트배선판을 시장에 공급하는 것이 가능하다. 또한, 동박층을 플러시 에칭으로 제거하고자 할 때에, 동도금 회로층의 상단 에지(edge)부도 동시에 침식되어, 최종제품인 프린트배선판의 회로형상이 악화되고, 회로의 단면형상의 어스펙트비가 악화되는 것을 회피하기 위해 다음과 같은 공정도 수행할 수 있다. 즉, 이러한 문제점을 해결하기 위해서, 세미 어디티브(semi-additive)법으로 프린트배선판을 제조하기 위한 동도금 회로층을 구비한 동도금 회로층이 부착된 동 클래드적층판은 특정한 에칭액을 사용한 경우에 동도금 회로층을 구성하는 석출동의 용해속도(Vsp)와 바깥층 동박층을 구성하는 동의 용해속도(Vsc)의 비인 Rv 값 = (Vsc / Vsp) 이 1.0 이상으로 되는 관계를 만족하는 동도금 회로층과 바깥층 동박층을 포함할 수도 있다. 또한, 수정된 세미 어디티브 공정(MSAP)은 처음부터 동(Cu)이 적층된 상태에서, 즉, 시드층(seed layer)이 있는 원자재를 사용하여 회로 패턴을 형성하는 공법이다. 이후 공정은 상술한 세미 어디티브 공정과 같다. 본 발명은 시드층으로 니켈(Ni) 또는 알루미늄(Al)을 사용할 수 있다. 따라서, 시드층과 회로 배선의 재료가 서로 다르므로, 시드층을 선택적을 식각할 수 있는 효과가 있다.
도 6을 참조하면, 패턴 플레이팅(pattern plating) 후 패턴 플레이팅(pattern plating) 시 사용된 드라이 필름 보다 두꺼운(형성될 캐비티 높이에 상응하는 두께) 드라이 필름(또는 제2 드라이 필름)(610(1), 610(2))을 라미네이트(laminate) 한 후 캐비티가 형성될 영역(a)만 남겨 놓고 나머지 부분은 현상한다.
도 7을 참조하면, 절연층(710(1), 710(2))을 형성 시키기 위해 캐비티가 형성될 영역(a)에 도포된 드라이 필름(610(1), 610(2))의 높이만큼 프리프레그 또는 본딩 시트(bonding sheet)를 증착하여 예비 레이업(lay up)을 해준다. 이때 도금된 패턴과 절연층(710(1), 710(2))의 접착력을 높이기 위해 전처리를 해줄 수 있다.
도 8을 참조하면, 소정의 회로 패턴(또는 제2 회로 패턴)(320)이 형성된 동박 적층 원판(310)을 각각의 절연층(710(1), 710(2))에 증착한다. 여기서, 증착된 동박 적층 원판(310)은 절연층(710(1), 710(2))과 제1 및 제2 드라이 필름(610(1), 610(2), 420(1), 420(2)) 상에 증착된다. 즉, 제1 및 제2 드라이 필름(610(1), 610(2), 420(1), 420(2))을 게재하여 시드층(410)과 결합하도록 제2 회로 패턴이 형성된 동박 적층 원판을 증착한다. 여기서, 이너 비아홀(IVH)(335)에서 절연층(710(1), 710(2))이 흘러 나오는 것을 막기 위해 플러깅(plugging) 작업 후 절연층(710(1), 710(2))에 제2 회로 패턴이 형성된 동박 적층 원판을 적층한다.
도 9를 참조하면, 소정의 회로 패턴(또는 제2 회로 패턴)(320)이 형성된 동박 적층 원판(310)을 각각의 절연층(710(1), 710(2))에 증착한 후 시드층(seed layer)(410) 역할을 했던 Al또는 Ni을 에칭액을 이용하여 에칭 시킨 후 드라이 필름을 박리함으로써 캐비티를 형성한다. 여기서, 드라이 필름은 염기용액(NaOH)을 이용해서 박리할 수 있다. 따라서 하나의 시드층(seed layer)(410)을 제거함으로써 시드층(seed layer)(410)의 양면에 적층된 두 개의 기판을 제조할 수 있다.
도 10을 참조하면, 적층을 완료한 후 상층 및 하층(제1 회로 패턴 및 제2 회로 패턴)을 전기적으로 연결시켜주기 위해 레이저 드릴(laser drill)을 이용하여 블라인드 비아홀(BVH : Blind Via Hole)을 형성한다. 이후 전기적 도통을 위해 도금을 한다. 이후 회로의 보호를 위해 포토 레지스터 공정을 수행할 수 있다. 또한, 무전해금 도금 또는 전해금도금으로 본딩 패드(360)를 형성함으로써, 기판 제작을 완료한다.
이상에서 캐비티가 형성된 기판 제조 방법을 일반적으로 도시한 공정 단면도를 설명하였으며, 이하에서는 첨부 도면을 참조하여, 본 발명에 따른 캐비티가 형성된 기판 제조 방법을 구체적인 실시예를 기준으로 설명하기로 한다. 본 발명에 따른 실시예는 캐비티가 형성된 기판 제조에 사용되는 시드층의 형상에 따라 크게 6가지로 구분되는데, 이하에서 차례대로 설명한다.
도 11은 본 발명의 바람직한 제1실시예에 따른 캐비티가 형성된 기판 제조에 사용되는 시드층의 단면도이다. 도 11을 참조하면, 제1 시드층(1110), 양면 접착제(1120) 및 제2 시드층(1130)이 도시되어 있다. 여기서, 제1 시드층(1110)과 제2 시드층(1130)은 판넬로 통칭될 수 있으며, 이하 같다.
제1 시드층(1110)과 제2 시드층(1130)은 양면 접착제(1120)에 의해 서로 결합되어 있다. 제1 시드층(1110)과 제2 시드층(1130)에 본 발명에 따른 캐비티가 형성된 기판을 증착한 후 양면 접착제(1120)로 결합된 제1 시드층(1110)과 제2 시드층(1130)을 분리한다. 이후 제1 시드층(1110)과 제2 시드층(1130)을 각각 에칭함으로써 본 발명에 따른 캐비티를 형성할 수 있다.
도 12는 본 발명의 바람직한 제2실시예에 따른 캐비티가 형성된 기판 제조에 사용되는 시드층의 단면도이다. 도 12를 참조하면, 제1 시드층(1210), 제2 시드층(1220), 리벳(1230) 및 리벳 간격(1240)이 도시되어 있다.
제1 시드층(1210)과 제2 시드층(1220)은 리벳(1230)에 의해 서로 결합되어 있다. 제1 시드층(1210)과 제2 시드층(1220)에 본 발명에 따른 캐비티가 형성된 기판을 증착한 후 리벳(1230)을 제거하여 제1 시드층(1210)과 제2 시드층(1220)을 서로 분리한다. 이후 제1 시드층(1210)과 제2 시드층(1220)을 각각 에칭함으로써 본 발명에 따른 캐비티를 형성할 수 있다. 여기서, 리벳(1230)은 판넬과 같은 종류의 자재를 사용할 수 있다. 이 경우 리벳(1230)이 에칭에 의해 녹게 되면 두 판넬의 계면은 그대로 에칭액에 들어가게 되어 쉽게 분리를 시킬 수 있다. 이때 사용되는 판넬은 기판 사이즈 보다 큰 판넬을 사용하거나 같은 사이즈의 경우 테두리 부분에 리벳(1230) 형성 부분의 여유를 둘 수 있다.
도 13은 본 발명의 바람직한 제3실시예에 따른 캐비티가 형성된 기판 제조에 사용되는 시드층의 단면도이다. 도 13를 참조하면, 제1 시드층(1310), 제2 시드층(1320) 및 모서리 결합부(1330, 1340)가 도시되어 있다.
제1 시드층(1310)과 제2 시드층(1320)은 모서리 결합부(1330, 1340)에 의해 서로 결합되어 있다. 제1 시드층(1310)과 제2 시드층(1320)에 본 발명에 따른 캐비티가 형성된 기판을 증착한 후 모서리 결합부(1330, 1340)를 에칭함으로써, 제1 시드층(1310)과 제2 시드층(1320)을 서로 분리한다. 이후 제1 시드층(1310)과 제2 시드층(1320)을 각각 에칭함으로써 본 발명에 따른 캐비티를 형성할 수 있다. 이 경 우 모서리 결합부(1330, 1340)를 가공한 후 제1 시드층(1310)과 제2 시드층(1320)에 대한 에칭을 용이하게 수행할 수 있다. 여기서, 모서리 결합부(1330, 1340)는 판넬과 같은 종류의 자재를 사용할 수 있다. 이 경우 리벳(1230)이 에칭에 의해 녹게 되면 두 판넬의 계면은 그대로 에칭액에 들어가게 되어 쉽게 분리를 시킬 수 있다.
도 14는 본 발명의 바람직한 제4실시예에 따른 캐비티가 형성된 기판 제조에 사용되는 시드층의 단면도이다. 도 14를 참조하면, 제1 시드층(1410), 제2 시드층(1420), 모서리 결합부(1430, 1460) 및 중간 영역의 일부분 결합부(또는 내부 결합부)(1440, 1450)이 도시되어 있다.
제1 시드층(1410)과 제2 시드층(1420)은 모서리 결합부(1430, 1460)와 중간 영역의 일부분 결합부(1440, 1450)에 의해 서로 결합되어 있다. 제1 시드층(1410)과 제2 시드층(1420)에 본 발명에 따른 캐비티가 형성된 기판을 증착한 후 모서리 결합부(1430, 1460)와 중간 영역의 일부분 결합부(1440, 1450)를 에칭함으로써, 제1 시드층(1410)과 제2 시드층(1420)을 서로 분리한다. 이후 제1 시드층(1410)과 제2 시드층(1420)을 각각 에칭함으로써 본 발명에 따른 캐비티를 형성할 수 있다. 이 경우 내부 공간이 비어 있음에 따라 제3 실시예에서 발생할 수 있는 휨현상(warpage)을 최소할 수 있는 장점이 있다.
도 15는 본 발명의 바람직한 제5실시예에 따른 캐비티가 형성된 기판 제조 에 사용되는 시드층의 단면도이다. 도 15를 참조하면, 제1 시드층(1510), 제2 시드층(1520) 및 중간 영역의 일부분 결합부(또는 내부 결합부)(1530, 1540)이 도시되어 있다.
제1 시드층(1510)과 제2 시드층(1520)은 중간 영역의 일부분 결합부(1530, 1540)에 의해 서로 결합되어 있다. 제1 시드층(1510)과 제2 시드층(1520)에 본 발명에 따른 캐비티가 형성된 기판을 증착한 후 중간 영역의 일부분 결합부(1530, 1540)를 에칭함으로써, 제1 시드층(1510)과 제2 시드층(1520)을 서로 분리한다. 이후 제1 시드층(1510)과 제2 시드층(1520)을 각각 에칭함으로써 본 발명에 따른 캐비티를 형성할 수 있다. 이 경우, 테두리 부분을 테이핑(내부 도금을 막기 위해)을 통해 보호 해준 후 쉽게 에칭이 가능하며 테두리 가공(절단)이 필요 없고, 적층 시 내부 연결 부분에 의해 휨현상을 막을 수 있다.
도 16은 본 발명의 바람직한 제6실시예에 따른 캐비티가 형성된 기판 제조에 사용되는 시드층의 단면도이다. 도 16를 참조하면, 제1 시드층(1610), 제2 시드층(1620) 및 중간 영역의 일부분 결합부(또는 내부 결합부)(1630)이 도시되어 있다.
제1 시드층(1610)과 제2 시드층(1620)은 중간 영역의 일부분 결합부(1630)에 의해 서로 결합되어 있다. 제1 시드층(1610)과 제2 시드층(1620)에 본 발명에 따른 캐비티가 형성된 기판을 증착한 후 중간 영역의 일부분 결합부(1630)를 에칭함으로써, 제1 시드층(1610)과 제2 시드층(1620)을 서로 분리한다. 이후 제1 시드 층(1610)과 제2 시드층(1620)을 각각 에칭함으로써 본 발명에 따른 캐비티를 형성할 수 있다. 이 경우, 상술한 제5 실시예에 비해 연결 부위를 크게 하여 진행하여 휨현상을 최소화 시킬 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.
상술한 바와 같이 본 발명에 따른 캐비티가 형성된 기판 제조 방법은 패키지 온 패키지에서 기판의 두께를 줄여 복수의 집적회로를 실장할 수 있는 효과가 있다.
또한, 본 발명에 따른 캐비티가 형성된 기판 제조 방법은 집적회로를 캐비티에 실장하여 전체적인 반도체 패키지의 두께를 감소시킬 수 있는 효과가 있다.
또한, 본 발명에 따른 캐비티가 형성된 기판 제조 방법은 별도의 드릴 공정을 이용하지 않고, 캐비티를 형성된 기판에서 집적회로를 캐비티에 실장함으로써, 공정을 단순화할 수 있는 효과가 있다.
또한, 본 발명에 따른 캐비티가 형성된 기판 제조 방법은 기판에 형성된 캐비티에 집적회로를 수용함으로써, 동일한 수의 집적회로를 탑재하는 패키지의 두께를 작게 할 수 있는 효과가 있다.
또한, 본 발명에 따른 캐비티가 형성된 기판 제조 방법은 별도의 드릴 공정 을 이용하지 않고 캐비티를 형성함으로써 종래의 캐비티 형성 공정보다 마무리 공정이 우수한 효과가 있다.
또한, 본 발명에 따른 캐비티가 형성된 기판 제조 방법은 패키지 온 패키지의 하층 패키지에 복수의 집적회로를 층별로 실장할 수 있는 효과가 있다.
또한, 본 발명에 따른 캐비티가 형성된 기판 제조 방법은 3층 이상의 구조를 가지는 패키지 온 패키지용 기판의 두께를 줄일 수 있는 효과가 있다.
또한, 본 발명에 따른 캐비티가 형성된 기판 제조 방법은 추가적으로 캐비티 형성 공정을 필요로 하지 않기 때문에 추가적인 비용을 감소시킬 수 있는 효과가 있다.
또한, 본 발명에 따른 캐비티가 형성된 기판 제조 방법은 수정된 세미 어디티브 공정(MSAP)을 이용하여 패턴 플레이팅을 수행함으로써, 미세 회로를 형성할 수 있는 효과가 있다.
또한, 본 발명에 따른 캐비티가 형성된 기판 제조 방법은 시드층의 양면을 이용하여 캐비티를 가지는 기판을 제조함으로써, 기판 제조 공정의 효율성을 높일 수 있는 효과가 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자라면 하기의 특허 청구 범위에 기재된 본 발명 및 그 균등물의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (12)

  1. (a) 양면에 회로 패턴을 형성하기 위한 시드층(seed layer)의 양면에 제1 드라이 필름을 이용하여 제1 회로 패턴을 형성하는 단계;
    (b) 상기 시드층의 양면에서 상기 제1 드라이 필름 상에 캐비티가 형성될 영역에서 캐비티가 형성될 두께만큼 제2 드라이 필름을 증착하는 단계;
    (c) 상기 시드층의 양면에서 상기 캐비티가 형성될 영역을 제외한 영역에 상기 캐비티가 형성될 두께만큼 절연층을 증착하는 단계;
    (d) 상기 각 절연층 상에 제2 회로 패턴이 형성된 동박 적층 원판을 증착하는 단계; 및
    (e) 상기 시드층을 제거한 후 상기 제1 및 제2 드라이 필름을 박리하여 캐비티를 형성하는 단계를 포함하는 캐비티가 형성된 기판 제조 방법.
  2. 제1항에 있어서,
    상기 형성된 캐비티 내에 소자와 상기 기판을 전기적으로 연결하기 위한 본딩 패드를 전해금도금 또는 무전해금도금으로 증착하는 단계를 더 포함하는 것을 특징으로 하는 캐비티가 형성된 기판 제조 방법.
  3. 제1항에 있어서,
    상기 시드층은 Al 또는 Ni인 것을 특징으로 하는 캐비티가 형성된 기판 제조 방법.
  4. 제1항에 있어서,
    상기 단계 (a)는
    (f) 수정된 세미 어디티브 공정(MSAP)을 이용하여 제1 회로 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 캐비티가 형성된 기판 제조 방법.
  5. 제1항에 있어서,
    상기 단계 (b)는
    상기 제2 드라이 필름이 증착된 영역을 제외하고 드라이 필름 노광 및 현상 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 캐비티가 형성된 기판 제조 방법.
  6. 제1항에 있어서,
    상기 단계 (c)에서
    상기 절연층은 프리프레그인 것을 특징으로 하는 캐비티가 형성된 기판 제조 방법.
  7. 제1항에 있어서,
    (g) 상기 제1 회로 패턴과 상기 제2 회로 패턴을 전기적으로 연결하기 위한 비아 홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 캐비티가 형성된 기판 제조 방법.
  8. 제1항에 있어서,
    상기 시드층은 양면 접착제인 것을 특징으로 하는 캐비티가 형성된 기판 제조 방법.
  9. 제1항에 있어서,
    상기 시드층은 리벳을 이용하여 결합된 두 판넬인 것을 특징으로 하는 캐비티가 형성된 기판 제조 방법.
  10. 제1항에 있어서,
    상기 시드층은 두 판넬을 포함하며, 상기 두 판넬은 모서리에서 서로 연결되는 것을 특징으로 하는 캐비티가 형성된 기판 제조 방법.
  11. 제1항에 있어서,
    상기 시드층은 두 판넬을 포함하며, 상기 두 판넬은 모서리 및 중간 영역의 일부분에서 서로 연결되는 것을 특징으로 하는 캐비티가 형성된 기판 제조 방법.
  12. 제1항에 있어서,
    상기 시드층은 두 판넬을 포함하며, 상기 두 판넬은 중간 영역의 일부분에서 서로 연결되는 것을 특징으로 하는 캐비티가 형성된 기판 제조 방법.
KR20050088091A 2005-09-22 2005-09-22 캐비티가 형성된 기판 제조 방법 Expired - Fee Related KR100633852B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR20050088091A KR100633852B1 (ko) 2005-09-22 2005-09-22 캐비티가 형성된 기판 제조 방법
JP2006254991A JP4384157B2 (ja) 2005-09-22 2006-09-20 キャビティを備えた基板の製造方法
DE200610044368 DE102006044368B4 (de) 2005-09-22 2006-09-20 Verfahren zum Herstellen eines Substrats mit einem Hohlraum
US11/524,403 US7562446B2 (en) 2005-09-22 2006-09-21 Method for manufacturing substrate with cavity

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20050088091A KR100633852B1 (ko) 2005-09-22 2005-09-22 캐비티가 형성된 기판 제조 방법

Publications (1)

Publication Number Publication Date
KR100633852B1 true KR100633852B1 (ko) 2006-10-16

Family

ID=37626173

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20050088091A Expired - Fee Related KR100633852B1 (ko) 2005-09-22 2005-09-22 캐비티가 형성된 기판 제조 방법

Country Status (4)

Country Link
US (1) US7562446B2 (ko)
JP (1) JP4384157B2 (ko)
KR (1) KR100633852B1 (ko)
DE (1) DE102006044368B4 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10342135B2 (en) 2013-04-09 2019-07-02 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and manufacturing method thereof, and semiconductor package including the printed circuit board

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100633855B1 (ko) * 2005-09-22 2006-10-16 삼성전기주식회사 캐비티가 형성된 기판 제조 방법
CN102281725B (zh) * 2010-06-10 2013-03-20 富葵精密组件(深圳)有限公司 电路板的制作方法
JP2012204631A (ja) 2011-03-25 2012-10-22 Fujitsu Semiconductor Ltd 半導体装置、半導体装置の製造方法及び電子装置
US20140027163A1 (en) * 2012-07-30 2014-01-30 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method for manufacturing the same
JP6381997B2 (ja) 2014-06-30 2018-08-29 京セラ株式会社 印刷配線板の製造方法
JP6778667B2 (ja) * 2017-08-30 2020-11-04 京セラ株式会社 印刷配線板およびその製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11135560A (ja) 1997-10-27 1999-05-21 Nec Corp 樹脂封止型ボールグリッドアレイｉｃパッケージ及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5116440A (en) * 1989-08-09 1992-05-26 Risho Kogyo Co., Ltd. Process for manufacturing multilayer printed wiring board
US5505321A (en) * 1994-12-05 1996-04-09 Teledyne Industries, Inc. Fabrication multilayer combined rigid/flex printed circuit board
US5495665A (en) * 1994-11-04 1996-03-05 International Business Machines Corporation Process for providing a landless via connection
JP3522177B2 (ja) * 2000-02-21 2004-04-26 株式会社三井ハイテック 半導体装置の製造方法
JP4331910B2 (ja) * 2000-03-09 2009-09-16 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法及びリードフレーム及びその製造方法及びリードフレームを用いた半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11135560A (ja) 1997-10-27 1999-05-21 Nec Corp 樹脂封止型ボールグリッドアレイｉｃパッケージ及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10342135B2 (en) 2013-04-09 2019-07-02 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and manufacturing method thereof, and semiconductor package including the printed circuit board

Also Published As

Publication number Publication date
DE102006044368B4 (de) 2009-11-26
JP2007088476A (ja) 2007-04-05
US20070065988A1 (en) 2007-03-22
JP4384157B2 (ja) 2009-12-16
US7562446B2 (en) 2009-07-21
DE102006044368A1 (de) 2007-04-12

Similar Documents

Publication Publication Date Title
KR100659510B1 (ko) 캐비티가 형성된 기판 제조 방법
JP5101542B2 (ja) チップ内蔵印刷回路基板及びその製造方法
JP5461323B2 (ja) 半導体パッケージ基板の製造方法
KR100685177B1 (ko) 보드 온 칩 패키지 및 그 제조 방법
US7227250B2 (en) Ball grid array substrate having window and method of fabricating same
JP2004256908A (ja) メッキ引込線なしにメッキされるパッケージ基板およびその製造方法
JP4397915B2 (ja) キャビティを備えた基板製造方法
JP4648277B2 (ja) キャビティを備えた基板の製造方法
JP4384157B2 (ja) キャビティを備えた基板の製造方法
KR100677184B1 (ko) 캐비티가 형성된 기판 제조 방법
US6582616B2 (en) Method for preparing ball grid array board
US20070281390A1 (en) Manufacturing method of a package substrate
KR100547349B1 (ko) 반도체 패키지 기판 및 그 제조 방법
KR100694668B1 (ko) 도금 인입선 없는 패키지 기판 제조방법
KR20060132182A (ko) 적층 패키지용 인쇄회로기판의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20050922

PA0201 Request for examination
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20060919

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20061004

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20061009

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20090929

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20100930

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20110930

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20120928

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20120928

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20130916

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20130916

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20141001

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20141001

Start annual number: 9

End annual number: 9

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20160909