KR101462397B1 - 접합 웨이퍼의 제조 방법 - Google Patents

Abstract

본 발명은, 가스 이온의 주입에 의해 형성된 미소 기포층을 가지는 본드 웨이퍼와 지지 기판이 되는 베이스 웨이퍼를 접합하고, 상기 미소 기포층을 경계로 하여 본드 웨이퍼를 박리하여 베이스 웨이퍼 상에 박막을 형성하는 이온 주입 박리법에 따라 접합 웨이퍼를 제조하는 방법에 있어서, 본드 웨이퍼를 박리한 후의 접합 웨이퍼를 오존수로 세정한 후, 수소 함유 분위기 하에 RTA 처리를 행하고, 이어서, 산화성 가스 분위기 하에 열처리를 행해 상기 접합 웨이퍼의 표층에 열산화막을 형성한 후, 그 열산화막을 제거하고, 그 후, 비산화성 가스 분위기 하에 열처리 한다. 이에 따라, 이온 주입 박리법을 이용한 접합 웨이퍼의 제조 방법으로서, 이온 주입에 의한 데미지를 제거함과 함께, 박리 후의 접합 웨이퍼의 표면의 면 거칠기를 떨어뜨리지 않고 오목형상 결함의 발생이 억제된 접합 웨이퍼의 제조 방법이 제공된다.

Description

접합 웨이퍼의 제조 방법{BONDED WAFER MANUFACTURING METHOD}

본 발명은, 이온 주입한 웨이퍼를 결합 후에 박리하여 접합 웨이퍼를 제조하는, 이른바 이온 주입 박리법을 이용한 접합 웨이퍼의 제조 방법에 관한 것으로서, 특히, 박리 후의 접합 웨이퍼 표면의 박막에 잔류하는 데미지층 등을 제거할 수 있는 접합 웨이퍼의 제조 방법에 관한 것이다.

종래부터, 이온 주입한 웨이퍼를 결합 후에 박리하여 접합 웨이퍼를 제조하는 방법(이른바, 이온 주입 박리법)이 알려져 있으며, 이 접합 웨이퍼의 제조 방법을 이용하여, 예를 들어 SOI(Silicon On Insulator) 웨이퍼 등이 제조되고 있다.

이 방법은, 예를 들면, SOI 웨이퍼를 제작하는 경우, 2매의 실리콘 웨이퍼 중 적어도 한쪽에 산화막을 형성함과 함께, 한쪽 실리콘 웨이퍼의 상면으로부터 수소 이온 또는 희가스 이온을 주입하여 그 웨이퍼 내부에 미소 기포층(봉입층)을 형성시킨 후, 그 이온을 주입한 쪽 면에 산화막을 개재하여 다른쪽 실리콘 웨이퍼와 밀착시키고, 그 후 열처리(박리 열처리)를 가해 미소 기포층을 벽개면(劈開面)으로 하여 한쪽 웨이퍼를 박막 형상으로 박리해 SOI 웨이퍼로 하는 기술(일본특허공개 평 5-211128호 공보)이다.

이러한 종래의 이온 주입 박리법에 따른 박막 형상의 SOI층에 있어서는, 이온 주입에 의한 데미지가 잔류해 있으며, 이 잔류한 데미지는 디바이스 특성 등에 영향을 주게 된다. 따라서, 이를 제거하기 위해, 박리 후의 SOI층 표면을 이른바 희생 산화 처리하여 이온 주입에 의한 데미지층을 제거하는 등, 박리 후의 SOI층에 처리를 실시함으로써 그 개선을 도모해 왔다.

그러나, 박리 후의 접합 웨이퍼 표면의 박막(SOI 웨이퍼의 SOI층 등)에 대해, 희생 산화 처리 등 종래의 처리를 실시한 것을 본 발명자들이 조사하여, 이 박막의 표면을 AFM(Atomic Force Microscope) 측정한 결과, 직경 0.5~2㎛, 깊이 1~4㎚의 리세스(recess, 窪)(이하, 오목(凹)형상 결함이라 함)가 존재한다는 것을 알게 되었다. 이와 같은 오목형상 결함이 존재하면, 향후의 최첨단 디바이스의 특성에 악영향을 미치게 된다.

본 발명은, 이러한 문제점을 감안하여 이루어진 것으로, 이온 주입 박리법을 이용하여 제작하는 접합 웨이퍼의 제조 방법으로서, 이온 주입에 의한 데미지를 제거할 수 있음과 함께, 박리 후의 접합 웨이퍼의 박막의 표면에 있어서 면 거칠기를 떨어뜨리지 않고 오목형상 결함의 발생이 억제된 접합 웨이퍼의 제조 방법을 제공하는 것을 목적으로 한다.

상기 과제를 해결하기 위해, 본 발명에서는, 적어도, 가스 이온의 주입에 의해 형성된 미소 기포층을 가지는 본드 웨이퍼와 지지 기판이 되는 베이스 웨이퍼를 접합하고, 상기 미소 기포층을 경계로 하여 본드 웨이퍼를 박리하여 베이스 웨이퍼 상에 박막을 형성하는 이온 주입 박리법에 따라 접합 웨이퍼를 제조하는 방법에 있어서, 상기 본드 웨이퍼를 박리한 후의 접합 웨이퍼를, 오존수로 세정하는 제1공정을 행하고 나서, 수소 함유 분위기 하에 RTA 처리하는 제2공정을 행하고, 이어서, 산화성 가스 분위기 하에 열처리를 행해 상기 접합 웨이퍼의 표층에 열산화막을 형성한 후, 그 열산화막을 제거하는 제3공정을 행하고, 그 후, 비산화성 가스 분위기 하에 열처리하는 제4공정을 행하는 것을 특징으로 하는 접합 웨이퍼의 제조 방법을 제공한다.

이처럼, 박리 후의 접합 웨이퍼의 표면을 오존수로 세정하면, 박리한 후의 박막의 표면에 약 1㎚ 정도의 산화막이 형성된다. 이 산화막은, 열산화막처럼 전체면에 걸쳐 균일한 막두께를 갖는 것이 아니라, 미크론 오더의 주기로 전체면에 걸쳐 불균일한 막두께 분포를 가진다.

그리고, 다음 공정의 수소 함유 분위기에서의 RTA 처리시, 그 불균일한 막두께 분포 중 산화막이 얇은 부분이 먼저 에칭되어 실리콘 표면이 노출된 피트(pit)가 형성되고, 실리콘 표면의 에칭이 시작되므로, 실리콘 표면의 에칭이 무작위로 일어나, 특정 결정방위를 소멸시켜, 실리콘 원자의 마이그레이션(migration)이 충분히 발생한다.

이러한 RTA 처리와 그 후에 행해지는 희생 산화 처리(산화성 가스 분위기 하에 열처리를 행해 접합 웨이퍼의 표층에 열산화막을 형성한 후, 그 열산화막을 제거하는 처리)에 의해, 박리면의 이온 주입 데미지가 충분히 저감되므로, 그 후의 비산화성 가스 분위기 하에서의 열처리에 있어서 국부적인 에칭의 발생이 억제되고, 그 결과, 나노레벨 깊이의 리세스인 오목형상 결함도 개선시킬 수 있다. 따라서, 결과적으로 표면이 평탄하면서, 오목형상 결함의 발생을 저감시킨 접합 웨이퍼를 얻을 수 있다.

또한, 상기 제1공정에 있어서, 오존수로 세정한 후에, 상기 박막 표면에 두께 1㎚~4㎚의 산화막을 형성하기 위한 RTO 처리를 행하는 것이 바람직하다.

제1 공정에서 형성되는 산화막의 두께를 RTO(Rapid Thermal Oxidation) 처리에서 상기 범위와 같이 함으로써, 제2공정에서 산화막의 에칭을 확실히 행할 수 있어, 실리콘 원자의 마이그레이션을 충분히 발생시킬 수 있다.

또한, 상기 제2공정에서의 열처리에 있어서, 열처리 온도를 1100℃ 이상 1250℃ 이하로 하는 것이 바람직하다.

제2공정에서의 열처리 온도를 1100℃ 이상으로 함으로써, 실리콘 원자의 마이그레이션을 효과적으로 발생시킬 수 있다. 또한, 1250℃ 이하로 함으로써, SOI 웨이퍼에 슬립 전위가 발생하는 것을 억제할 수 있으며, 또한, 열처리 로(爐)에서 중금속의 오염이 발생하는 것을 방지할 수 있다.

또한, 상기 제4공정에서의 열처리에 있어서, 상기 비산화성 가스 분위기를 Ar 100%로 하는 것이 바람직하다.

이처럼, 제4공정의 열처리를 Ar 100%의 분위기에서 행함으로써, 산소가 혼입되어 있지 않아, 열처리 분위기가 산화성으로 되는 것을 확실하게 막을 수 있으므로, 오목형상 결함이 발생하는 것을 더욱 효과적으로 방지할 수 있다.

또한, 상기 제4공정 후에, 산화성 가스 분위기 하에 열처리를 재차 행해 상기 박막의 표면에 열산화막을 형성하고, 그 열산화막을 제거하는 제５공정을 행하는 것이 바람직하다.

이처럼, 제4공정 후에, 산화성 가스 분위기 하에 열처리를 재차 행해 박막의 표면에 열산화막을 형성하고, 그 열산화막을 제거하는 희생 산화 처리를 행하는 제５ 공정을 행하면, 박막의 두께를 원하는 두께로 용이하게 조정할 수 있다.

이러한 본 발명의 접합 웨이퍼의 제조 방법을 이용하면, 박막 표면의 면 거칠기를 악화시키지 않으면서, 박막 표면에 발생하는 오목형상 결함을 현저하게 감소시킬 수 있으므로, 향후의 최첨단 디바이스에도 충분히 대응 할 수 있고 디바이스 성능이 안정화되어, 제품 수율을 향상시킬 수 있다.

도 1은, 본 발명의 접합 웨이퍼의 제조 방법의 공정의 일례를 나타내는 흐름도이다.
도 2는, 이온 주입 박리법을 이용하여 SOI 웨이퍼를 제조하는 순서의 일례를 나타내는 흐름도이다.

이하, 본 발명에 대해 보다 구체적으로 설명한다.

상기 서술한 바와 같이, 종래의 이온 주입 박리법을 이용하여 제작된 접합 웨이퍼의 박막(예를 들면, 접합 SOI 웨이퍼의 SOI층 등)에 대해 본 발명자들이 조사한 결과, 그 표면을 AFM에 의해 측정했을 때 오목형상 결함이 발생하고 있다는 것을 깨달았다. 이 오목형상 결함은 디바이스의 특성에 악영향을 미치게 된다.

이에, 이 오목형상 결함에 대해 본 발명자들이 더욱 자세하게 조사한 결과, 박막의 표면에 1×10⁵/㎠ 정도의 밀도로 존재한다는 것을 알게 되었다. 이 정도의 밀도로 오목형상 결함이 박막 표면에 존재한 경우, AFM 측정 영역으로서 가로세로 1~10㎛을 측정할 때에는 별로 검출되지 않지만, 가로세로 30㎛ 정도의 비교적 넓은 영역을 측정할 때에는 검출되는 것이 많아진다.

이에, 본 발명자들은, 박리 직후의 SOI 웨이퍼에 대해 실리콘 원자의 마이그레이션 효과가 높은 수소를 포함한 분위기에서 RTA 처리(급속 가열·급속 냉각 처리)를 행했을 때, 열처리 시간이 단시간이기 때문에 에칭 작용이 억제되고, 결과적으로 오목형상 결함을 저감시킬 수 있을 것으로 생각하여, 이하에서 설명하는 실험을 통해 예의 검토하였다.

그 결과, 수소 분위기에서 RTA 처리를 행하기 전에, 박리 직후의 SOI 웨이퍼에 실시하는 세정 등의 처리(전처리)에 의해, RTA 처리 직후의 표면 상태나, 최종적인 오목형상 결함 밀도가 영향을 받는다는 것을 발견했다. 특히, 전처리로서, 얇은 산화막이 형성되는 세정을 행하면, 즉 형성된 산화막이 치밀하고 균일한 막두께 분포인 것보다도 오히려 어느 정도 불균일한 막두께 분포를 가지는 쪽이, RTA 처리 직후의 면 거칠기를 악화시키지 않고, 최종적인 오목형상 결함 밀도를 억제할 수 있다는 것을 발견하여 본 발명을 완성시켰다.

이하, 그 검토 결과를 상세하게 설명한다.

(실험 1-7)

이온 주입 박리법을 이용하여 제작한 접합 웨이퍼에 관해, 박리 후의 처리와 오목형상 결함의 관계에 대해 조사했다.

여기에서는 접합 SOI 웨이퍼의 경우를 예로 든다. 우선, 아래와 같이 종래와 동일하게 이온 주입 박리법에 따라 SOI 웨이퍼를 제조한다.

즉, 도2에 나타내는 바와 같은 순서로 SOI 웨이퍼를 제조한다.

도2의 이온 주입 박리법에 있어서, 단계(a)는, 2매의 실리콘 경면 웨이퍼를 준비하는 것으로, 디바이스 사양에 맞는 지지 기판이 되는 베이스 웨이퍼(1)과 SOI층이 되는 본드 웨이퍼(2)를 준비한다.

여기에서는, 쵸크랄스키법으로 제작된 결정방위〈100〉이고, 도전형이 p형이며 저항률이 10Ω㎝인 실리콘 단결정 잉곳을 슬라이스하여 이를 가공함으로써 직경 300㎜의 실리콘 경면 웨이퍼를 제작했다. 이들을 본드 웨이퍼와 베이스 웨이퍼로 구분했다.

다음 단계(b)에서는, 그 중 적어도 한쪽 웨이퍼, 여기에서는 본드 웨이퍼(2)를 열산화하여, 그 표면에 약 100~2000㎚ 두께의 산화막(3)(이후, 매립 산화막이 됨)을 형성한다.

여기에서는 400㎚의 두께로 했다.

단계(c)에서는, 표면에 산화막(3)을 형성한 본드 웨이퍼(2)의 한쪽 면에 대해 수소 이온 또는 희가스 이온 등의 가스 이온, 여기에서는 수소 이온을 주입해, 이온의 평균 진입 깊이에 있어서 표면에 평행한 미소 기포층(봉입층)(4)을 형성시킨다.

여기서의 이온 주입 조건은, 주입한 이온을 H^＋ 이온, 주입 에너지는 50keV, 주입 선량은 5.0×10¹⁶/㎠로 했다.

단계(d)에서는, 수소 이온을 주입한 본드 웨이퍼(2)의 수소 이온 주입면에, 베이스 웨이퍼(1)를 산화막(3)을 개재해 중첩시켜 밀착시킨다. 통상적으로, 상온의 세정 분위기 하에 2매의 웨이퍼의 표면끼리 접촉시킴으로써, 접착제 등을 이용하지 않고도 웨이퍼끼리 접착된다.

이 실험에서도, 통상 해오던 바와 같이, 상온에서 웨이퍼끼리 접착시켰다.

다음에, 단계(e)에서는, 봉입층(4)을 경계로 하여 본드 웨이퍼를 박리함으로써, 박리 웨이퍼(5)와 SOI 웨이퍼(6)(SOI층(7)＋매립 산화막(3)＋베이스 웨이퍼(1))로 분리한다. 예를 들면, 불활성 가스 분위기 하에 약 400℃~600℃의 온도로 열처리를 가하면, 봉입층에 있어서의 결정의 재배열과 기포의 응집에 의해 박리 웨이퍼(5)와 SOI 웨이퍼(6)로 분리된다. 그리고, 이렇게 박리된 상태의 SOI 웨이퍼 표면의 SOI층(7)에는 데미지층(8)이 잔류한다.

또한, 이 실험에서는, 박리 열처리를 N₂가스 분위기 하에, 500℃, 2시간의 열처리로 했다.

이렇게 얻은 박리 후의 SOI 웨이퍼에 대해, SOI층의 표면 처리(수소 함유 분위기 하에서의 RTA 처리＋희생 산화 처리＋비산화성 분위기 하에서의 열처리)를 행하는 전처리로서, 3가지의 세정 조건(실험1: 농도 1.5%의 HF용액으로 3분 세정, 실험2: 75℃의 NH₄OH/H₂O₂/H₂O 혼합 용액으로 3분 세정, 실험 3: 25℃의 오존수(O₃ 농도 16ppm)로 3분 세정)을 설정했다(실험1~3).

그 다음, 각 세정 후의 SOI 웨이퍼에 대해 SOI층 표면 처리를 행하고, 이들 처리가 종료된 후의 최종적인 SOI 표면을 AFM로 측정하여, 가로세로 30㎛의 P-V값과 오목형상 결함 밀도를 구했다.

또한, 실험2, 3의 세정 조건으로 SOI층 표면에 형성된 산화막의 균일성을 비교하기 위해, 각 세정 후의 SOI 웨이퍼를 별도 제작하여, H₂ 100%로 1050℃, 5sec로 RTA 처리한 후, 산화막 표면의 가로세로 2㎛를 AFM에 의해 측정하고, RTA 처리 중의 에칭 작용으로 형성된 산화막 표면의 피트 밀도를 산출했다.

그 결과, 전처리 세정(HF 처리)으로 표면에 산화막을 형성하지 않았던 실험 1의 경우, 오목형상 결함은 충분히 억제되었지만, 수소 함유 분위기에서의 RTA 처리로 인해, 그 직후, SOI 표면의 면방위에 의존한 스텝이 발생하여 최종적인 P-V값이 커졌다.

한편, 실험2와 실험3에서는, 전처리 세정으로 표면에 거의 동등한 두께의 산화막이 형성되었지만, 피트 밀도가 낮은(즉, 산화막 두께의 균일성이 높은) 산화막이 형성된 실험2의 경우, P-V값은 그런대로 괜찮았지만, 오목형상 결함 밀도는 실험3에 비해 1자리수 이상 높아, 오목형상 결함을 충분히 저감시킬 수 없었다. 이에 반해, 실험3의 경우, P-V값과 오목형상 결함 밀도 모두 충분한 레벨이 얻어졌다.

이러한 현상의 상세한 것은 명확하지 않지만, 수소 함유 분위기에서의 RTA 처리시, 막두께가 불균일한 산화막은, 산화막 두께가 얇은 위치(면내의 랜덤 위치)에서 산화막이 먼저 제거되고, 그 때에 노출되는 실리콘 표면의 에칭이 발생하므로, 결과적으로, 면내의 랜덤 위치에서 실리콘 표면의 에칭이 진행되고, 특정 결정방위를 소멸시켜, 실리콘 원자의 마이그레이션이 충분히 발생된다고 생각된다. 이에 따라, P-V값이 개선됨과 동시에 박리면의 이온 주입 데미지가 저감되고, 그 후의 비산화성 가스 분위기 하에서의 열처리에 있어서 국부적인 에칭의 발생이 억제되는 결과, 나노레벨 깊이의 리세스인 오목형상 결함도 개선된다고 생각된다.

또한, 실험2(NH₄OH/H₂O₂/H₂O 혼합 용액에 의한 세정)의 경우, 실험3(오존수에 의한 세정)의 경우에 비해 형성되는 산화막의 막두께 균일성이 높기(피트 밀도가 낮기) 때문에, 산화막 두께가 얇은 영역이 상대적으로 적어, 산화막의 에칭이 불충분해지고, 산화막의 제거가 불완전한 부분이 발생해, 실리콘 원자의 마이그레이션이 충분히 발생되지 않아, 결과적으로, 오목형상 결함 밀도나 P-V값이 충분히 개선되지 못한 것으로 추정된다.

다음에, 실험4,5와 실험6,7로서, 2종류(오존수, NH₄OH/H₂O₂/H₂O 혼합 용액)의 세정 각각에 대해, RTO에 의한 산화 처리를 가함으로써, SOI 표면에 형성되는 산화막 두께를 3㎚, 4㎚로 변화시킨 SOI 웨이퍼를 이용하여 실험1~3과 동일한 평가를 행했다.

세정액으로서 오존수를 이용한 실험 4, 5에서는, 산화막 두께가 3㎚, 4㎚인 경우(피트 밀도가 2.3×10⁸개/㎠, 2.0×10⁸개/㎠인 경우)에 P-V값, 오목형상 결함 밀도 모두 양호한 값을 보였다.

한편, 세정액으로서 NH₄OH/H₂O₂/H₂O 혼합 용액을 이용한 실험 6, 7에서는, 실험 6의 산화막 두께가 3㎚인 경우(피트 밀도가 7.0×10⁶개/㎠인 경우)에 이미 일부 표면에 면 거칠기가 전체면에 발생하였고, 면 거칠기가 없는 부분을 측정해도, P-V값과 오목형상 결함 밀도 모두가 악화되어 있어, 실험 7에 달해서는 어떤 측정도 불가능했다. 이는, 상기한 바와 같이, 실험 6, 7의 산화막은, 비교적 산화막의 막두께 균일성이 높기(피트 밀도가 낮기) 때문에, 산화막 두께가 얇은 영역이 상대적으로 적어, 산화막의 에칭이 불충분해지고, 산화막의 제거가 불완전한 부분이 발생하여, 실리콘 원자의 마이그레이션이 충분히 발생되지 못한 것에 기인한다고 생각된다.

이하, 도 1을 참조하여 본 발명의 접합 웨이퍼의 제조 방법에 대해 설명한다. 또한, 여기에서는, 접합 SOI 웨이퍼를 제조하는 경우를 예로 들어 설명하지만, 물론 본 발명은 이것에 한정되지 않는다. 이온 주입 박리법에 따라 접합 웨이퍼를 제조하는 경우이면 본 발명을 적용할 수 있고, 그 효과를 얻을 수 있다.

도 1에 본 발명의 접합 웨이퍼의 제조 방법의 공정의 흐름 일례를 나타낸다. 또한, 이온 주입 박리법을 이용하여 제작한 박리 후의 SOI 웨이퍼를 준비하려면, 실험 1-7, 도 2에 나타낸 바와 같은 단계로 준비할 수 있다.

(제1공정)

표면에 박막 형상의 SOI층을 가지는 SOI 웨이퍼에 대해, 본 발명에서는, 우선, 오존수에 의한 세정을 행함으로써, SOI층 표면에 얇은 산화막을 형성한다.

사용하는 오존수의 오존 농도는 특별히 한정되지 않지만, 예를 들면, 0.1~50ppm으로 할 수 있다. 오존수의 액체의 온도는, 통상적인 경우에는 실온이 이용되지만 이에 한정되지는 않는다.

오존수에 의한 세정에 의해 SOI층 표면에 두께(예를 들면 1㎚ 정도)의 얇은 산화막이 형성된다.

여기서, 제1공정에 있어서, 오존수에 의한 세정 후에, 필요에 따라, RTO 처리를 가함으로써 산화막의 두께를 1~4㎚로 할 수도 있다. 산화막의 두께를 4㎚ 이하로 함으로써, 그 후의 열처리에 의해 면 거칠기가 발생할 가능성을 없앨 수 있다.

(제2공정)

상기와 같이 하여 산화막을 SOI층의 표면에 형성한 후, 제2공정으로서, 수소 함유 분위기 하에서 RTA 처리를 행한다.

이처럼 수소 함유 분위기 하에 RTA 처리를 행함으로써, 오존수에 의한 세정으로 형성된 막두께가 불균일한 산화막은, 산화막 두께가 얇은 위치(면내의 랜덤 위치)에서 산화막이 먼저 제거되고, 그 때에 노출되는 실리콘 표면의 에칭이 발생하므로, 결과적으로, 면내의 랜덤 위치에서 실리콘 표면의 에칭이 진행되고, 특정 결정방위를 소멸시켜, 실리콘 원자의 마이그레이션 효과를 충분히 얻을 수 있다.

또한, 이 때의 열처리 온도는 특별히 한정되지 않지만, 실리콘 원자의 마이그레이션을 효과적으로 발생시키기 위해서는 1100℃ 이상으로 하는 것이 바람직하다. 또한, 1250℃ 이하의 온도로 함으로써, SOI 웨이퍼에 슬립 전위가 발생하는 것이나, 열처리 로에서 중금속 오염이 발생하는 것을 막을 수 있다.

또한, 수소 함유 분위기란 H₂를 포함한 분위기를 의미하며, 실리콘 원자의 마이그레이션을 효과적으로 발생시키기 위해서는, H₂ 100%인 것이 바람직하지만, H₂와 Ar 등의 불활성 가스의 혼합 가스 분위기여도 된다.

(제3공정)

이어서, 희생 산화 처리를 행한다. 즉, 우선, 산화성 가스 분위기 하에 열처리를 행해 SOI 웨이퍼의 표층에 열산화막을 형성한 후, 그 열산화막을 HF수용액 등으로 제거한다.

이 희생 산화 처리에 의해 잔류하는 데미지 영역을 제거하는 것이 가능하지만, 원래 산화성 가스 분위기 하에서의 열처리에서는, 이온 주입에 의한 데미지부에 생긴 결함을 성장시키는 효과도 있으므로, 이 제3공정을 행한 후에 제4 공정인 비산화성 가스 분위기 하에서의 열처리를 행하면, 제3공정에서 성장한 결함이나 그에 따른 왜곡이 제4공정에서 에칭되어, 오목형상 결함이 발생하게 된다.

그러나 본 발명에서는, 희생 산화 처리를 행하는 제3공정 이전에, 제1공정, 제2공정에서 불균일한 산화막을 가지는 SOI 웨이퍼에 수소 함유 분위기 하에서의 RTA 처리를 행하고, 실리콘 원자의 마이그레이션 효과를 이용하여, 표면의 평탄화와 데미지부의 회복 처리를 행하고 있다. 따라서, 제3공정으로 산화성 가스 분위기 하에서의 열처리를 행해도, 데미지 자체의 수가 감소하고 있으므로, 성장하는 결함 수도 감소되게 된다. 이에 따라, 이 성장 결함이나 왜곡에 기인하는 제4공정에서의 국부적인 에칭의 발생도 감소하므로, 이 에칭 작용에 의해 생기는 오목형상 결함의 수도 현저하게 감소시킬 수 있다.

이같은 제3공정에 있어서의 열처리 조건이나, 형성한 열산화막의 제거 방법은 특별히 한정되지 않으며, 그때그때 결정할 수 있다. 종래와 동일한 방법으로 희생 산화 처리를 행하면 된다.

(제4공정)

제3 정 후에, 비산화성 가스 분위기 하에 열처리를 행한다.

상기 서술한 바와 같이, 제3공정까지의 공정에 의해, 종래에 데미지부에 생겨 성장할 결함 수가 매우 감소하고 있고, 성장 결함, 그에 따른 왜곡의 수 역시 감소하고 있으므로, 제4공정에서, 이들에 기인하는 국부적인 에칭의 발생수는 매우 억제된다.

또한, 이 제4공정에서는, 열처리 분위기는 비산화성 가스 분위기이면 되지만, 특별히 한정되는 것은 아니다. 단, 1%라도 산소를 혼합하면 산화성 분위기가 되어, 오목형상 결함의 발생을 억제하는 효과가 약해지기 때문에, 예를 들면, Ar 100%로 하는 것이 바람직하다.

(제５공정)

상기와 같은 제1 공정~ 제4 공정을 행한 후, 제５공정으로서, 필요에 따라, 예를 들면 추가로 희생 산화 처리를 행함으로써, SOI층의 두께가 원하는 두께가 되도록 조정할 수 있다.

이 희생 산화 처리 자체는, 제3 공정과 동일하게, 종래와 같은 방법으로 할 수 있다.

이상과 같은 본 발명의 접합 웨이퍼의 제조 방법에 의해, SOI층 등의 박막의 오염이나 면 거칠기를 악화시키는 일 없이, 박리 후의 박막에 잔류하는 이온 주입에 의한 데미지를 제거함과 함께, 종래 방법에서 다발하고 있던 박막 표면의 오목형상 결함의 발생을 현저하게 억제할 수 있다. 즉, 디바이스 특성이 더욱 우수한 접합 웨이퍼를 얻는 것이 가능하다.

이하, 실시예 및 비교예를 나타내어 본 발명을 보다 구체적으로 설명하는데, 본 발명은 이들로 한정되는 것은 아니다.

(실시예1)

본 발명의 접합 SOI 웨이퍼의 제조 방법을 이용하여 SOI 웨이퍼를 제조한다.

쵸크랄스키법에 의해 제작된 결정방위〈100〉이고, 도전형이 p형이며, 저항률이 10Ω㎝인 실리콘 단결정 잉곳을 슬라이스하여 이를 가공함으로써 직경 300㎜인 실리콘 경면 웨이퍼를 제작했다. 이들을 본드 웨이퍼와 베이스 웨이퍼로 구분하고, 도 2의 각 단계에 따라, 표면에 박막 형상의 SOI층을 가지는 SOI 웨이퍼를 샘플로 얻었다.

한편, SOI층의 두께를 400㎚, 매립 산화막의 두께를 150㎚로 했다. 또한, 이온 주입 조건으로서, 주입한 이온을 H^＋ 이온으로 하고, 주입 에너지를 50keV, 주입 선량을 5.0×10¹⁶/㎠로 했다. 박리 열처리는, N₂가스 분위기 하에, 500℃, 2시간의 열처리로 했다.

이와 같이 하여 얻은 박리 후의 SOI 웨이퍼에 대해, 제1공정으로서, 온도 25℃·오존 농도가 16ppm인 오존수에 의해 3분간 세정하여 접합 웨이퍼의 표면에 산화막을 형성한 후, 산화막의 두께를 측정했다.

그 후, 제2공정으로서 H₂ 100%, 1150℃의 분위기 중에서, 30sec의 RTA 처리를 행했다.

그 다음, 제3 공정으로서 희생 산화 처리를 행했다. 구체적으로는, 파이로제닉(pyrogenic) 분위기 하, 950℃의 파이로제닉 산화에 의해 150㎚의 열산화막을 형성한 후, 5%의 HF수용액으로, 웨이퍼 표층에 형성된 열산화막을 제거했다.

이어서, 제4공정으로서 비산화성 가스 분위기 하에서의 열처리를 재차 행했다. 여기에서는 Ar 100% 분위기 하, 1200℃, 1hr의 열처리를 행했다.

그리고, 제５공정으로서 950℃의 파이로제닉 산화를 행한 후, 5%의 HF수용액에 의해 웨이퍼 표층에 형성된 열산화막을 제거해, SOI층이 원하는 두께가 되도록 조정했다.

그 후, SOI 웨이퍼의 표면의 면 거칠기를 평가하기 위해 AFM에 의해 가로세로 30㎛의 측정을 행해, P-V(Peak to Valley)값과 오목형상 결함의 밀도를 평가했다.

(비교예1, 2)

실시예1에 있어서, 제1공정에 있어서의 SOI 웨이퍼의 표면의 세정을, 75℃의 NH₄OH/H₂O₂/H₂O 혼합 용액(혼합비율은 28wt%NH₄OH:30wt%H₂O₂:H₂O=1:1:20)으로 3분간 행한 것(비교예1)을 제외하고는 실시예1과 동일한 조건으로 SOI 웨이퍼를 제작했다. 그리고 실시예1과 동일한 평가를 행했다.

또한, 실시예1에서, 제1공정에 있어서의 SOI 웨이퍼의 표면의 세정을, 농도 1.5%의 HF용액으로 행한 것(비교예2)을 제외하고는 실시예1과 동일한 조건으로 SOI 웨이퍼를 제작하고, 실시예1과 동일한 평가를 행했다.

제1공정 후의 산화막 두께의 측정 결과, 제1공정 후의 실시예1의 웨이퍼의 표면에 형성된 산화막의 두께는 1㎚였다. 비교예1의 웨이퍼 표면의 산화막의 두께는 1.2㎚였다. 비교예2의 웨이퍼는, 제1공정의 처리에 의해 표면의 산화막이 제거되었으므로, 산화막은 존재하지 않았다.

또한, 별도 제작한 제2공정 후의 SOI 웨이퍼에 대해, 산화막의 피트 밀도를 결정하기 위해, H₂ 100%로 1050℃, 5sec RTA 처리한 후, 산화막 표면의 가로세로 2㎛을 AFM에 의해 측정하여 피트 밀도를 산출했다. 그 결과, 실시예 1의 웨이퍼 표면의 피트 밀도는 2.5×10⁸개/㎠였고, 비교예 1의 웨이퍼에서는 1×10⁷개/㎠였다. 비교예2의 웨이퍼는, 제1공정의 처리에 의해 표면에 산화막을 형성하지 않고 표면 산화막이 제거되었기 때문에, 그 표면의 피트 밀도를 평가할 수 없었다.

제５공정 후의 AFM 측정 결과, 실시예1의 웨이퍼 표면의 P-V값은 2.5㎚였고, 비교예 1의 웨이퍼에서는 3.0㎚, 비교예2의 웨이퍼에서는 4.5㎚였다. 이 결과로부터, 실시예1과 비교예1의 웨이퍼 표면은, 비교적 평탄하다는 것이 확인되었다. 이에 반해, 비교예2로 제작한 SOI 웨이퍼는, 수소 함유 분위기 하에서의 RTA 처리 후에, 그 표면에 면방위에 의존한 스텝이 발생함에 따라 P-V값이 악화되어, 평탄한 표면을 얻을 수 없었던 것으로 생각된다.

또한, 오목형상 결함의 밀도는, 실시예 1의 웨이퍼 표면에 2×10²개/㎠, 비교예1의 웨이퍼에서는 3×10³개/㎠, 비교예2의 웨이퍼에서는 1×10²개/㎠였다. 이 결과로부터, 실시예1의 SOI 웨이퍼의 표면은, 비교예1의 웨이퍼 표면에 비해 오목형상 결함의 발생이 억제되고 있다는 것이 확인되었다.

이상의 결과로부터, 접합 웨이퍼 박막의 표면을 오존수로 세정하여 수소 함유 분위기 하에 RTA 처리를 행하는 것에 의해, 표면이 평탄하면서, 나노레벨 깊이의 피트인 오목형상 결함의 발생이 적은 접합 웨이퍼를 제작할 수 있다.

(실시예2,3)

실시예1에 있어서, 제1공정과 제2공정 사이에, SOI층 표면에 두께 3㎚(실시예2), 4㎚(실시예3)인 산화막을 형성하기 위한 RTO 처리를 행한 것을 제외하고는 실시예1과 동일한 조건으로 SOI 웨이퍼를 제작하고, 각각 실시예1과 동일한 평가를 행했다.

그 결과, 실시예2의 SOI 웨이퍼는, 제1공정 후에 형성된 산화막의 두께는 3.0㎚, 또한 제2공정 후의 산화막 표면의 피트 밀도는 2.3×10⁸개/㎠로, 그 표면이 불균일하다는 것이 확인되었다. 그리고 제5공정 후의 웨이퍼 표면의 P-V값은 2.3㎚였고, 오목형상 결함 밀도는 3×10²개/㎠였다. 이 결과로부터, 실시예2의 SOI 웨이퍼의 표면은 실시예1과 동일한 정도로 평탄하며, 또한, 오목형상 결함의 적다는 것을 알게 되었다.

실시예3의 SOI 웨이퍼도, 제1공정 후에 형성된 산화막의 두께는 4.0㎚, 또한 제2 공정 후의 산화막 표면의 피트 밀도는 2.0×10⁸개/㎠로, 그 표면은 실시예 1, 2와 마찬가지로 불균일하다는 것이 확인되었다. 그리고 제５공정 후의 웨이퍼 표면의 P-V값은 2.1㎚, 오목형상 결함 밀도는 4×10²개/㎠로, 실시예 3의 SOI 웨이퍼도 실시예1,2의 SOI 웨이퍼와 마찬가지로 표면이 평탄하고, 또한 오목형상 결함이 적다는 것이 확인되었다.

또한, 본 발명은, 상기 실시 형태에 한정되는 것은 아니다. 상기 실시 형태는 예시일 뿐으로, 본 발명의 특허 청구의 범위에 기재된 기술 목표 사상과 실질적으로 동일한 구성을 가지고 동일한 작용 효과를 나타내는 것은, 어떠한 것이어도 본 발명의 기술 목표 범위에 포함된다.

예를 들면, 본 예에서는 SOI 웨이퍼를 예로 들어 설명했지만, 이것에 한정되지 않고 각종 접합 웨이퍼에 적용하는 것도 가능하다.

1. 베이스 웨이퍼, 2. 본드 웨이퍼
3. 산화막, 4. 봉입층
5. 박리 웨이퍼, 6. SOI 웨이퍼
7. SOI층, 8. 데미지층

Claims (7)

1. 적어도, 가스 이온의 주입에 의해 형성된 미소 기포층을 가지는 본드 웨이퍼와 지지 기판이 되는 베이스 웨이퍼를 접합하고, 상기 미소 기포층을 경계로 하여 본드 웨이퍼를 박리하여 베이스 웨이퍼 상에 박막을 형성하는 이온 주입 박리법에 따라 접합 웨이퍼를 제조하는 방법에 있어서,
   상기 본드 웨이퍼를 박리한 후의 접합 웨이퍼를, 오존수로 세정하는 제1공정을 행하고 나서, 수소 함유 분위기 하에서 RTA 처리하는 제2공정을 행하고, 이어서, 산화성 가스 분위기 하에 열처리를 행해 상기 접합 웨이퍼의 표층에 열산화막을 형성한 후, 그 열산화막을 제거하는 제3공정을 행하고, 그 후, 비산화성 가스 분위기 하에서 열처리하는 제4공정을 행하는 것을 특징으로 하는 접합 웨이퍼의 제조방법.
   
2. 제1항에 있어서,
   상기 제1공정에 있어서, 오존수로 세정한 후에, 상기 박막 표면에 두께 1㎚~4㎚의 산화막을 형성하기 위한 RTO 처리를 행하는 것을 특징으로 하는 접합 웨이퍼의 제조방법.
   
3. 제1항에 있어서,
   상기 제2공정의 열처리에 있어서, 열처리 온도를 1100℃ 이상 1250℃ 이하로 하는 것을 특징으로 하는 접합 웨이퍼의 제조방법.
   
4. 제2항에 있어서,
   상기 제2공정의 열처리에 있어서, 열처리 온도를 1100℃ 이상 1250℃ 이하로 하는 것을 특징으로 하는 접합 웨이퍼의 제조방법.
   
5. 제1항 내지 제4항 중 어느 한 항에 있어서,
   상기 제4공정의 열처리에 있어서, 상기 비산화성 가스 분위기를 Ar 100%로 하는 것을 특징으로 하는 접합 웨이퍼의 제조방법.
   
6. 제1항 내지 제4항 중 어느 한 항에 있어서,
   상기 제4공정 후, 산화성 가스 분위기 하에서 열처리를 재차 실시하여 상기 박막의 표면에 열산화막을 형성하고, 상기 열산화막을 제거하는 제５공정을 실시하는 것을 특징으로 하는 접합 웨이퍼의 제조방법.
   
7. 제5항에 있어서,
   상기 제4공정 후, 산화성 가스 분위기 하에서 열처리를 재차 실시하여 상기 박막의 표면에 열산화막을 형성하고, 상기 열산화막을 제거하는 제５공정을 실시하는 것을 특징으로 하는 접합 웨이퍼의 제조방법.

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