JP4977999B2 - 貼合せ基板の製造方法及びその方法で製造された貼合せ基板 - Google Patents
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Description
上記イオン注入分離法は、水素イオン又は希ガスイオンを注入した第1シリコン基板を酸化膜を介して第2シリコン基板と貼合せて積層体を形成し、この積層体を熱処理炉で所定の温度に保持して第1シリコン基板をイオン注入領域において分離することにより、第2シリコン基板上に酸化膜を介してSOI層が形成されたSOI基板を得る製造方法である。
一方、GB法は、第1シリコン基板を酸化膜を介して第2シリコン基板に貼合せて積層体を形成し、この積層体を熱処理して結合させた後、第2シリコン基板と接していない第1シリコン基板の主面側から第1シリコン基板を研磨して薄膜化することにより、第2シリコン基板上に酸化膜を介してSOI層が形成されたSOI基板を得る製造方法である。
しかし、上記イオン注入分離法により製造されたSOI基板では、劈開面であるSOI層の表面粗さ(ラフネス)が大きくなり、SOI層上部に分離による結晶欠陥層が存在してしまう問題点があった。また、上記GB法により製造されたSOI基板では、SOI層全体における面内膜厚が不均一になる問題があった。
上記特許文献1に記載されたPACE法とは、SOI基板を挟んで上下に配置された一対の電極と、これらの電極間に高周波を印加する高周波電源と、一方の電極にSOI基板に対向して設けられSOI基板上を自在に走行可能な空洞とを備え、この空洞内にプラズマを局在化して発生させてこのプラズマによりSOI層をエッチングする方法である。このPACE法を用いてSOI層をエッチングするには、先ずSOI基板上のSOI層の厚さ分布を測定し、次にこの厚さ分布に応じて空洞の走行速度を制御する。これによりSOI層のプラズマに暴露される時間が制御されるので、SOI層表面の結晶欠陥層を除去しつつ、SOI層の厚さを均一化できるようになっている。
しかし、このフッ酸洗浄後に気相エッチングによる処理を行った場合でもSOI層表面に微小突起が発生してしまう不具合があった。この微小突起をAFM(Atomic Force Microscope:原子間力顕微鏡)等により観察すると、1×106〜1×107個/cm2程度存在する。図4にその一例を示す。具体的には、図3(a)〜(d)に示すように、第1シリコン基板1を第2シリコン基板2と酸化膜1aを介して貼り合せて積層体3を形成し、この第1シリコン基板1を薄膜化して活性層1bを形成した後では、図3(e)〜(g)に示すように、SOI層1b表面上に付着した有機物4が、フッ酸洗浄により自然酸化膜5を除去するときのマスクとなって、自然酸化膜5が上記有機物4の付着した部分に残り、この部分的な自然酸化膜5が気相エッチングによりSOI層1bをエッチングするときのマスクとなって、上記有機物4及び自然酸化膜5に覆われた微小部分のSOI層1bがエッチングされず残存して突起6になるものと考えられる。この微小突起6の高さは5〜100nm、サイズは0.1〜1μm程度と小さいけれども、SOI層1bの厚さが0.1μm以下と薄い薄膜SOI基板7では無視できなくなる問題点があった。
本発明の目的は、活性層表面に微小突起や割れパーティクルが発生するのを抑制するとともに、活性層表面を平坦化し、これにより高品質の貼合せ基板を得る、貼合せ基板の製造方法及びその方法で製造された貼合せ基板を提供することにある。
その特徴ある構成は、上記気相エッチングによる活性層表面の平坦化は、SF 6 又はCF 4 の反応性ガスのプラズマ又はラジカル、或いはAr及びH 2 の混合ガス、CF 4 及びO 2 の混合ガス又はO 2 の単独ガスのプラズマを用いて行われ、第1半導体基板11を薄膜化した後であって気相エッチングにより活性層11b表面を平坦化する前に、活性層11b表面に付着する有機物14を除去する工程と、有機物14を除去した後に上記活性層11b表面に生成された自然酸化膜15をフッ酸水溶液を用いた洗浄により除去する工程とを更に含むところにある。
この請求項1に記載された貼合せ基板では、活性層11b表面に形成されかつ気相エッチングガスのマスクとなっていた自然酸化膜15を除去する前に、自然酸化膜15上に点在する有機物14を除去する。これにより有機物14が自然酸化膜除去時のマスクとならずに、活性層11b表面の自然酸化膜15をほぼ完全に除去することができるので、気相エッチング時に活性層11b表面に微小突起を発生させることなく活性層11b表面を平坦化できる。
この請求項2に記載された貼合せ基板の製造方法では、活性層11b表面に付着する有機物14を除去するために溶存オゾン水を用いると、炭素原子の二重結合(C=C)或いは炭素原子の三重結合(C≡C)をもつ化合物である有機物14と溶存オゾン水に溶け込んでいる酸化剤の性質をもつオゾンO3が接触するので、オゾンによる有機物の酸化・分解作用にて、有機物14がCO2とH2OとO2と残渣に分解され、殆んど全て気化する。
また、有機物14を除去するために硫酸を用いると、有機物14が硫酸水溶液中の硫酸と接触するので、硫酸による有機物の酸化・分解作用にて、有機物14がCO2とH2OとO2と残渣に分解され、殆んど全て気化する。
また、有機物14を除去するために酸素ガスのプラズマを用いると、酸素ガスのプラズマ中の電子イオンを、プラズマ電位と浮遊電位の差によって加速させ、この電子イオンを活性層11b表面に付着している有機物14に衝突させて、有機物14を物理的に分解する。
更に、有機物14を除去するために酸素ガスのラジカルを用いると、有機物14が酸素ガスの中性イオンであるラジカルと接触し、酸素ガスのラジカルによる有機物の酸化・分解作用にて、CO2とH2OとO2と残渣に分解され、殆んど全て気化する。
上記の方法により活性層11b表面に付着した有機物14を殆んど全て除去したので、後の自然酸化膜15の除去工程において、活性層11b表面に自然酸化膜15が点在して残ることがないので、微小突起の発生を抑制できる。
この請求項3に記載された貼合せ基板の製造方法では、有機物14を除去した後に活性層11b表面に生成された自然酸化膜15を除去するために、貼合せ基板10をフッ酸により洗浄したので、活性層11b表面の自然酸化膜(SiO2膜)15がフッ酸(HF)と反応してH2OとSiF4とになり、活性層11b表面の自然酸化膜15の殆んど全てが気化する。これにより後の気相エッチング工程においてエッチングガスのマスクとなる部分が殆んど無くなるため、微小突起の発生を抑制できる。
この請求項4に記載された貼合せ基板の製造方法では、積層体13をイオン注入領域11cで分離したときに静電気が発生し、この静電気により浮遊有機物14が活性層11b表面に付着するけれども、この有機物14は有機物除去工程により殆んど全て除去されるので、その後の自然酸化膜除去工程で活性層11b表面に自然酸化膜15が点在して残ることはない。これにより活性層11b表面への微小突起の発生を抑制できる。
この請求項5に記載された貼合せ基板の製造方法では、積層体13の第1半導体基板11を研磨したときに、研磨後の洗浄等により浮遊有機物14が活性層11b表面に付着するけれども、この有機物14は有機物除去工程により殆んど全て除去されるので、その後の自然酸化膜除去工程で活性層11b表面に自然酸化膜15が点在して残ることはない。これにより活性層11b表面への微小突起の発生を抑制できる。
請求項6に係る発明は、上記請求項1ないし5のいずれか1項に記載の方法で製造された貼合せ基板である。
この請求項6に記載された貼合せ基板は、その活性層11b表面における微小突起や、割れパーティクルの発生が抑制されたものとなる。
また溶存オゾン水又は硫酸を用いた洗浄、或いは酸素ガスのプラズマ又はラジカルを用いた処理により有機物を除去すれば、基板周面の露出する埋込み酸化膜が溶解しないので、基板周面近傍の活性層周縁部が庇状にならず、活性層表面に割れパーティクルが発生することはない。
更に濃度0.5〜10%と比較的低い濃度のフッ酸水溶液に0.5〜10分間と比較的短時間接触して自然酸化膜を除去すれば、従来の50%以上の高濃度のフッ酸水溶液又は30分以上の長時間による処理と異なり、基板周面に露出する活性層がフッ酸で溶解しないので、基板周面近傍の活性層周縁部が庇状にならず、活性層表面に割れパーティクルが発生することはない。
<第1の実施の形態>
図1に示すように、本発明の貼合せSOI基板の製造方法は、SOI層11bとなる第1シリコン基板11の表面に酸化膜11aを形成する酸化膜形成工程と、この第1シリコン基板11にイオンを注入して第1シリコン基板11の内部にイオン注入領域11cを形成するイオン注入工程(図1(a))と、その第1シリコン基板11を支持基板となる第2シリコン基板12に重ね合せることにより積層体13を形成する積層体形成工程(図1(c))と、第1シリコン基板11をイオン注入領域11cで分離して第2シリコン基板12上に酸化膜11aを介して薄膜の単結晶シリコンからなるSOI層11bを形成するSOI層形成工程(図1(d)及び(e))と、このSOI層11b表面に付着した有機物14を除去する工程(図1(e)及び(f))と、そのSOI層11b表面に生成された自然酸化膜15を除去する工程(図1(f)及び(g))と、気相エッチングによりSOI層11b表面をエッチング処理する工程(図1(g)及び(h))とを含む。
(A) 酸化膜形成工程及びイオン注入工程
第1シリコン基板11はチョクラルスキー法で製造される。先ず単結晶シリコンからなる第1シリコン基板11を900℃以上の高温で熱酸化することにより、この基板11表面全体に絶縁膜である酸化膜(SiO2膜)11aを形成する。上記酸化膜11aの厚さは50〜300nm、好ましくは100〜200nmに形成される。これは高温の結合熱処理時に酸化膜11aを流動させて貼合せ面のボイドを消滅させるためである。ここで、酸化膜11aの厚さを50〜300nmの範囲に限定したのは、50nm未満では高温の結合熱処理においてボイドが消滅しにくく貼合せ歩留まりが低下するからであり、300nmを越えると酸化膜11aの均一性がデバイス要求より劣化し、また通常のイオン注入機の加速電圧では酸化膜11aを介してのイオン注入の深さが不十分なために必要なSOI層11bの膜厚(20〜100nm)が得られないからである。この全面に酸化膜11aが形成された第1シリコン基板11に第1主面11d側から、水素分子イオン(H2 +)を2.5×1016/cm2〜1.0×1017/cm2のドーズ量で、又は水素ガスイオンである水素イオン(H+)を5.0×1016/cm2〜2.0×1017/cm2のドーズ量及び20〜80keVの加速エネルギでイオン注入する(図1(a))。ここで、水素ガスイオン(H+)のドーズ量を5.0×1016/cm2〜2.0×1017/cm2の範囲に限定したのは、5.0×1016/cm2未満では劈開できず、2.0×1017/cm2を越えると水素イオン注入時に第1シリコン基板11表面の自己剥離が発生しパーティクルが発生し易くなるからである。なお、水素分子イオン(H2 +)の場合には、水素ガスイオン(H+)の場合の約1/2倍の注入量が必要である。また加速エネルギを20〜80keVの範囲に限定したのは、20keV未満では後工程の気相エッチングによるSOI層11b表面の結晶欠陥層の除去工程や、SOI層11b表面の平坦化工程で比較的多くのSOI層11bが除去されて所定の厚さのSOI層11bを確保できず、80keVを越えると特殊なイオン注入装置が必要になるからである。このイオン注入領域11cは水素分子イオン又は水素ガスイオンの注入により第1シリコン基板11内部に酸化膜11aと平行に形成される、即ち第1主面11dと平行に形成される。また上記イオン注入領域11cの厚さは200〜1200nm、好ましくは500〜700nmに設定される。ここで、イオン注入領域11cの厚さを200〜1200nmに限定したのは、200nm未満では分離熱処理後に欠陥が発生し易くなり、1200nmを越えると通常のイオン注入ではそれ以上の深さで注入できないからである。なお、上記酸化膜11aを熱酸化ではなくCVD法により第1シリコン基板11の表面にのみ形成してもよい。また、酸化膜は第1シリコン基板ではなく第2シリコン基板に形成してもよい。
上記第1シリコン基板11と同一表面積を有する単結晶シリコンからなる第2シリコン基板12を用意し(図1(b))、両基板11,12をRCA法により洗浄した後、第2シリコン基板12上に第1シリコン基板11を酸化膜11aを介して室温で重ね合せて積層体13を形成する(図1(c))。このとき第1シリコン基板11の第1主面11d側の酸化膜11aが第2シリコン基板12に接するように重ね合せる。
上記積層体13を炉に入れて450〜800℃、好ましくは500〜700℃に1〜30分間、好ましくは10〜30分間保持して分離熱処理を行う。ここで、熱処理温度を450℃以上に限定したのは、450℃未満ではイオン注入領域11cで分離できないからである。なお、上記分離熱処理時の炉内雰囲気はN2(窒素)ガス、Ar(アルゴン)ガス等の不活性ガス雰囲気である。これにより活性層用第1シリコン基板11が水素イオン注入ピーク位置に相当するイオン注入領域11cのところで割れて、上部の厚肉部11eと下部の薄いSOI層11bに分離する(図1(d))。下部のSOI層11bは酸化膜11aを介して第2シリコン基板12に密着しSOI基板10となる(図1(e))。
次に上記SOI基板10を溶存オゾン水又は硫酸を用いて洗浄し、或いは酸素ガスのプラズマ又はラジカルを用いてエッチング処理を行い、SOI基板10のSOI層11b表面に付着した有機物14を除去する。(図1(e)及び(f))。
溶存オゾン水を用いた洗浄では、濃度5〜30ppm、好ましくは8〜20ppmの溶存オゾン水に、1〜10分、好ましくは4〜10分浸漬する。ここで、オゾン濃度を5〜30ppmの範囲に限定したのは、5ppm未満ではSOI層11b表面に付着した有機物14を除去しきれないという不具合があり、30ppmを越えると濃度が安定しにくいという不具合があるからである。また浸漬時間を1〜10分程度としたのは、1分未満ではSOI層11b表面に付着した有機物14を除去しきれないという不具合があり、10分を越えても除去効果に大きな違いは見られず、洗浄コストが高くなるという不具合があるからである。
硫酸+過酸化水素を用いた洗浄では、硫酸濃度60〜90%、好ましくは80%の硫酸水溶液に、1〜10分、好ましくは5〜10分浸漬する。ここで、硫酸濃度を60〜90%の範囲に限定したのは、60%未満ではSOI層11b表面に付着した有機物14を除去しきれないという不具合があり、90%を越えると硫酸+過酸化水素間での反応が鈍くなり、SOI層11b表面に付着した有機物14を除去しきれないという不具合があるからである。また浸漬時間を1〜10分程度としたのは、1分未満ではSOI層11b表面に付着した有機物14を除去しきれないという不具合があり、10分を越えても除去効果に大きな違いは見られず、洗浄コストが高くなるという不具合があるからである。
なお、酸素ガスのプラズマ又はラジカルを用いたエッチングはドライ式であるため、アッシャー装置ではなく気相エッチング装置を用いることもできる。
上記有機物除去工程でSOI基板10のSOI層11b表面に付着した有機物14を除去した後、フッ酸を用いてSOI基板10のSOI層11b表面に生じた厚さ1nm程度のSiO2からなる自然酸化膜15を除去する(図1(f)及び(g))。SOI基板10を濃度0.5〜10%、好ましくは1〜5%のフッ酸(フッ化水素酸)水溶液に0.5〜10分間、好ましくは0.5〜5分間浸漬し、SOI基板10を洗浄する。フッ酸濃度を0.5〜10%の範囲に限定したのは、0.5%未満ではSOI層11b表面に生じた自然酸化膜15を除去しきれないという不具合があり、10%を越えるとSOI基板10周囲に露出する酸化膜11aが溶解され、SOI層11bの周縁部が庇状になって後工程の熱処理等でSOI層11b表面に割れパーティクルが発生してしまうからである。また処理時間を0.5〜10分の範囲に限定したのは、0.5分未満ではSOI層11b表面に生じた自然酸化膜を除去しきれないという不具合があり、10分を越えると上記フッ酸濃度が10%を越えるときと同様に割れパーティクルが発生してしまうからである。なお、自然酸化膜の除去にフッ酸と有機酸を含む水溶液を用いてもよい。この水溶液によりSOI基板製造工程中にSOI基板表面に付着した金属不純物や粒径1μm以下の微粒子等を除去し、SOI基板表面への再付着を防止する効果を得られる。有機酸としては、クエン酸、コハク酸、エチレンジアミン四酢酸、酒石酸、サリチル酸、シュウ酸、酢酸又はギ酸からなる群より選ばれた1種又は2種以上の有機酸が挙げられる。
上記フッ酸洗浄処理により、SOI基板10のSOI層11b表面に生じた自然酸化膜15を除去した後、気相エッチングによりSOI層11b表面を平坦化する(図1(g)及び(h))。この気相エッチングにより、SOI基板10のイオン注入分離により生じたSOI層11bの結晶欠陥層の除去と、SOI層11bの面内膜厚の均一化と、所定の膜厚までのSOI層11bの薄膜化も同時に行われる。上記気相エッチングには、被エッチング材料であるSiとの化合物の蒸気圧が常温近傍でも大きく、Siのエッチング率が大きく、更に他のガスと比べ生産量が多く安価で一般的に入手し易い、ハロゲン元素であるFを含むとともに腐食性ガスであるSF6の反応性ガスを用いることが好ましい。SF6の反応性ガスを用いる気相エッチング法(プラズマエッチング法)には、SF6のエッチングガスを放射筒に導入するとともに、マイクロ波発生装置により発生した2.45GHzのマイクロ波を導波管を通って上記放射筒に導き、上記エッチングガスをマイクロ波によりプラズマ化して、反応性イオン及び反応性ラジカルを生成し、反応性イオン及び反応性ラジカルをエッチャントとして噴射ノズルから噴射することによりSOI層11b表面の局部的なエッチングを行うDCP(Dry Chemical Planarization)法等がある。
SF6→SFx+F-+F*+・・・・ ・・・(1)
反応性イオン及び反応性ラジカルをSOI層11b表面の所定の部分に局部的に噴射すると、次の反応式(2)で示すようにエッチングが行われる。
2Si+4SFx+4F-+4F*+・・・・
→2SiF4+4SFx+・・・・ ・・・(2)
また、エッチングガスとしてSF6を用い反応性ラジカルにより気相エッチング処理を行う場合、SF6をマイクロ波によって分解・活性化すると、上記反応式(1)で示すように、SFx、F-(フッ素イオン)等からなる反応性イオンと中性ラジカルF*のみからなる反応性ラジカルが生成される。
反応性イオン及び反応性ラジカルのうち反応性ラジカルのみをSOI層11b表面の所定の部分に局部的に噴射すると、次の反応式(3)で示すようにエッチングが行われる。SiF4(四フッ化ケイ素)は常温では気体である。
F*+4Si→SiF4↑ ・・・(3)
上記気相エッチング法で生成したSF6の反応性ガスのプラズマ又はラジカルを用いてSOI層11b全体における面内膜厚のばらつきに応じてSOI層11b表面をエッチングすることにより、SOI層11b表面、即ち熱処理によるイオン注入領域11cでの劈開面の結晶欠陥層を除去でき、SOI層11b表面の平坦化を行うことができ、SOI層11bの面内膜厚のばらつきを低減してSOI層11bの面内膜厚を均一化でき、更に所定の膜厚までの薄膜化を行うことができる。またSF6の反応性イオンをメインエッチャントとして用いる反応性ガスのプラズマによる気相エッチング処理は、SF6の反応性イオンによりSOI層11b表面に物理的なダメージを与えてしまうのに対して、SF6の反応性ラジカルのみをエッチャントとして用いる反応性ガスのラジカルによる気相エッチング処理は化学的反応のエッチングであるため、SOI層11b表面にダメージを与えない。
また、本明細書において、「SOI層11b全体における面内膜厚のばらつき」の「全体」とは、SOI層11bの周縁の面取り部を除いた部分をいう。
更に、気相エッチング後のSOI層の面内膜厚の均一性を改善させるために、気相エッチング前にSOI層の厚さを測定し、層の厚い部分のエッチング量を大きく、層の薄い部分のエッチング量を小さくするよう局所的な気相エッチングをSOI層11b全面に走査してもよい。
図2は本発明の第2の実施の形態を示す。図2において図1と同一符号は同一部品を示す。
この実施の形態では、第1シリコン基板11にイオン注入領域を形成せずに、第1及び第2シリコン基板11,12を酸化膜11aを介して積層し、この積層体13に結合熱処理を行った後に、第1シリコン基板11を研磨することによって薄膜のSOI層11bを形成する。即ち、GB法によりSOI基板10を作製する。具体的には、積層体形成工程において、第2シリコン基板12上に第1シリコン基板11を酸化膜11aを介して室温で重ね合せて積層体13を形成し(図2(c))、結合熱処理工程において、積層体13を炉に入れて、窒素雰囲気又は酸素雰囲気中で1000〜1300℃、好ましくは1100〜1200℃の温度に1〜3時間、好ましくは1〜2時間で保持して貼合せる。ここで、熱処理温度を1000〜1300℃の範囲に限定したのは、1000℃未満では貼合せ面の結合は不十分であり、1300℃を越えるとスリップ転移が発生してしまうからである。なお、上記熱処理時の炉内雰囲気は窒素ガス、アルゴンガス等の不活性ガス雰囲気である。更にSOI層形成工程において、第1シリコン基板11を研磨して、薄膜のSOI層11bを有するSOI基板10を得る(図2(d))。この後の有機物除去工程(図2(e)及び(f))、自然酸化膜除去工程(図2(f)及び(g))及び気相エッチング処理工程(図2(g)及び(h))は第1の実施の形態と同一に構成される。
また、上記第1及び第2の実施の形態では、第1半導体基板を酸化膜を介して第2半導体基板に重ね合せたが、酸化膜を介することなく、第1及び第2半導体基板同士を直接重ね合せる場合にも適用できる。
<実施例1>
図1に示すように、電気抵抗率が1〜10Ωcm、酸素濃度が10〜14×1017atoms/cm3(旧ASTM、以下、同じ。)であるP型シリコンウェーハからなる第1シリコン基板11と第2シリコン基板12とをそれぞれ準備した。次いで第1シリコン基板11を乾燥した酸素雰囲気中で1050℃で4時間保持する熱処理を行い、第1シリコン基板11の表面全体(全面)に150nm(1500Å)の酸化膜11aを形成した。その後、第1シリコン基板11の第1主面11dに50keVの注入エネルギで、水素ガスイオン(H+)を6×1016/cm2のドーズ量でイオン注入し、第1シリコン基板11の内部にイオン注入領域11cを形成した(図1(a))。次に第1シリコン基板11と第2シリコン基板12をRCA洗浄した後、第1シリコン基板11の第1主面11d側の酸化膜11aが第2シリコン基板12に密着するように、第1シリコン基板11を第2シリコン基板12に重ね合せることにより、積層体13を形成した(図1(c))。
溶存オゾン水に代えて濃度80%の硫酸水溶液に10分間浸漬して有機物を除去したことを除き、実施例1と同様にしてSOI基板を得た。このSOI基板を実施例2とした。
<実施例3>
溶存オゾン水に代えてアッシャー装置を用いたプラズマエッチング法で生成した酸素ガスのプラズマによる3分間のエッチング処理を行って有機物を除去したことを除き、実施例1と同様にしてSOI基板を得た。このSOI基板を実施例3とした。
<実施例4>
溶存オゾン水に代えてアッシャー装置を用いたプラズマエッチング法で生成した酸素ガスのラジカルのみを選択的に用いて3分間のエッチング処理を行って有機物を除去したことを除き、実施例1と同様にしてSOI基板を得た。このSOI基板を実施例4とした。
<比較例1>
溶存オゾン水による有機物除去のための洗浄を行わなかったことを除き、実施例1と同様にしてSOI基板を得た。このSOI基板を比較例1とした。
実施例1〜4及び比較例1のSOI基板の表面を、原子間力を利用することにより物質表面の原子の並びを直接観察することができる原子間力顕微鏡(Atomic Force Microscope)を用いて10μm×10μmで囲われた10箇所の視野をそれぞれ観察し、それらの部分に生じた微小突起の数を数えた。この結果を表1に示す。なお表1の微小突起の密度は1cm2当たりの密度に換算した。
11 第1シリコン基板(第1半導体基板)
11a 酸化膜
11b SOI層(活性層)
11c イオン注入領域
12 第2シリコン基板(第2半導体基板)
13 積層体
14 有機物
15 自然酸化膜
Claims (6)
- 活性層となる第1半導体基板を酸化膜を介して、又は介することなく支持基板となる第2半導体基板に重ね合せて積層体を形成した後に、前記第1半導体基板を薄膜化して活性層を形成し、更に前記活性層表面を気相エッチングにより平坦化する貼合せ基板の製造方法において、
前記気相エッチングによる活性層表面の平坦化は、SF 6 又はCF 4 の反応性ガスのプラズマ又はラジカル、或いはAr及びH 2 の混合ガス、CF 4 及びO 2 の混合ガス又はO 2 の単独ガスのプラズマを用いて行われ、
前記第1半導体基板を薄膜化した後であって前記気相エッチングにより前記活性層表面を平坦化する前に、
前記活性層表面に付着する有機物を除去する工程と、
前記有機物を除去した後に前記活性層表面に生成された自然酸化膜をフッ酸水溶液を用いた洗浄により除去する工程と
を更に含むことを特徴とする貼合せ基板の製造方法。 - 有機物の除去が、溶存オゾン水又は硫酸を用いた洗浄により、或いは酸素ガスのプラズマ又は酸素ガスのラジカルを用いた処理により行われる請求項1記載の貼合せ基板の製造方法。
- 自然酸化膜の除去が、濃度0.5〜10%のフッ酸水溶液と活性層表面とを0.5〜10分間接触させて洗浄することにより行われる請求項1記載の貼合せ基板の製造方法。
- 第1半導体基板を薄膜化することによる活性層の形成が、酸化膜の形成された前記第1半導体基板にイオン注入して、前記第1半導体基板内部にイオン注入領域を形成した後、前記第1半導体基板を酸化膜を介して第2半導体基板に重ね合せることにより積層体を形成し、更に前記積層体を前記イオン注入領域で分離することにより行われる請求項1記載の貼合せ基板の製造方法。
- 第1半導体基板を薄膜化することによる活性層の形成が、前記第1半導体基板を酸化膜を介して第2半導体基板に重ね合せることにより積層体を形成し、この積層体を熱処理して貼合せた後、前記第1半導体基板を所定の厚さに研磨することにより行われる請求項1記載の貼合せ基板の製造方法。
- 請求項1ないし5のいずれか1項に記載の方法で製造された貼合せ基板。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005335118A JP4977999B2 (ja) | 2005-11-21 | 2005-11-21 | 貼合せ基板の製造方法及びその方法で製造された貼合せ基板 |
EP06022406.0A EP1788621B1 (en) | 2005-11-21 | 2006-10-26 | Method for manufacturing a bonded substrate |
KR1020060111536A KR100841349B1 (ko) | 2005-11-21 | 2006-11-13 | 접합 기판의 제조 방법 및 그 제조 방법을 이용하여 제조된접합 기판 |
US11/562,162 US7442623B2 (en) | 2005-11-21 | 2006-11-21 | Method for manufacturing bonded substrate and bonded substrate manufactured by the method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005335118A JP4977999B2 (ja) | 2005-11-21 | 2005-11-21 | 貼合せ基板の製造方法及びその方法で製造された貼合せ基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007142229A JP2007142229A (ja) | 2007-06-07 |
JP4977999B2 true JP4977999B2 (ja) | 2012-07-18 |
Family
ID=37771131
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005335118A Active JP4977999B2 (ja) | 2005-11-21 | 2005-11-21 | 貼合せ基板の製造方法及びその方法で製造された貼合せ基板 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7442623B2 (ja) |
EP (1) | EP1788621B1 (ja) |
JP (1) | JP4977999B2 (ja) |
KR (1) | KR100841349B1 (ja) |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5256625B2 (ja) * | 2007-03-05 | 2013-08-07 | 株式会社Sumco | 貼り合わせウェーハの評価方法 |
JP5135935B2 (ja) * | 2007-07-27 | 2013-02-06 | 信越半導体株式会社 | 貼り合わせウエーハの製造方法 |
JP5499428B2 (ja) | 2007-09-07 | 2014-05-21 | 株式会社Sumco | 貼り合わせウェーハの製造方法 |
JP5522917B2 (ja) * | 2007-10-10 | 2014-06-18 | 株式会社半導体エネルギー研究所 | Soi基板の製造方法 |
JP5088681B2 (ja) * | 2007-10-15 | 2012-12-05 | セイコーエプソン株式会社 | 圧電振動子の製造方法 |
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JP5496598B2 (ja) * | 2008-10-31 | 2014-05-21 | 信越化学工業株式会社 | シリコン薄膜転写絶縁性ウェーハの製造方法 |
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JP5443819B2 (ja) * | 2009-04-30 | 2014-03-19 | 信越化学工業株式会社 | 粗面化された基板の製造方法 |
JP5120335B2 (ja) * | 2009-05-21 | 2013-01-16 | 株式会社Sumco | シリコンウェーハの加工方法 |
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US9123529B2 (en) | 2011-06-21 | 2015-09-01 | Semiconductor Energy Laboratory Co., Ltd. | Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate |
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CN111508833B (zh) * | 2020-06-18 | 2020-10-27 | 中芯集成电路制造(绍兴)有限公司 | 提高薄膜表面处理精度的方法及半导体器件的制造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP3649798B2 (ja) * | 1995-12-15 | 2005-05-18 | 株式会社半導体エネルギー研究所 | 半導体装置製造方法 |
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-
2005
- 2005-11-21 JP JP2005335118A patent/JP4977999B2/ja active Active
-
2006
- 2006-10-26 EP EP06022406.0A patent/EP1788621B1/en active Active
- 2006-11-13 KR KR1020060111536A patent/KR100841349B1/ko active IP Right Grant
- 2006-11-21 US US11/562,162 patent/US7442623B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20070117281A1 (en) | 2007-05-24 |
US7442623B2 (en) | 2008-10-28 |
KR20070053613A (ko) | 2007-05-25 |
EP1788621A2 (en) | 2007-05-23 |
EP1788621B1 (en) | 2015-08-05 |
JP2007142229A (ja) | 2007-06-07 |
EP1788621A3 (en) | 2009-07-01 |
KR100841349B1 (ko) | 2008-06-26 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
A131 | Notification of reasons for refusal |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R150 | Certificate of patent or registration of utility model |
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|
R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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