KR101408525B1

KR101408525B1 - 적층형 코일 부품

Info

Publication number: KR101408525B1
Application number: KR20120131550A
Authority: KR
Inventors: 손수환; 문병철; 송소연; 이영일
Original assignee: 삼성전기주식회사
Priority date: 2012-11-20
Filing date: 2012-11-20
Publication date: 2014-06-17
Anticipated expiration: 2032-11-20
Also published as: CN103839668A; US20140139308A1; US9147517B2; KR20140064330A

Abstract

본 발명은 적층형 코일 부품에 관한 것으로서, 본 발명에서는 내부 전극으로 구리-니켈 혼합물을 이용하여, 내부 전극과 세라믹층의 계면에 니켈과 페라이트의 혼합 영역이 형성됨으로써 세라믹층과 내부 전극 간의 접촉을 방해하여 두 재료 간에 발생할 수 있는 절연저항을 증가시켜 코일 부품의 특성 저하를 개선할 수 있다.

Description

적층형 코일 부품{Multilayered coil elements}

본 발명은 적층형 코일 부품에 관한 것이다.

스마트폰, 테블릿 PC와 같은 전자기기의 소형화, 고용량, 고효율화가 가속화 되면서 이들을 구성하는 인덕터와 같은 전자 부품(electronic component)의 중요성이 커지고 있다. 이는 각종 전자기기가 소형화, 고용량화 되면서 전자 부품은 좁은 공간에 집적되고, 모여있는 전자 부품들 간의 전자파 영향도 커지고, 처리할 정보의 양이 늘어나면서 능동소자도 늘어나게 되고 그에 따라 수동소자의 수요도 늘어나기 때문이다.

상기 인덕터를 포함한 적층형 코일 부품(multilayered coil element)은 내부 전극이 자성체로 덮여 있어 누설 자속(leakage magnetic flux)이 없고, 크로스 턱(cross talk)이 억제되고 고밀도 실장(high density assembly)에 적절하며, 큰 인덕턴스(inductance, L)를 유지하면서 소형화가 가능하고, 신뢰성이 높은 특징 때문에 다방면의 분야에 사용되고 있다.

이러한 적층형 코일 부품은 통상 자성 시트 또는 자성 페이스트와 내부 전극층(internal electrodes) 페이스트를 인쇄법이나 닥터 블레이드법 등에 따라 적층해 일체화시킨 후, 고온에서 소성시켜 얻어진 소결체 표면에 외부전극용 페이스트를 인쇄해 소성시킴으로써 제조된다.

상기 내부 전극층의 재료는 적층형 코일 부품의 직류 저항(direct current resistance)의 영향으로부터 저항율이 낮은 은(Ag)이 주로 이용되고 있다. 상기 은(Ag)은 귀금속으로 고온에서 산화되지 않는 특성을 가지기 때문에 일반 대기 분위기에서 탈바인더(반제품 상의 유기물을 고온에서 제거하는 공정) 및 소결시킬 수 있다. 그러나, 이러한 장점에도 불구하고, 귀금속이기 때문에 가격이 비싸고, 일시적인 가격 변동이 심하고, 최근 은 가격의 폭등은 제품 원가에 많은 부담을 주고 있어 이를 대체할 수 있는 재료의 개발이 필요하다.

따라서, 이러한 은(Ag) 이외에 일반적으로 내부 전극으로 사용될 수 있는 여러 금속들에 대한 연구가 진행되어 왔다. 그러나, 구리(Cu)를 제외하고는 대부분 은에 비하여 크게 높은 비저항을 가지고 있어 효율이 낮아도 무방한 특수 용도를 제외하고는 일반적인 코일 소자용 내부 전극으로서는 사용이 부적당한 것으로 알려져 있다.

미국 공개 특허 2011-0285494

이를 해결하기 위해, 적층형 코일 부품의 내부 전극 재료로서 은(Ag) 대신에 가격이 저렴한 구리(Cu)로 대체하려는 움직임이 일어나고 있다. 그러나, 구리는 산화되기 쉬운 특성 때문에 우수한 가격 경쟁력에도 불구하고 실질적으로 내부 전극 재료로서 사용하고 있지는 못한 실정이다.

따라서, 상기 적층형 코일 부품의 내부 전극 재료로 은 대신에 구리를 대체하기 위해서는 상기와 같은 문제를 해결할 수 있는 방법이 시급하다.

한편, 적층 세라믹 콘덴서(Multilayer ceramic condenser, 이하 MLCC 라 함)는 성형된 유전체층 시트 위에 전도성 페이스트를 스크린, 그라비아 또는 기타 방식으로 인쇄하여 전극층을 형성하여 내부 전극층을 인쇄하고, 상기 내부 전극층이 인쇄된 시트를 적층하여 제조된 것이다. 상기 MLCC의 내부 전극층은 주로 니켈(Ni), 구리(Cu) 등의 금속 분말을 사용하는 것으로 알려져 있다.

MLCC는 적층형 코일 부품과 외관 형상 및 제작 방법이 많이 유사하나, MLCC의 경우 유전체 세라믹에 박층으로 제작된 직사각형 형태의 내부 전극을 교차로 적층하여 높은 정전용량을 구현하는 제품으로, 각각의 내부 전극은 칩 내부에서는 서로 접촉되지 않는 병렬 형태의 콘덴서를 구현한 제품이다.

반면에 적층형 코일 부품은 세라믹 내층에 코일 형태의 내부 전극을 형성시키고, 상기 코일 형태의 내부 전극은 서로 연결되어 코일에 흐르는 전류에 회로의 인덕턴스, 임피던스 구현을 목적으로 한다.

또한 MLCC에서는 주로 1000℃ 이상의 고온에서 소성이 이루어지기 때문에 1000℃ 미만에서 소성되는 적층형 코일 부품과는 메커니즘이 상이하다고 볼 수 있다.

또한, 적층형 코일 부품에서는 내부 전극으로 구리를 사용하게 되면 저항이 증가되는 문제로 그 적용이 제한적이지만, MLCC에서는 저항(Rdc) 의미가 없으며, 내부 전극으로 구리를 사용하여 산화가 되더라도 그 응용에 있어서는 크게 문제되지 않는 것으로 알려져 있다.

따라서, 종래 MLCC의 내부 전극층 재료로 구리 및 니켈을 사용하는 것이 일반화 되어있다 하더라도, 이러한 기술로부터 적층형 코일 부품의 내부 전극 재료로 단순 치환하여 사용하는 데는 여전히 한계가 있다.

이에 본 발명에서는 종래 적층형 코일 부품의 내부 전극 재료로서 은 대신에 구리를 사용함에 따른 종래 기술의 문제들을 해결할 수 있는 적층형 코일 부품을 제공하는 데 그 목적이 있다.

본 발명의 일 실시예에 따른 적층형 코일 부품은 복수개의 세라믹층이 적층된 본체; 및 상기 복수개의 세라믹층에 형성되는 복수개의 내부 전극을 포함하며, 상기 내부 전극은 상기 세라믹층에 형성된 비아 홀로 층간 연결되어 코일 패턴을 형성하는 적층형 코일 부품으로, 상기 내부 전극은 구리-니켈 혼합물을 이용하여 형성되며, 상기 내부 전극과 세라믹층의 계면에 니켈과 페라이트의 혼합 영역이 형성되는 것을 특징으로 한다.

본 발명의 실시예에 따르면, 상기 구리-니켈 혼합물은 구리-니켈 혼합 분말, 구리-니켈 얼로이, 및 니켈이 코팅된 구리 분말로 이루어진 그룹으로부터 선택되는 1종 이상일 수 있다.

본 발명의 실시예에 따르면, 상기 내부 전극 중 니켈 함량은 5~25중량%로 포함되는 것이 바람직하다.

상기 니켈과 페라이트의 혼합 영역은 상기 내부 전극의 니켈과 상기 세라믹층의 페라이트를 포함하여 형성될 수 있다.

본 발명의 실시예에 따르면, 상기 니켈과 페라이트의 혼합 영역은 0.2 ~ 5㎛ 의 두께로 형성될 수 있다.

상기 세라믹층은 NiZn 페라이트 또는 MnNiZn 페라이트가 바람직하게 사용될 수 있다.

본 발명의 상기 적층형 코일 부품은 적층형 칩 인덕터, 적층형 칩 비드, 및 적층형 파워 인덕터 중에서 선택되는 것일 수 있다.

또한, 본 발명의 다른 일 실시예에 따른 적층형 코일 부품은 복수개의 세라믹층이 적층된 본체; 및 상기 복수개의 세라믹층에 형성되는 복수개의 내부 전극을 포함하며, 상기 내부 전극은 상기 세라믹층에 형성된 비아 홀로 층간 연결되어 코일 패턴을 형성하는 적층형 코일 부품으로, 상기 내부 전극은 구리-니켈 혼합물을 이용하여 형성되며, 상기 내부 전극에서 구리 대비 니켈의 면적비(A_Ni/A_Cu ratio)는 0.03 ~ 0.20 를 만족하는 것을 특징으로 한다.

상기 내부 전극 중 니켈의 함량은 5~25중량%로 포함되는 것이 바람직하다.

상기 구리 대비 니켈의 면적비(A_Ni/A_Cu ratio)는 상기 내부 전극과 세라믹층의 계면으로부터 0 ~ 1.0 ㎛ 의 두께에 분포된 니켈을 제외한 전극 내부에 존재하는 구리 대비 니켈의 면적을 의미한다.

본 발명의 실시예에 따르면, 적층형 코일 부품의 내부 전극 재료로서 구리와 니켈의 혼합물을 사용하여 상기 내부 전극과 세라믹층 계면에 니켈과 페라이트의 혼합 영역이 형성됨으로써, 세라믹층과 내부 전극 간의 접촉을 방해하여 두 재료 간에 발생할 수 있는 절연저항을 증가시켜 코일 부품의 특성 저하를 개선할 수 있다.

또한, 본 발명에 따르면, 적층형 코일 부품의 내부 전극 재료로서 구리와 니켈의 혼합물을 사용하면서, 상기 내부 전극에서 니켈의 함량비를 조절하여 구리 대비 니켈의 면적비를 최적화시켜 코일 부품의 특성 저하를 방지하여, 코일 부품의 임피던스(Z), 인덕턴스(L) 등의 페라이트 특성을 개선시키는 효과를 가진다.

따라서, 본 발명에 따른 구리와 니켈의 혼합물로 된 내부 전극은 일반적인 적층형 칩 비드, 적층형 칩 인덕터, 및 적층형 파워 인덕터 제품 등에 사용할 수 있다.

도 1은 본 발명의 일 실시예에 따른 적층형 인덕터의 구조를 나타낸 것이고,
도 2는 상기 도 1의 내부 전극을 확대한 구조이고,
도 3은 본 발명에 따른 적층형 코일 부품의 구조를 나타낸 것이고,
도 4는 본 발명의 일 실시예에 따른 내부 전극의 내부 구조를 나타낸 것이고,
도 5은 본 발명의 일 실시예에 따른 적층형 코일 부품의 내부 구조를 광학현미경으로 측정한 사진이고,
도 6은 본 발명의 일 실시예에 따른 적층형 코일 부품의 제조 과정 중 코일 형성 과정을 나타낸 것이고,
도 7과 8은 각각 비교예와 실시예에 따라 제조된 적층형 코일 부품의 임피던스 측정 결과이다.
도 9는 상기 도 5의 광학현미경 사진의 일부를 주사전자현미경으로 측정한 사진이고,
도 10은 상기 도 9를 EPDA mapping하여 내부 전극에서 구리(a)와 니켈(b)의 분포를 측정한 사진이다.

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.

본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.

본 발명의 일 실시예에 따른 적층형 코일 부품은 그 단면을 나타낸 다음 도 1에서와 같이, 복수개의 세라믹층이 적층된 본체(110); 및 상기 복수개의 세라믹층에 형성되는 복수개의 내부 전극(120)을 포함하며, 상기 내부 전극은 상기 세라믹층에 형성된 비아 홀로 층간 연결되어 코일 패턴을 형성하는 적층형 코일 부품으로, 상기 내부 전극(120)은 구리-니켈 혼합물을 이용하여 형성되며, 상기 내부 전극과 세라믹층의 계면에 니켈과 페라이트의 혼합 영역(240)이 형성되는 것을 특징으로 한다.

상기 실시예에서는 구리-니켈 혼합물을 내부 전극(120)으로 사용하면서, 상기 내부 전극(120)에 포함된 니켈의 일부와, 상기 세라믹층(110)에 포함된 페라이트의 일부가 빠져 나와 상기 세라믹층과 내부 전극(120)의 계면에 니켈과 페라이트의 혼합 영역(140)이 형성된 데 특징이 있다.

내부 전극 재료로서 종래와 같이 구리만을 사용하는 경우, 가소 공정에서 구리의 산화로 인해 저항이 증가되어 코일 부품의 특성을 떨어뜨릴 수 있기 때문에 이를 방지하기 위하여 본 발명에서는 구리와 함께 니켈을 혼합 사용하는 것이 바람직하다.

또한, 상기 내부 전극 재료로서 구리와 니켈을 혼합 사용하는 경우, 세라믹층과 내부 전극 간의 접촉을 방해하여 두 재료 간에 발생할 수 있는 절연저항을 증가시켜 코일 부품의 특성 저하를 개선할 수 있다.

본 발명의 상기 "니켈과 페라이트의 혼합 영역(140)"은 내부 전극(120)에 포함된 니켈과 세라믹층에 포함된 페라이트를 포함하여 형성된 영역을 의미하며, 상기 니켈과 페라이트의 혼합 영역에서는 니켈이 주를 이루고, 페라이트가 일부 포함된다.

상기 도 1의 내부 전극(120)을 확대한 다음 도 2를 참조하면, 전극의 내부에는 구리와 니켈이 혼합 분포된 내부 전극(120)이 있고, 그 외곽에는 상기 내부 전극(120)으로부터 빠져 나온 니켈과 상기 세라믹층으로부터 빠져 나온 페라이트를 포함하는 니켈과 페라이트의 혼합 영역(140)이 형성되어 있다.

상기 니켈과 페라이트의 혼합 영역(140)은 내부 전극(120)의 구리와 세라믹층의 페라이트 간의 반응을 억제시키는 베리어(barrier)인 일종의 절연막으로 작용하여 두 재료 간에 발생할 수 있는 절연 저항을 증가시켜, 저항 손실을 최소화 하면서 원하는 수준의 전기적 특성 (임피던스)을 향상시키는 역할을 한다.

본 발명의 상기 니켈과 페라이트의 혼합 영역(140)은 0.2 ~ 5㎛ 의 두께로 형성되는 것이 절연 저항의 향상과 전기적 특성 개선에 특히 바람직하다.

본 발명에 따른 내부 전극으로 사용되는 구리-니켈 혼합물은 구리-니켈 혼합 분말, 구리-니켈 얼로이, 및 니켈이 코팅된 구리 분말로 이루어진 그룹으로부터 선택되는 1종 이상의 형태로 포함될 수 있다.

상기 구리-니켈 혼합 분말의 경우, 단순히 구리 분말과 니켈 분말을 혼합한 것을 의미한다. 이때, 상기 구리-니켈 혼합 분말 중 니켈 함량은 혼합 분말 총 함량 중 5~25중량%로 포함되는 것이 바람직하다. 상기 구리-니켈 혼합 분말 중 니켈 함량이 5중량% 미만에서는 구리와 세라믹층의 페라이트와의 절연저항을 증가시키는 효과가 미흡하고, 또한, 25중량%를 초과하는 경우 저항(Rdc)이 너무 높아져 코일 부품의 특성이 저하되어 바람직하지 못하다.

또한, 상기 구리-니켈 얼로이는, 구리와 니켈이 합금 형태로 이루어진 것을 의미한다. 상기 구리-니켈 얼로의 제조방법은 특별히 한정되지 않고, 공지된 방법을 이용하여 구리와 니켈을 합금시킬 수도 있고, 시판되는 구리-니켈 얼로이를 사용할 수도 있다. 상기 구리-니켈 얼로이 중의 니켈 함량은 5~25중량%로 포함되는 것이 바람직하다. 상기 구리-니켈 얼로이 중 니켈 함량이 5중량% 미만에서는 구리와 세라믹층의 페라이트와의 절연저항을 증가시키는 효과가 미흡하고, 또한, 25중량%를 초과하는 경우 저항(Rdc)이 너무 높아져 코일 부품의 특성이 저하되어 바람직하지 못하다.

또한, 상기 니켈이 코팅된 구리 분말은 구리 분말의 표면을 니켈로 코팅한 것을 의미하며, 상기 구리 분말에 코팅된 니켈층의 두께는 0.2 ~ 1.0 ㎛ 인 것이 바람직하나, 특별히 한정되는 것은 아니다. 다만, 상기 구리 분말에 코팅되는 니켈의 함량은 전체 함량 중 5~25중량%로 포함되는 것이 바람직하다. 상기 니켈이 코팅된 구리 분말 중 니켈 함량이 5중량% 미만에서는 구리와 세라믹층의 페라이트와의 절연저항을 증가시키는 효과가 미흡하고, 또한, 25중량%를 초과하는 경우 저항(Rdc)이 너무 높아져 코일 부품의 특성이 저하되어 바람직하지 못하다.

상기 세라믹층은 NiZn 페라이트 또는MnNiZn 페라이트가 바람직하게 사용될 수 있으며, 여기에 소결 조제로 글래스(Glass), Bi₂0₃, V₂0₅ 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한, 상기 세라믹층 형성을 위해 공지된 용매와 고분자 바인더를 포함할 수 있으며, 그 종류와 함량은 특별히 한정되지 않고, 통상의 세라믹층 수준으로 포함시킬 수 있다.

또한, 상기 적층형 코일 부품은 외부 전극(130)을 포함하며, 상기 외부 전극(130)은 상기 내부 전극(120)과 동일한 재료를 사용하거나, 다른 금속을 사용할 수도 있으며, 그 재료가 특별히 한정되는 것은 아니다.

상기 구조를 가지는 본 발명의 상기 적층형 코일 부품은 적층형 칩 인덕터, 적층형 칩 비드, 및 적층형 파워 인덕터 등에 적용될 수 있다.

또한, 본 발명의 다른 일 실시예에 따른 적층형 코일 부품은 그 단면을 나타낸 다음 도 3을 참조하면, 복수개의 세라믹층이 적층된 본체(110); 및 상기 복수개의 세라믹층에 형성되는 복수개의 내부 전극(120)을 포함하며, 상기 내부 전극(120)은 상기 세라믹층에 형성된 비아 홀로 층간 연결되어 코일 패턴을 형성하는 적층형 코일 부품으로, 상기 내부 전극(120)은 구리-니켈 혼합물을 이용하여 형성되며, 상기 내부 전극에서 구리 대비 니켈의 면적비(A_Ni/A_Cu ratio)는 0.03~ 0.2 만족하는 것을 특징으로 한다.

상기 실시예에 따르면, 내부 전극 재료로서 구리-니켈 혼합물을 사용하되, 내부 전극에서 구리 대비 니켈의 면적비를 최적화한 것이다. 상기 구리-니켈 혼합물은 구리-니켈 혼합 분말, 구리-니켈 얼로이, 및 니켈이 코팅된 구리 분말로 이루어진 그룹으로부터 선택되는 1종 이상의 형태로 포함될 수 있다.

다만, 각 종류의 상기 구리-니켈 혼합물에는 니켈 함량이 5~25중량%로 포함되는 것이 바람직하며, 니켈 함량이 5중량% 미만에서는 구리와 세라믹층의 페라이트와의 절연저항을 증가시키는 효과가 미흡하고, 또한, 25중량%를 초과하는 경우 저항(Rdc)이 너무 높아져 코일 부품의 특성이 저하되어 바람직하지 못하다.

또한, 본 발명에 따른 상기 내부 전극은 구리 대비 니켈의 면적비(A_Ni/A_Cu ratio)는 0.03~ 0.2 를 만족하는 것을 특징으로 한다. 본 발명에 따른 상기 내부 전극(120)을 확대한 다음 도 4를 참조하면, 전극의 내부에서는 구리(121)와 니켈(122)이 혼합되어 분산되어 있는데, 본 발명에서는 상기 내부 전극 중 구리 대비 니켈이 차지하는 면적비(A_Ni/A_Cu ratio)가 0.03~ 0.2 인 것이 바람직하다. 상기 내부 전극에서 구리에 대한 니켈의 면적비가 0.05 미만이어서 니켈의 함량이 너무 적게 포함되는 경우에는 구리의 산화 반응 억제 효과가 미흡하고, 또한, 0.5를 초과하여 니켈의 함량이 너무 많게 되면 Rdc의 증가로 적층형 부품의 특성을 저하시켜 바람직하지 못하다.

상기 내부 전극에서 구리 대비 니켈의 면적비는 다음과 같이 측정할 수 있다. 먼저, 도 1과 같은 구조를 가지는 본 발명의 적층형 코일 부품을 광학현미경 사진으로 측정해 보면, 다음 도 5에서와 같이 흑백의 명함으로 구별되는 구조를 얻을 수 있다.

다음 도 5를 참조하면, 복수개의 세라믹층이 적층된 본체(110); 및 상기 복수개의 세라믹층에 형성되는 복수개의 내부 전극(120)을 포함하는데, 상기 내부 전극에는 니켈(121, 검은 부분)과 구리(122, 흰색 부분)가 혼합되어 분포된 것을 알 수 있다.

본 발명에 따른 내부 전극(120)에서 구리 대비 니켈의 면적비는 상기 내부 전극(120)과 세라믹층의 계면으로부터 0 ~ 1.0㎛의 두께에 분포된 니켈을 제외한 내부 전극(120)에 존재하는 니켈의 면적만을 계산한 것을 의미한다.

또한, 상기 내부 전극(120)에 포함된 니켈은 소성 과정에서 상기 내부 전극(120)으로부터 빠져 나오고, 세라믹층의 페라이트가 빠져나와 상기 내부 전극(120)과 세라믹층의 계면에 별도의 니켈과 페라이트의 혼합 영역(140)을 형성한다. 따라서, 본 발명의 내부 전극(120)에서 구리 대비 니켈의 면적비는 상기 니켈과 페라이트의 혼합 영역(140)에 포함되는 니켈의 면적은 제외하고, 순수한 내부 전극(120)에 존재하는 니켈의 면적만을 의미하는 것이다.

구체적으로는 상기 내부 전극과 세라믹층의 계면으로부터 0 ~ 1.0 ㎛의 두께를 제외한 내부 전극의 임의의 영역을 선정하여, 광학 현미경 사진을 찍는다. 그 다음, 상기 광학현미경 사진으로부터 EPMA mapping 과정을 거치면 구리와 니켈이 서로 다른 색상으로 표시되는 사진을 얻을 수 있다. 이로부터, 내부 전극의 전체 면적에서 구리가 차지하는 면적 대비 니켈이 차지하는 면적비를 계산할 수 있다.

한편, 상기 니켈과 페라이트의 혼합 영역(140)은 0.2 ~ 5㎛ 의 두께로 형성되는 것이 절연 저항의 향상과 전기적 특성 개선에 특히 바람직하다.

상기 세라믹층은 NiZn 페라이트 또는 MnNiZn 페라이트가 바람직하게 사용될 수 있으며, 여기에 소결 조제로 글래스(Glass), Bi₂0₃, V₂0₅ 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한, 상기 세라믹층 형성을 위해 공지된 용매와 고분자 바인더를 포함할 수 있으며, 그 종류와 함량은 특별히 한정되지 않고, 통상의 세라믹층 수준으로 포함시킬 수 있다.

이하에서 본 발명에 따른 적층형 코일 부품의 제조과정을 다음 도 6을 참조하여 설명한다. 먼저 적층형 코일 부품은 테이프(Tape) 성형을 통하여 제작된 유기물이 포함된 세라믹층(110)에 층간 연결을 위한 비아 홀(Via hole, 111)을 만들고, 이 홀에 맞추어, 내부 전극 페이스트(내부 전극, 120)를 시트 위에 인쇄함으로써 패턴을 형성한다. 이렇게 인쇄된 패턴을 정확한 위치에 맞추어 적층을 하게 되면, 층간 비아(111)를 통한 내부 전극 페이스트의 연결에 의하여 전체적으로 코일을 형성하게 된다. 상기 코일 형태의 반제품을 절단하여 개개의 칩으로 분리한 후 대기 중에서 열풍을 가하여 유기물을 제거하고(탈바인더), 이를 다시 800℃ 이상의 고온의 로에서 소성시켜 칩 인덕터를 형성하게 된다.

상기 세라믹층은 NiZn 페라이트 또는 MnNiZn 페라이트를 포함하는 페이스트로부터 자성체 시트(페라이트 시트)를 제작한다. 구체적으로는, Fe₂O₃, NiO, ZnO를 주재료로 하는 가소분쇄 후의 페라이트 미분말에 에탄올 등의 용제와 PVA 등의 바인더를 첨가, 혼합하여 페라이트 페이스트를 얻은 후, 이 페라이트 페이스트를 PET 등의 필름상에 닥터 블레이드법 등의 방법으로 면 형상으로 도포하여 자성체 시트(페라이트 시트)를 얻는다.

그 다음, 상기 세라믹층에 금형에 의한 펀칭이나 레이저 가공에 의한 천공 등의 수법에 의해 비어 홀을 소정 배열로 형성시키고, 상기 세라믹층에 내부 전극 형성을 위한 도전 페이스트를 소정 패턴으로 인쇄시킨다.

또한, 본 발명에 따른 적층형 코일 부품이 파워 인덕터인 경우, 비자성체 재료를 이용하여 상기 세라믹층 내부에 갭층 형성 단계를 더 포함할 수 있다.

본 발명에서는 상기 내부 전극으로 구리와 니켈이 혼합된 구리-니켈 혼합 분말, 구리-니켈 얼로이, 및 니켈이 코팅된 구리 분말로 이루어진 그룹으로부터 선택되는 1종 이상의 형태를 이용하여 상기 세라믹층에 형성시킨다. 본 발명에 따른 내부 전극에 사용되는 상기 구리-니켈 혼합물 중에는 니켈이 5~25중량%로 포함되도록 하는 것이 중요하다. 또한, 상기 내부 전극의 형성 방법은 특별히 한정되지 않고, 인쇄법이나 닥터 블레이드법과 같은 종래 공지된 방법을 따를 수 있다.

상기 내부 전극이 형성된 각 세라믹층을 비어를 통해 서로 접속시켜 나선 형상의 코일이 구성되도록 적층해 일체화시킨다. 상기 적층체를 소정의 치수로 절단하여 칩 형태의 미소성 적층체를 얻는다.

상기 미소성 적층체를 공기 중에서 약 150~250℃에서 가열하여 바인더 성분을 제거시키는 가소 공정을 거친다. 본 발명에서는 상기 내부 전극으로 구리와 니켈 혼합물을 사용하여, 구리의 산화 억제 효과로 상기 적층체 칩의 가소 공정을 용이하게 수행할 수 있다.

그 다음, 상기 바인더 성분 제거 후의 미소성 적층체를 소성시켜 칩 형상의 적층체를 얻는다. 상기 소성 조건은 특별히 한정되지 않고, 일반적인 적층형 코일 부품의 소성 조건에 따라 수행할 수 있으며, 산소가 농도가 적게 유지되는 환원 분위기에서 소성시키는 것이 바람직하다.

또한, 외부 전극 형성을 위해 상기 칩 형상의 적층체 양 단부에 딥 코팅(dip coating) 등의 방법으로 도전성 페이스트를 도포한다. 상기 외부 전극 형성을 위한 도전성 페이스트는 상기 내부 전극과 동일한 재료를 사용하거나, 종래 은(Ag)을 주성분으로 한 금속 페이스트를 사용할 수 있으며, 그 재료가 특별히 한정되는 것은 아니다.

또한, 상기 적층체를 소성시켜 적층체의 단부에 외부 전극을 형성시켜 적층 인덕터를 제조할 수 있다. 상기 외부 전극에는 니켈, 주석과 같은 도금 공정을 적용할 수도 있다.

이하에서 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 실시예는 본 발명을 예시하기 위한 것일 뿐, 본 발명의 범위가 이들 실시예에 의해 제한되는 것으로 해석되어서는 안 된다. 또한, 이하의 실시예에서는 특정 화합물을 이용하여 예시하였으나, 이들의 균등물을 사용한 경우에 있어서도 동등 유사한 정도의 효과를 발휘할 수 있음은 당업자에게 자명하다.

실시예 및 비교예

본 실시예에서는 다음 표 1에 따른 니켈 함량을 포함하는 내부 전극 재료를 이용하여 다음 도 6의 과정을 거쳐 적층형 인덕터를 제조하였다.

실험예 1

상기 제조된 적층형 인덕터의 임피던스와 Rdc를 측정하였으며, 그 결과를 다음 표 1, 도 7과 8에 나타내었다.

시료 No	내부전극에서의 Ni 함량 (wt%)	내부 전극에서 구리 대비 니켈의 면적비	Impedance(Ohm)	Rdc(ohm)
1*	0	0	400	166
2*	3	0.015	419	170
3	5	0.030	482	178
4	7	0.033	548	183
5	10	0.055	625	187
6	13	0.085	666	216
7	15	0.133	670	231
8	18	0.136	668	255
9	20	0.152	696	265
10	23	0.174	699	266
11	25	0.200	708	297
12*	27	0.212	711	311
13*	30	0.235	712	324
14*	35	0.266	710	366
*는 본 발명 범위에 속하지 않는 것임

상기 표 1을 참조하면, 적층형 인덕터의 내부전극 재료로서 구리와 니켈을 혼합 사용하되, 그 함량을 5~25중량% 범위로 포함되는 경우 내부 전극에서 구리 대비 니켈의 면적비가 0.03~ 0.2 를 만족하는 것을 알 수 있다.

또한, 상기 표 1의 결과에서와 같이, 본 발명에 따른 적층 인덕터 제조시, 내부 전극으로 구리와 니켈을 혼합 사용하되, 상기 니켈의 함량을 5~25중량%로 조절시킴으로써 적층형 인덕터의 저항을 효과적으로 조절할 수 있음을 알 수 있다. 니켈의 함량이 전체 내부 전극 중 5중량 미만인 경우(시료 No 1, 2) 임피던스를 높이고 저항을 낮추는 데 미흡하며, 또한, 25중량%를 초과하여 과량으로 포함되는 경우(시료 No 12 ~ 14) R_DC가 증가되어 적층형 인덕터의 특성이 저하될 수 있기 때문에 바람직하지 못하다.

또한, 니켈이 첨가되지 않은 내부전극(Cu만을 100중량% 사용)을 사용한 적층형 인덕터의 임피던스(Z)는 다음 도 7에서와 같이 400ohm 수준으로 (@100MHz, agilent 4291B, Fixture 16193A) 측정되었다.

그러나, 니켈이 20중량% 함유된 내부전극을 사용한 적층형 인덕터의 임피던스(Z)는 다음 도 8에서와 같이 696ohm 정도로 측정되었다.

또한, 도 7과 8에서 임피던스(Z)의 최대점 및 R-X cross point 가 나타나는 주파수는 유사한 것을 알 수 있다. 임피던스 |Z| = R + jX 로 나타나게 되는데, 비드 제품의 설계(코일의 크기 면적, 감은수)와 재료의 투자율이 동일하면 R 과 X 가 교차되는 점은 일정하다. 동일 설계에서 투자율이 증가하면 R 과 X 가 교차되는 점은 저주파로 이동하고, 투자율이 감소하면 고주파로 이동하는 특징이 있다. 따라서, 상기 결과로 미루어 것으로 미루어 페라이트 재료의 투자율은 동일한 것으로 판단되며, 내부전극에서 니켈의 함유 여부에 따라 임피던스(Z) 특성이 크게 달라지는 것을 알 수 있다.

실험예 2

본 발명의 실시예에 따라 제조된 적층형 인덕터의 구조를 광학 현미경 사진으로 확인하였으며(도 5), 상기 도 5의 일부를 주사전자현미경으로 관찰하고 그 결과를 다음 도 9에 나타내었다. 또한, 도 9를 EPMA mapping 을 통해 다음 도 10(a)에서는 구리의 형태를, 다음 도 10(b)에서는 니켈의 형태를 나타내었다. 이로부터 내부전극에서 구리 대비 니켈의 면적비를 계산하여 상기 표 1에 나타내었다.

다음 도 5를 참조하면, 본 발명에 따른 적층형 인덕터는 세라믹층과 상기 세라믹층에 인쇄된 내부 전극을 포함하며, 상기 내부 전극은 구리(흰 부분)와 니켈(검은 부분)이 혼합 분포되어 있으며, 상기 내부 전극과 세라믹층의 계면에 검은 색 띄 모양의 니켈과 페라이트의 혼합 영역(3 ~ 5㎛)이 형성된 것을 확인할 수 있었다.

또한, 다음 도 5의 일부를 주사전자현미경으로 관찰한 다음 도 9의 사진에서도 내부 전극에서 니켈(검은 부분)과 구리(흰색 부분)가 혼합되어 분포되며, 상기 내부 전극과 세라믹층의 계면에 검은 색의 니켈과 페라이트의 혼합 영역이 형성된 것을 확인할 수 있었다.

상기 주사전자현미경 사진을 EPMA mapping 을 통하여 이미지화하는 경우, 다음 도 10(a)에서와 같이 구리가 차지하는 부분이 표시되며, 다음 도 10(b)에서는 니켈이 차지하는 부분이 흰색의 이미지로 나타나는 것을 알 수 있다. 따라서, 상기 구리와 니켈의 이미지로부터 내부 전극에서 구리 대비 니켈의 면적비를 계산할 수 있고, 본 발명의 상기 표 1의 면적비를 이러한 방법으로 계산된 것이다.

110 : 세라믹층
111 : 비아 홀
120 : 내부 전극
121 : 니켈(Ni)
122 : 구리(Cu)
130 : 외부 전극
140 : 니켈과 페라이트의 혼합 영역

Claims

복수개의 세라믹층이 적층된 본체; 및 상기 복수개의 세라믹층에 형성되는 복수개의 내부 전극을 포함하며, 상기 내부 전극은 상기 세라믹층에 형성된 비아 홀로 층간 연결되어 코일 패턴을 형성하는 적층형 코일 부품으로,
상기 내부 전극은 구리-니켈 혼합물을 이용하여 형성되며,
상기 내부 전극과 세라믹층의 계면에 니켈과 페라이트의 혼합 영역이 형성되되,
상기 내부 전극 중 니켈 함량은 5~25중량%로 포함되는 적층형 코일 부품.
제1항에 있어서,
상기 구리-니켈 혼합물은 구리-니켈 혼합 분말, 구리-니켈 얼로이, 및 니켈이 코팅된 구리 분말로 이루어진 그룹으로부터 선택되는 1종 이상인 적층형 코일 부품.
삭제
제1항에 있어서,
상기 니켈과 페라이트의 혼합 영역은 상기 내부 전극의 니켈과 상기 세라믹층의 페라이트를 포함하여 형성되는 것인 적층형 코일 부품.
제1항에 있어서,
상기 니켈과 페라이트의 혼합 영역은 0.2 ~ 5㎛ 의 두께로 형성되는 것인 적층형 코일 부품.
제1항에 있어서,
상기 세라믹층은 NiZn 페라이트 또는 MnNiZn 페라이트인 적층형 코일 부품.
제1항에 있어서,
상기 적층형 코일 부품은 적층형 칩 인덕터, 적층형 칩 비드, 및 적층형 파워 인덕터인 적층형 코일 부품.
복수개의 세라믹층이 적층된 본체; 및 상기 복수개의 세라믹층에 형성되는 복수개의 내부 전극을 포함하며, 상기 내부 전극은 상기 세라믹층에 형성된 비아 홀로 층간 연결되어 코일 패턴을 형성하는 적층형 코일 부품으로,
상기 내부 전극은 구리-니켈 혼합물을 이용하여 형성되며, 상기 내부 전극에서 구리 대비 니켈의 면적비(A_Ni/A_Cu ratio)는 0.03~0.2 를 만족하며,
상기 내부 전극 중 니켈 함량은 5~25중량%로 포함되는 적층형 코일 부품.
제8항에 있어서,
상기 구리-니켈 혼합물은 구리-니켈 혼합 분말, 구리-니켈 얼로이, 및 니켈이 코팅된 구리 분말로 이루어진 그룹으로부터 선택되는 1종 이상인 적층형 코일 부품.
삭제
제8항에 있어서,
상기 구리 대비 니켈의 면적비(A_Ni/A_Cu ratio)는 상기 내부 전극과 세라믹층의 계면으로부터 0 ~ 1.0 ㎛ 의 두께에 분포된 니켈을 제외한 전극 내부에 존재하는 구리 대비 니켈의 면적인 적층형 코일 부품.
제8항에 있어서,
상기 세라믹층은 NiZn 페라이트 또는 MnNiZn 페라이트인 적층형 코일 부품.
제8항에 있어서,
상기 적층형 코일 부품은 적층형 칩 인덕터, 적층형 칩 비드, 및 적층형 파워 인덕터인 적층형 코일 부품.