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KR101496814B1 - 적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터의 실장 기판 - Google Patents

적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터의 실장 기판 Download PDF

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KR101496814B1
KR101496814B1 KR20130089618A KR20130089618A KR101496814B1 KR 101496814 B1 KR101496814 B1 KR 101496814B1 KR 20130089618 A KR20130089618 A KR 20130089618A KR 20130089618 A KR20130089618 A KR 20130089618A KR 101496814 B1 KR101496814 B1 KR 101496814B1
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internal electrode
electrode
ceramic
internal
powder
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김종한
이민곤
이윤희
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삼성전기주식회사
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Abstract

본 발명의 일 실시형태는 유전체층을 포함하는 세라믹 본체; 및 상기 유전체층을 사이에 두고 상기 세라믹 본체 내에 배치되는 복수의 내부 전극;을 포함하며, 상기 세라믹 본체의 폭-두께 방향을 포함하는 단면에 있어서, 상기 내부전극의 폭 방향 중심부에서 측정한 최상부 내부전극과 최하부 내부전극의 거리를 a, 상기 내부전극의 폭 방향 단부에서 측정한 상기 최상부 내부전극과 상기 최하부 내부전극의 거리를 b라고 할 때, 0.953≤a/b≤0.996을 만족하는 적층 세라믹 커패시터를 제공할 수 있다.

Description

적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터의 실장 기판{Multilayered ceramic capacitor, the method of the same and board for mounting the same}
본 발명은 적층 세라믹 커패시터, 적층 세라믹 커패시터의 제조방법 및 적층 세라믹 커패시터가 실장된 기판에 관한 것이다.
일반적으로 커패시터, 인덕터, 압전 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 세라믹 본체 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서 고용량이 보장되고, 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근 전기, 전자기기 산업의 고성능화 및 경박단소화에 따라 전자부품에 있어서도 소형, 고성능 및 고용량화가 요구되고 있다. 특히 CPU의 고속화, 기기의 소형 경량화, 디지털화 및 고기능화가 진전됨에 따라, 적층 세라믹 커패시터도 소형화, 박층화, 고용량화, 고주파영역에서의 저임피던스화 등의 특성을 구현하기 위한 연구 개발이 활발히 진행되고 있다.
일본 공개특허공보 제2002-164248 호
본 발명은 고용량 고신뢰성의 적층 세라믹 커패시터, 적층 세라믹 커패시터의 제조방법 및 적층 세라믹 커패시터가 실장된 기판을 제공하고자 한다.
본 발명의 일 실시형태는 유전체층을 포함하는 세라믹 본체; 및 상기 유전체층을 사이에 두고 상기 세라믹 본체 내에 배치되는 복수의 내부 전극;을 포함하며, 상기 세라믹 본체의 폭-두께 방향을 포함하는 단면에 있어서, 상기 내부전극의 폭 방향 중심부에서 측정한 최상부 내부전극과 최하부 내부전극의 거리를 a, 상기 내부전극의 폭 방향 단부에서 측정한 상기 최상부 내부전극과 상기 최하부 내부전극의 거리를 b라고 할 때, 0.953≤a/b≤0.996을 만족하는 적층 세라믹 커패시터를 제공할 수 있다.
상기 세라믹 본체는 폭 방향 사이드부의 두께가 폭 방향 중심부의 두께보다 두꺼울 수 있다.
상기 내부전극은 비전극 영역을 포함할 수 있다.
상기 내부전극은 니켈(Ni), 망간(Mn), 크롬(Cr), 구리(Cu), 팔라듐(Pd), 은(Ag), 코발트(Co), 알루미늄(Al)으로 이루어진 군에서 선택되는 하나 이상을 포함할 수 있다.
상기 비전극 영역은 세라믹 재료를 포함할 수 있다.
상기 비전극 영역은 티탄산 바륨 및 티탄산 바륨의 산화물 중 적어도 하나 이상을 포함할 수 있다.
상기 내부전극의 두께를 Te라고 할 때, 0.1㎛≤Te≤0.5㎛를 만족할 수 있다.
본 발명의 다른 실시형태는 복수의 세라믹 그린 시트를 마련하는 단계; 도전성 분말 및 공재 분말을 포함하는 내부전극용 도전성 페이스트를 제조하는 단계; 상기 세라믹 그린시트에 상기 내부전극용 도전성 페이스트로 내부전극 패턴을 형성하는 단계; 상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 상기 내부전극 패턴의 일단이 교대로 노출되도록 상기 세라믹 적층체를 절단하여 적층 칩을 마련하는 단계; 상기 적층 칩을 소성하여 내부전극을 포함하는 세라믹 본체를 형성하는 소성 단계; 및 상기 내부전극과 전기적으로 연결되도록 외부전극을 형성하는 단계; 를 포함하며, 상기 세라믹 본체의 폭-두께 방향을 포함하는 단면에 있어서, 상기 내부전극의 폭 방향 중심부에서 측정한 최상부 내부전극과 최하부 내부전극의 거리를 a, 상기 내부전극의 폭 방향 단부에서 측정한 상기 최상부 내부전극과 상기 최하부 내부전극의 거리를 b라고 할 때, 0.953≤a/b≤0.996을 만족하는 적층 세라믹 커패시터의 제조방법을 제공할 수 있다.
상기 소성 단계는 소성 중 상기 적층 칩을 2 이상의 온도 구간에서 일정 시간 유지하는 단계를 포함할 수 있다.
상기 공재 분말은 상기 도전성 분말 100 중량부에 대하여 3 내지 14 중량부로 포함될 수 있다.
상기 도전성 분말의 평균 입경을 d1, 상기 공재 분말의 평균 입경을 d2라고 할 때, 0.03≤d2/d1≤0.05를 만족할 수 있다.
상기 공재 분말은 상기 도전성 분말 100 중량부에 대하여 6 내지 12 중량부로 포함될 수 있다.
상기 도전성 분말의 평균 입경을 d1, 상기 공재 분말의 평균 입경을 d2라고 할 때, 0.05≤d2/d1≤0.1을 만족할 수 있다.
상기 도전성 분말은 니켈(Ni), 망간(Mn), 크롬(Cr), 구리(Cu), 팔라듐(Pd), 은(Ag), 코발트(Co), 알루미늄(Al)으로 이루어진 군에서 선택되는 하나 이상을 포함할 수 있다.
상기 공재 분말은 세라믹 재료를 포함할 수 있다.
상기 공재 분말은 티탄산 바륨 및 티탄산 바륨의 산화물 중 적어도 하나 이상을 포함할 수 있다.
상기 세라믹 본체는 폭 방향 사이드부에서의 두께가 폭 방향 중심부에서의 두께보다 두꺼울 수 있다.
본 발명의 또 다른 실시형태는 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터;를 포함하며, 상기 적층 세라믹 커패시터는 유전체층을 포함하는 세라믹 본체 및 상기 유전체층을 사이에 두고 상기 세라믹 본체 내에 배치되는 복수의 내부 전극;을 포함하고, 상기 세라믹 본체의 폭-두께 방향을 포함하는 단면에 있어서, 상기 내부전극의 폭 방향 중심부에서 측정한 최상부 내부전극과 최하부 내부전극의 거리를 a, 상기 내부전극의 폭 방향 단부에서 측정한 상기 최상부 내부전극과 상기 최하부 내부전극의 거리를 b라고 할 때, 0.953≤a/b≤0.996을 만족하는 적층 세라믹 커패시터의 실장 기판을 제공할 수 있다.
본 발명에 의하면 고용량 고신뢰성의 적층 세라믹 커패시터, 적층 세라믹 커패시터의 제조방법 및 적층 세라믹 커패시터가 실장된 기판을 제공할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2a는 도 1의 A-A'선을 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
도 2b는 도 1의 B-B'선을 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
도 3은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 유전체층 및 내부전극을 개략적으로 나타내는 확대도이다.
도 4는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 나타내는 흐름도이다.
도 5는 본 발명 일 실시형태에 따른 적층 세라믹 커패시터가 실장된 기판에 관한 개략적인 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
적층 세라믹 커패시터
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2a는 도 1의 A-A'선을 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
도 2b는 도 1의 B-B'선을 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 본 실시형태에 따른 적층 세라믹 커패시터는 유전체층(111)을 포함하는 세라믹 본체(110), 상기 세라믹 본체(110) 내부에 형성되며, 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극(121, 122) 및 상기 세라믹 본체(110)의 외표면에 형성되는 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다.
본 발명의 일 실시 형태에서, 적층 세라믹 커패시터의 '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의될 수 있다. 상기 '두께 방향'은 유전체층를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
상기 세라믹 본체(110)는 복수 개의 유전체층(111)이 적층되어 형성될 수 있다.
상기 세라믹 본체(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로써, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 유전체층(111)은 세라믹 분말을 포함하는 세라믹 그린시트의 소결에 의하여 형성될 수 있다.
상기 세라믹 분말은 당업계에서 일반적으로 사용되는 것이면 특별히 제한되지 않는다.
이에 제한되는 것은 아니나, 예를 들면 BaTiO3계 세라믹 분말을 포함할 수 있다.
상기 BaTiO3계 세라믹 분말은 이에 제한되는 것은 아니며, 예를 들면, BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1 - xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 -yZry)O3 또는 Ba(Ti1 - yZry)O3 등이 있다.
또한, 상기 세라믹 그린시트는 상기 세라믹 분말과 함께 전이금속, 희토류 원소, 마그네슘(Mg), 알루미늄(Al) 등을 포함할 수 있다.
상기 일 유전체층(111)의 두께는 적층 세라믹 커패시터의 용량 설계에 맞추어 적절히 변경될 수 있다.
상기 세라믹 본체(110) 내부에는 내부 전극(121, 122)이 형성될 수 있으며, 상기 내부전극은 제1 및 제2 내부전극을 포함할 수 있다.
상기 제1 및 제2 내부 전극(121, 122)은 세라믹 그린시트 상에 형성되어 적층되고, 소결에 의하여 일 유전체층을 사이에 두고, 상기 세라믹 본체(110) 내부에 형성될 수 있다.
상기 제1 및 제2 내부 전극은 서로 다른 극성을 갖는 제1 내부전극(121) 및 제2 내부전극(122)을 한 쌍으로 할 수 있으며, 유전체층의 적층 방향에 따라 대향 배치될 수 있다.
도 2a에 도시된 바와 같이, 상기 제1 및 제2 내부 전극(121, 122)의 말단은 세라믹 본체(110)의 길이 방향으로 대향하는 단면으로 교대로 노출될 수 있다.
또한, 도시되지 않았으나, 본 발명의 일 실시형태에 따르면 제1 및 제2 내부 전극은 리드부를 갖고, 리드부를 통하여 세라믹 본체의 동일면으로 노출될 수 있다.
또는 제1 및 제2 내부 전극(121, 122)은 리드부를 갖고 리드부를 통하여 세라믹 본체의 하나 이상의 면으로 노출될 수 있다.
상기 제1 및 제2 내부전극(121, 122)의 두께는 적층 세라믹 커패시터의 용량 설계에 맞추어 적절히 변경될 수 있으며, 상기 제1 및 제2 내부전극의 두께를 Te라고 할 때, 0.1㎛≤Te≤0.5㎛를 만족하도록 설계될 수 있다.
상기 제1 및 제2 내부전극(121, 122)의 두께는 상기 유전체층 사이에 배치되는 제1 및 제2 내부전극의 평균 두께를 의미할 수 있다.
본 발명의 실시형태에 따른 적층 세라믹 전자부품은, 상기 세라믹 본체의 폭-두께 방향을 포함하는 단면에 있어서, 상기 내부전극의 폭 방향 중심부에서 측정한 최상부 내부전극과 최하부 내부전극의 거리를 a, 상기 내부전극의 폭 방향 단부에서 측정한 상기 최상부 내부전극과 상기 최하부 내부전극의 거리를 b라고 할 때, 0.953≤a/b≤0.996을 만족할 수 있으며, a/b가 0.953 내지 0.996인 범위에서 적층 세라믹 커패시터의 용량이 향상될 수 있다.
상기 세라믹 본체의 폭-두께 방향을 포함하는 단면에 있어서, 상기 제1 및 제2 내부전극 중 두께 방향 중심을 기준으로 상부에 배치된 제1 및 제2 내부전극은 아래로 볼록한 형상을 가지며, 두께 방향을 중심으로 하부에 배치된 제1 및 제2 내부전극은 위로 볼록한 형상을 가질 수 있다.
즉 본 발명은 내부전극의 형상을 제어하여 용량이 향상된 적층 세라믹 커패시터를 제공할 수 있다.
상기와 같은 내부전극의 형상으로 인하여 본 발명의 세라믹 본체는 폭 방향 사이드부의 두께가 폭 방향 중심부의 두께보다 두꺼울 수 있다.
상기 세라믹 본체(110)의 외부면에는 외부전극이 형성될 수 있으며, 상기 외부전극은 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다. 상기 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 내부 전극(121, 122)과 각각 전기적으로 연결될 수 있다.
보다 구체적으로, 상기 세라믹 본체(110)의 일면으로 노출된 제1 내부 전극(121)과 전기적으로 연결된 제1 외부전극(131) 및 상기 세라믹 본체(110)의 타면으로 노출된 제2 내부 전극(122)과 전기적으로 연결된 제2 외부전극으로 구성될 수 있다.
또한 도시되지 않았으나, 세라믹 본체로 노출되는 제1 및 제2 내부 전극과 연결되기 위하여 복수 개의 외부전극이 형성될 수 있다.
상기 제1 및 제2 외부 전극(131, 132)은 금속 분말을 포함하는 도전성 페이스트로 형성될 수 있다.
상기 도전성 페이스트에 포함되는 금속 분말은 특별히 제한되지 않으며, 예를 들면 니켈(Ni), 구리(Cu), 또는 이들 합금을 사용할 수 있다.
상기 제1 및 제2 외부 전극(131, 132)의 두께는 용도 등에 따라 적절히 결정할 수 있다.
도 3은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 유전체층 및 내부전극을 개략적으로 나타내는 확대도이다.
도 3을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제1 및 제2 내부전극(121, 122)은 내부에 비전극 영역(N)을 포함할 수 있다. 본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극(121, 122)에서 비전극 영역(N)을 제외한 부분은 전극영역(E)으로 이해될 수 있다.
상기 제1 및 제2 내부전극(121, 122)은 이에 제한되는 것은 아니나, 니켈(Ni), 망간(Mn), 크롬(Cr), 구리(Cu), 팔라듐(Pd), 은(Ag), 코발트(Co), 알루미늄(Al)으로 이루어진 군에서 선택되는 하나 이상을 포함할 수 있다.
즉, 제1 및 제2 내부전극의 전극영역(E)은 니켈(Ni), 망간(Mn), 크롬(Cr), 구리(Cu), 팔라듐(Pd), 은(Ag), 코발트(Co), 알루미늄(Al)으로 이루어진 군에서 선택되는 하나 이상을 포함할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 비전극 영역(N)은 제1 및 제2 내부전극의 소성 과정에서 형성될 수 있으며, 상기 비전극 영역(N)은 내부 전극을 형성하는 도전성 페이스트에 포함된 조성물에 의하여 형성될 수 있다.
상기 비전극 영역(N)은 세라믹 재료를 포함할 수 있으며, 상기 비전극 영역에 포함된 세라믹 재료는 유젠체 층(111)을 형성하는 세라믹 분말과 동일한 것을 사용할 수 있으며, 이에 제한되는 것은 아니나, 티탄산 바륨 및 티탄산 바륨의 산화물 중 적어도 하나 이상을 포함할 수 있다.
즉, 상기 제1 및 제2 내부 전극(121, 122)은 도전성 금속 및 공재를 포함하고, 도전성 금속에 의한 전극 영역(E)과 상기 공재에 의해 용량 형성에 기여하지 않는 비전극 영역(N)을 포함할 수 있다.
나아가 본 발명의 적층 세라믹 커패시터는 상기 유전체층의 두께를 Td, 상기 제1 및 제2 내부전극의 두께를 Te라고 할때, 0.5≤Te/Td≤1.2를 만족하도록 제조될 수 있다. 내부전극 및 유전체층의 두께를 제어하는 이유 역시, 수축크랙 발생을 방지하기 위한 것으로 Te/Td가 1.2를 초과하도록 제작되는 경우 소성과정에서 수축크랙이 발생하는 문제가 있으며, Te/Td가 0.5 미만으로 제작되는 경우 목표용량구현에 어려움이 있다
따라서 Te/Td는 0.5 내지 1.2가 되도록 형성되는 것이 바람직하다.
상기 제1 및 제2 내부전극(121, 122)의 평균 두께는 세라믹 본체(110)의 길이 - 두께(L-T) 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 세라믹 본체(110)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)로 스캔한 이미지에서 추출된 임의의 내부전극에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점은 제1 및 제2 내부전극(121, 122)이 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.
또한, 이러한 평균값 측정을 10개 이상의 내부전극으로 확장하여 평균값을 측정하면, 내부전극의 평균 두께를 더욱 일반화할 수 있다.
상기 유전체층의 두께도 상술한 내부전극의 두께와 동일한 방법으로 측정될 수 있다.
일반적으로 세라믹 본체의 소결 시 내부전극이 팽창하게 되고 내부전극의 팽창은 내부전극의 센터부에서 크게 나타나 두께 방향의 상부에 형성된 내부전극은 위로 볼록하고 두께 방향의 하부에 형성된 내부전극은 아래로 볼록한 형상을 가지게 된다. 이로 인해 세라믹 본체는 폭방향 및 길이방향 중심부가 볼록하게 팽창된 형상을 가지게 된다.
상기와 같이 내부전극 중심부가 팽창하게 되는 경우 내부전극의 연결성이 저하되고 이로 인해 적층 세라믹 커패시터의 용량이 저하되는 문제가 발생한다.
하지만 본 발명은 내부전극 중심부의 팽창을 억제하고 내부 전극의 형상을 제어함으로써 적층 세라믹 커패시터의 용량을 향상시킬 수 있다.
나아가 본 발명의 실시형태에 의하면, 내부전극과 유전체층의 두께를 제어함으로써 고신뢰성의 적층 세라믹 커패시터를 제공할 수 있다.
적층 세라믹 커패시터의 제조방법
도 4는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 나타내는 흐름도이다.
도 4를 참조하면, 본 발명의 다른 실시형태의 적층 세라믹 커패시터의 제조방법은 복수의 세라믹 그린 시트를 마련하는 단계; 도전성 분말 및 공재 분말을 포함하는 내부전극용 도전성 페이스트를 제조하는 단계; 상기 세라믹 그린시트에 상기 내부전극용 도전성 페이스트로 내부전극 패턴을 형성하는 단계; 상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 상기 내부전극 패턴의 일단이 교대로 노출되도록 상기 세라믹 적층체를 절단하여 적층 칩을 마련하는 단계; 상기 적층 칩을 소성하여 내부전극을 포함하는 세라믹 본체를 형성하는 소성 단계; 및 상기 내부전극과 전기적으로 연결되도록 외부전극을 형성하는 단계; 를 포함하며, 상기 세라믹 본체의 폭-두께 방향을 포함하는 단면에 있어서, 상기 내부전극의 폭 방향 중심부에서 측정한 최상부 내부전극과 최하부 내부전극의 거리를 a, 상기 내부전극의 폭 방향 단부에서 측정한 상기 최상부 내부전극과 상기 최하부 내부전극의 거리를 b라고 할 때, 0.953≤a/b≤0.996을 만족할 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법에 대하여 설명하나, 이에 제한되는 것은 아니다.
또한 본 실시형태의 적층 세라믹 커패시터의 제조방법에 관한 설명 중 상술한 적층 세라믹 커패시터와 중복되는 설명은 생략하도록 한다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법은 우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층 및 커버층을 형성할 수 있다.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 설계한 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
다음으로, 도전성 분말 및 공재 분말을 포함하는 내부전극용 전도성 페이스트를 마련할 수 있다.
상기 도전성 분말의 평균 입경을 d1, 상기 공재 분말의 평균 입경을 d2라고 할 때 도전성 분말과 공재 분말의 평균입경비가 0.03≤d2/d1≤0.05 를 만족하는 경우, 상기 내부전극용 전도성 페이스트는 상기 공재 분말을 상기 도전성 분말 100 중량부에 대하여 3 내지 14 중량부로 포함할 수 있다.
0.03≤d2/d1≤0.05 인 범위에서 상기 공재 분말의 함량이 상기 도전성 분말 100 중량부에 대하여 3 중량부 미만으로 포함되는 경우 소성 후 측정한 a/b (상기 내부전극의 폭 방향 중심부에서 측정한 최상부 내부전극과 최하부 내부전극의 거리를 a, 상기 내부전극의 폭 방향 단부에서 측정한 상기 최상부 내부전극과 상기 최하부 내부전극의 거리를 b라고 함)가 0.996을 초과하여 내부전극 형상이 제어되지 않으며, 14 중량부를 초과하여 포함되는 경우 역시 소성 후 측정한 a/b가 0.996을 초과하여 내부전극 형상이 제어되지 않아 용량이 저하되는 문제가 발생할 수 있다.
또한 도전성 분말과 공재 분말의 평균 입경비가 0.05≤d2/d1≤0.1 를 만족하는 경우, 상기 내부전극용 전도성 페이스트는 상기 공재 분말을 상기 도전성 분말 100 중량부에 대하여 6 내지 12 중량부로 포함할 수 있다.
0.05≤d2/d1≤0.1 인 범위에서 상기 공재 분말의 함량이 상기 도전성 분말 100 중량부에 대하여 6 중량부 미만으로 포함되는 경우 소성 후 측정한 a/b (상기 내부전극의 폭 방향 중심부에서 측정한 최상부 내부전극과 최하부 내부전극의 거리를 a, 상기 내부전극의 폭 방향 단부에서 측정한 상기 최상부 내부전극과 상기 최하부 내부전극의 거리를 b라고 함)가 0.996을 초과하여 내부전극 형상이 제어되지 않으며, 14 중량부를 초과하여 포함되는 경우 역시 소성 후 측정한 a/b가 0.996을 초과하여 내부전극 형상이 제어되지 않아 용량이 저하되는 문제가 발생할 수 있다.
이에 제한되는 것은 아니나 상기 도전성 분말은 니켈(Ni), 망간(Mn), 크롬(Cr), 구리(Cu), 팔라듐(Pd), 은(Ag), 코발트(Co), 알루미늄(Al)으로 이루어진 군에서 선택되는 하나 이상을 포함할 수 있다.
상기 공재 분말은 세라믹 재료를 포함할 수 있으며, 세라믹 그린 시트에 포함된 유전체 재료와 동일한 재료를 사용할 수 있다. 이에 제한되는 것은 아니나 상기 공재 분말은 티탄산 바륨 및 티탄산 바륨의 산화물 중 적어도 하나 이상을 포함할 수 있다.
다음으로 상기 그린시트 상에 상기 내부전극용 전도성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 내부전극이 인쇄된 그린시트를 복수 층 적층하고 적층체의 상하면에 내부전극이 인쇄되지 않은 그린시트를 복수 적층한 뒤 상기 내부전극 패턴의 일단이 교대로 노출되도록 절단하여 적층 칩을 마련할 수 있다.
다음으로 상기 적층 칩을 소성하여 세라믹 본체(110)를 만들 수 있다.
상기 적층 칩을 소성하는 단계는 소성 중 상기 적층 칩을 2 이상의 온도 구간에서 일정시간 유지하는 단계를 포함할 수 있다.
상기 적층 칩을 제1 온도 구간에서 일정시간 유지한 다음 제2 온도 구간에서 일정시간 유지하는 단계를 포함할 수 있다.
상기 적층 칩을 제1 온도 구간에서 유지하는 시간은 120 내지 180 분, 상기 적층 칩을 제2 온도 구간에서 유지하는 시간은 150 내지 300 분일 수 있다.
상기 제1 온도 구간은 내부전극 패턴의 소성 온도를 P라고 할 때, P-30℃ 내지 P＋20℃일 수 있으며, 상기 제2 온도 구간은 그린 시트의 소성 온도를 Q라고 할 때, Q-50℃ 내지 Q＋5℃일 수 있다.
즉 본 발명은 상기 적층 칩과 내부전극을 함께 소성하지만 내부전극용 도전성 페이스트에 포함되는 공재의 평균 입경 및 함량을 조절하여 내부전극의 팽창을 방지하할 수 있다.
나아가 제1 온도 구간에서는 내부전극 패턴이 소성되지만 그린 시트는 소성되지 않도록하여 소성되지 않은 그린 시트가 내부전극의 응축을 방지할 수 있다. 이로 인하여 내부전극의 두께 방향 팽창을 제어할 수 있으며, 내부전극용 도전성 페이스트의 조성으로 내부전극 형상을 최적화 할 수 있다.
상기 세라믹 본체는 내부전극(121,122), 유전체층(111) 및 커버층을 포함하며, 상기 유전체층은 내부전극이 인쇄된 그린시트가 소성되여 형성된 것이며, 상기 커버층은 내부전극이 인쇄되지 않은 그린시트가 소성되어 형성된 것이다.
상기와 같은 내부전극의 형상으로 인하여 상기 세라믹 본체는 폭 방향 사이드부에서의 두께가 폭 방향 중심부에서의 두께보다 두껍게 형성될 수 있다.
상기 내부전극은 제1 및 제2 내부전극으로 형성될 수 있다.
상기 제1 및 제2 내부전극과 각각 전기적으로 연결되도록 세라믹 본체의 외부면에 제1 및 제2 외부전극(131, 132)이 형성될 수 있다. 상기 제1 및 제2 외부전극은 전도성 금속 및 글라스를 포함하는 페이스트의 소성에 의해 형성될 수 있다.
상기 전도성 금속은 특별히 제한되는 것은 아니나, 예를 들어 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 글라스는 특별히 제한되는 것은 아니며, 일반적인 적층 세라믹 커패시터의 외부전극 제작에 사용되는 글라스와 동일한 조성의 물질이 사용될 수 있다.
나아가 상기 제1 및 제2 외부전극(131, 132)은 외측에 전도성 분말을 포함하는 전도성 수지 조성물을 도포한 다음 경화시켜 형성된 전도성 수지층(미도시)을 더 포함할 수 있다. 상기 전도성 수지 조성물은 전도성 분말과 베이스 수지를 포함할 수 있으며, 상기 베이스 수지는 열경화성 수지인 에폭시 수지일 수 있다.
상기 전도성 수지층(131b, 132b) 형성 후 니켈 도금층(134) 및 주석 도금층을 형성하는 단계를 더 포함할 수 있다.
적층 세라믹 커패시터의 실장 기판
도 5는 본 발명 다른 일 실시형태에 따른 적층 세라믹 커패시터가 실장된 기판에 관한 개략적인 사시도이다.
도 5를 참조하면 본 실시형태에 따른 적층 세라믹 커패시터가 실장된 기판(200)은 상부에 제1 및 제2 전극 패드(221, 222)를 갖는 인쇄회로기판(210); 및 상기 인쇄회로기판 위에 설치된 적층 세라믹 전자부품(100);을 포함하며, 상기 적층 세라믹 커패시터는 상기 적층 세라믹 커패시터는 유전체층을 포함하는 세라믹 본체 및 상기 유전체층을 사이에 두고 상기 세라믹 본체 내에 배치되는 복수의 내부 전극;을 포함하고, 상기 세라믹 본체의 폭-두께 방향을 포함하는 단면에 있어서, 상기 내부전극의 폭 방향 중심부에서 측정한 최상부 내부전극과 최하부 내부전극의 거리를 a, 상기 내부전극의 폭 방향 단부에서 측정한 상기 최상부 내부전극과 상기 최하부 내부전극의 거리를 b라고 할 때, 0.953≤a/b≤0.996을 만족할 수 있다.
본 실시형태에서 인쇄회로기판(210)에 실장되는 적층 세라믹 커패시터(100)는 상술한 적층 세라믹 커패시터에 관한 설명과 중복되므로 그 설명을 생략하도록 한다.
실험 예
하기 표 1은 내부전극용 도전성 페이스트에 포함된 도전성 분말 및 공재 분말의 평균 입경(도전성 분말의 평균 입경을 d1, 공재 분말의 평균 입경을 d2라고 할 때, d2/d1), 도전성 분말 100 중량부에 대한 공재 분말의 함량 및 상기 내부전극용 도전성 페이스트를 이용하여 형성된 적층 세라믹 커패시터의 내부전극 형상(내부전극의 폭 방향 중심부에서 측정한 최상부 내부전극과 최하부 내부전극의 거리를 a, 내부전극의 폭 방향 단부에서 측정한 상기 최상부 내부전극과 상기 최하부 내부전극의 거리를 b라고 할 때, a/b)과 목표 용량 구현 여부를 평가한 결과를 나타낸다.
본 실험예에 따른 적층 세라믹 캐패시터는 하기와 같은 단계로 제작되었다.
우선, 평균 입경이 0.05~0.2μm인 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 제조된 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체층을 형성하게 된다.
다음으로, 도전성 분말로 니켈 분말과 공재 분말로 세라믹 분말을 표 1에 나타난 평균 입경 비가 되도록 마련한 다음 표 1에 나타난 함량 범위를 만족하도록 혼합한 내부전극용 도전성 페이스트를 마련하였다.
다음으로 상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 300층 적층하여 적층체를 만들었다.
이후 압착, 절단하여 0603 규격의 Size의 칩을 만들며, 상기 칩을 H2 0.1%이하의 환원 분위기의 온도 1050~1200℃에서 소성하였다.
다음으로, 외부전극, 도금 등의 공정을 거쳐 적층 세라믹 캐패시터로 제작하여 전기적 특성을 평가하였으며 설계된 chip의 정전용량 측정결과 15% 이상 용량이 저하되는 경우 (예 4.7uF 정전용량을 target으로 3.995uF 이하의 용량값을 가지는 경우) 목표용량 미구현으로 판정하였다.
표 1의 실험 데이터에서 내부전극과 유전체층의 두께는 1 : 1 이 되도록 제작되었다.
샘플 d2/d1 도전성 분말 100 중량부에 대한 공재분말의 함량(중량부) a/b 용량 구현 여부 크랙 발생 여부
1* 0.02~0.03 1 0.998 × ×
2 0.02~0.03 2 0.983 ○ ×
3 0.02~0.03 3 0.961 ○ ×
4* 0.02~0.03 4 0.949 ○ ○
5* 0.02~0.03 6 0.945 ○ ○
6* 0.02~0.03 8 0.941 ○ ○
7* 0.02~0.03 10 0.939 ○ ○
8* 0.02~0.03 12 0.948 ○ ○
9 0.02~0.03 14 0.960 ○ ×
10 0.02~0.03 20 0.981 ○ ×
11* 0.03~0.05 1 1.047 × ×
12* 0.03~0.05 2 1.022 × ×
13 0.03~0.05 3 0.992 ○ ×
14 0.03~0.05 4 0.997 ○ ×
15 0.03~0.05 6 0.953 ○ ×
16 0.03~0.05 8 0.968 ○ ×
17 0.03~0.05 10 0.971 ○ ×
18 0.03~0.05 12 0.976 ○ ×
19 0.03~0.05 14 0.991 ○ ×
20* 0.03~0.05 16 0.998 × ×
21* 0.03~0.05 20 1.016 × ×
22* 0.05~0.1 1 1.117 × ×
23* 0.05~0.1 2 1.068 × ×
24* 0.05~0.1 3 1.021 × ×
25* 0.05~0.1 4 1.005 × ×
26 0.05~0.1 6 0.981 ○ ×
27 0.05~0.1 8 0.987 ○ ×
28 0.05~0.1 10 0.991 ○ ×
29 0.05~0.1 12 0.996 ○ ×
30* 0.05~0.1 14 1.008 × ×
31* 0.05~0.1 20 1.024 × ×
32* 0.1~0.2 1 1.098 × ×
33* 0.1~0.2 2 1.091 × ×
34* 0.1~0.2 3 1.078 × ×
35* 0.1~0.2 4 1.069 × ×
36* 0.1~0.2 6 1.061 × ×
37* 0.1~0.2 8 1.055 × ×
38* 0.1~0.2 10 1.046 × ×
39* 0.1~0.2 12 1.057 × ×
40* 0.1~0.2 14 1.061 × ×
41* 0.1~0.2 20 1.069 × ×
* : 비교 예
○ : 목표 용량 대비 85% 이상, 크랙 발생
× : 목표 용량 대비 85% 미만, 크랙 미발생
상기 표 1을 참조하면 샘플 1은 a/b가 0.996을 초과하여 목표 용량을 구현하지 못하였으며, 샘플 2 및 3은 a/b가 0.953 이상으로 목표 용량이 구현되며 a/b가 0.996 이하로 크랙이 발생하지 않았다. 다만 샘플 4 및 8은 목표용량은 구현되었으나 a/b가 0.953 미만으로 소성과정에서 크랙이 생성되는 문제가 발생하였다.
다음으로 샘플 11 내지 41은 모두 a/b가 0.953 이상으로 크랙은 발생하지 않았으나, 샘플 11, 12, 20 내지 25 및 30 내지 41은 a/b가 0.996을 초과하여 목표용량이 구현되지 않는 것을 알 수 있다.
따라서 목표 용량을 구현하면서 크랙 생성을 방지하기 위해, a/b는 0.953 내지 0.996의 범위인 것이 바람직한 것을 확인할 수 있다. a/b가 상기 수치범위를 만족하는 경우, 소성 후 목표로 하는 정전 용량을 얻을 수 있으며 크랙이 생성되지 않아 신뢰성이 우수한 고용량 적층 세라믹 커패시터의 구현이 가능함을 알 수 있다.
아래의 표 2는 상술한 제조 방법에 따른 적층 세라믹 커패시터에서 내부 전극 두께(Te) 및 유전체층 두께(Td)의 비(Te/Td)에 따른 수축 크랙 발생 여부 및 목표 용량 구현 여부를 나타내는 데이터이다.
샘플 Te/Td 목표 용량 구현 크랙 발생 여부
42* 0.3 × ×
43* 0.4 × ×
44 0.5 ○ ×
45 0.8 ○ ×
46 1.2 ○ ×
47* 1.5 ○ ○
48* 2.0 ○ ○
49* 2.5 ○ ○
*: 비교예
○: 소성 후 크랙 발생, 목표 대비 용량 90% 이상
×: 소성 후 크랙 미발생, 목표 대비 용량 90% 미만
상기 표 2를 참조하면 비교 예인 샘플 42 및 43은 Te/Td가 0.5 미만인 경우로서, 목표로 하는 정전 용량을 얻을 수 없으며, 또 다른 비교 예인 샘플 47 내지 49는 Te/Td가 1.2를 초과하는 경우로서, 소성 후 크랙이 발생하여 신뢰성이 문제가 있다.
본 발명의 실시 예인 샘플 44 내지 46은 본 발명의 수치범위를 만족하는 경우로서, 소성 후 크랙도 발생하지 않고 목표로 하는 정전 용량을 얻을 수 있어 신뢰성이 우수한 고용량 적층 세라믹 커패시터의 구현이 가능함을 알 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : 적층 세라믹 커패시터
110 : 세라믹 본체
111 : 유전체 층
121, 122 : 제1 및 제2 내부전극
131, 132 : 외부 전극
200 ; 실장 기판
210 ; 인쇄회로기판
221, 222 ; 제1 및 제2 전극 패드
230 ; 솔더링

Claims (18)

  1. 유전체층을 포함하는 세라믹 본체; 및
    상기 유전체층을 사이에 두고 상기 세라믹 본체 내에 배치되는 복수의 내부 전극;을 포함하며,
    상기 세라믹 본체의 폭-두께 방향을 포함하는 단면에 있어서, 상기 내부전극의 폭 방향 중심부에서 측정한 최상부 내부전극과 최하부 내부전극의 거리를 a, 상기 내부전극의 폭 방향 단부에서 측정한 상기 최상부 내부전극과 상기 최하부 내부전극의 거리를 b라고 할 때, 0.953≤a/b≤0.996을 만족하는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 세라믹 본체는 폭 방향 사이드부의 두께가 폭 방향 중심부의 두께보다 두꺼운 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 내부전극은 비전극 영역을 포함하는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 내부전극은 니켈(Ni), 망간(Mn), 크롬(Cr), 구리(Cu), 팔라듐(Pd), 은(Ag), 코발트(Co), 알루미늄(Al)으로 이루어진 군에서 선택되는 하나 이상을 포함하는 적층 세라믹 커패시터.
  5. 제3항에 있어서,
    상기 비전극 영역은 세라믹 재료를 포함하는 적층 세라믹 커패시터.
  6. 제3항에 있어서,
    상기 비전극 영역은 티탄산 바륨 및 티탄산 바륨의 산화물 중 적어도 하나 이상을 포함하는 적층 세라믹 커패시터.
  7. 제1항에 있어서,
    상기 내부전극의 두께를 Te라고 할 때, 0.1㎛≤Te≤0.5㎛를 만족하는 적층 세라믹 커패시터.
  8. 복수의 세라믹 그린 시트를 마련하는 단계;
    도전성 분말 및 공재 분말을 포함하는 내부전극용 도전성 페이스트를 제조하는 단계;
    상기 세라믹 그린시트에 상기 내부전극용 도전성 페이스트로 내부전극 패턴을 형성하는 단계;
    상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계;
    상기 내부전극 패턴의 일단이 교대로 노출되도록 상기 세라믹 적층체를 절단하여 적층 칩을 마련하는 단계;
    상기 적층 칩을 소성하여 내부전극을 포함하는 세라믹 본체를 형성하는 소성 단계; 및
    상기 내부전극과 전기적으로 연결되도록 외부전극을 형성하는 단계;
    를 포함하며, 상기 세라믹 본체의 폭-두께 방향을 포함하는 단면에 있어서, 상기 내부전극의 폭 방향 중심부에서 측정한 최상부 내부전극과 최하부 내부전극의 거리를 a, 상기 내부전극의 폭 방향 단부에서 측정한 상기 최상부 내부전극과 상기 최하부 내부전극의 거리를 b라고 할 때, 0.953≤a/b≤0.996을 만족하는 적층 세라믹 커패시터의 제조방법.
  9. 제8항에 있어서,
    상기 소성 단계는 소성 중 상기 적층 칩을 2 이상의 온도 구간에서 일정 시간 유지하는 단계를 포함하는 적층 세라믹 커패시터의 제조방법.
  10. 제8항에 있어서,
    상기 공재 분말은 상기 도전성 분말 100 중량부에 대하여 3 내지 14 중량부로 포함되는 적층 세라믹 커패시터의 제조방법.
  11. 제10항에 있어서,
    상기 도전성 분말의 평균 입경을 d1, 상기 공재 분말의 평균 입경을 d2라고 할 때, 0.03≤d2/d1≤0.05를 만족하는 적층 세라믹 커패시터의 제조방법.
  12. 제8항에 있어서,
    상기 공재 분말은 상기 도전성 분말 100 중량부에 대하여 6 내지 12 중량부로 포함되는 적층 세라믹 커패시터의 제조방법.
  13. 제12항에 있어서,
    상기 도전성 분말의 평균 입경을 d1, 상기 공재 분말의 평균 입경을 d2라고 할 때, 0.05≤d2/d1≤0.1을 만족하는 적층 세라믹 커패시터의 제조방법.
  14. 제8항에 있어서,
    상기 도전성 분말은 니켈(Ni), 망간(Mn), 크롬(Cr), 구리(Cu), 팔라듐(Pd), 은(Ag), 코발트(Co), 알루미늄(Al)으로 이루어진 군에서 선택되는 하나 이상을 포함하는 적층 세라믹 커패시터의 제조방법.
  15. 제8항에 있어서,
    상기 공재 분말은 세라믹 재료를 포함하는 적층 세라믹 커패시터의 제조방법.
  16. 제8항에 있어서,
    상기 공재 분말은 티탄산 바륨 및 티탄산 바륨의 산화물 중 적어도 하나 이상을 포함하는 적층 세라믹 커패시터의 제조방법.
  17. 제8항에 있어서,
    상기 세라믹 본체는 폭 방향 사이드부에서의 두께가 폭 방향 중심부에서의 두께보다 두꺼운 적층 세라믹 커패시터의 제조방법.
  18. 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 위에 설치된 적층 세라믹 커패시터;를 포함하며,
    상기 적층 세라믹 커패시터는 유전체층을 포함하는 세라믹 본체 및 상기 유전체층을 사이에 두고 상기 세라믹 본체 내에 배치되는 복수의 내부 전극;을 포함하고, 상기 세라믹 본체의 폭-두께 방향을 포함하는 단면에 있어서, 상기 내부전극의 폭 방향 중심부에서 측정한 최상부 내부전극과 최하부 내부전극의 거리를 a, 상기 내부전극의 폭 방향 단부에서 측정한 상기 최상부 내부전극과 상기 최하부 내부전극의 거리를 b라고 할 때, 0.953≤a/b≤0.996을 만족하는 적층 세라믹 커패시터의 실장 기판.
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