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KR101407643B1 - 멀티 비트 메모리 소자와 그 동작방법 - Google Patents

멀티 비트 메모리 소자와 그 동작방법 Download PDF

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KR101407643B1
KR101407643B1 KR1020070121412A KR20070121412A KR101407643B1 KR 101407643 B1 KR101407643 B1 KR 101407643B1 KR 1020070121412 A KR1020070121412 A KR 1020070121412A KR 20070121412 A KR20070121412 A KR 20070121412A KR 101407643 B1 KR101407643 B1 KR 101407643B1
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이성훈
신재광
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Abstract

멀티 비트 메모리 소자 및 그의 동작방법이 개시되어 있다. 개시된 멀티 비트 메모리 소자는 인가 전류에 따라 저저항상태와 고저항상태를 갖는 적어도 세 개의 단위셀(unit cell)이 순차로 적층된 적층구조물을 구비한 스토리지노드, 및 상기 적층구조물에 전류를 인가하는 수단을 포함하되, 상기 단위셀들은 그의 저항상태를 변화시키기 위한 임계 전류(critical current)가 서로 다른 메모리 소자를 제공한다.

Description

멀티 비트 메모리 소자와 그 동작방법{Multi-bit memory device and method of operating the same}
본 발명은 반도체 소자 및 그 동작방법에 관한 것으로, 보다 상세하게는 멀티 비트 메모리 소자 및 그의 동작방법에 관한 것이다.
자기 메모리 소자는 터널링층과 그 상부 및 하부에 각각 구비된 자성막을 포함하는 MTJ(Magnetic Tunneling Junction) 셀의 저항이 상기 자성막의 자화 상태에 따라 달라지는 현상을 이용하는 비휘발성 메모리 소자이다. 상기 MTJ 셀에 구비된 자성막들의 자화 방향이 같을 때, 상기 MTJ 셀의 저항은 낮고, 상기 자성막들의 자화 방향이 반대일 때, 저항은 높다.
이와 같이 자기 메모리 소자의 MTJ 셀에 포함된 자성막들의 자화 상태에 따라 상기 MTJ 셀의 저항이 달라지는 사실을 이용하여 상기 MTJ 셀에 비트 데이터를 기록할 수 있다. 예를 들면, 상기 MTJ 셀에 구비된 자성막들의 자화 방향이 같을 때, 상기 MTJ 셀에 비트 데이터 "1"이 기록된 것으로 간주할 수 있다. 그리고 상기 자성막들의 자화 방향이 반대일 때, 상기 MTJ 셀에 비트 데이터 "0"이 기록된 것으로 간주할 수 있다.
상기 MTJ 셀에 기록된 비트 데이터는 상기 MTJ 셀의 저항값을 측정한 다음, 이것을 기준값과 비교하여 판별할 수 있다.
현재까지 소개된 자기 메모리 소자(이하, 종래의 자기 메모리 소자)는 대부분이 디지트 라인(digit line)에서 발생되는 자기장(magnetic field)을 이용해서 MTJ 셀에 데이터를 기록한다. 이러한 종래의 자기 메모리 소자에서는 상기 자기장의 간섭 효과 때문에, 소자의 집적도를 높이기 어려운 문제가 있다. 더욱이, 종래의 자기 메모리 소자는 일반적으로 하나의 스토리지노드(storage node)에 "0"이나 "1"과 같은 하나의 비트 데이터만을 기록하는 소자, 즉, 단일 비트(single bit) 메모리 소자이므로, 그 집적도를 높이는데 한계가 있다.
본 발명은 하나의 스토리지노드에 2 비트 이상의 데이터를 기록할 수 있는 멀티 비트 메모리 소자 및 그의 동작방법을 제공한다.
본 발명의 일 실시예는 인가 전류에 따라 저저항상태와 고저항상태를 갖는 적어도 세 개의 단위셀(unit cell)이 순차로 적층된 적층구조물을 구비한 스토리지노드; 및 상기 적층구조물에 전류를 인가하는 수단;을 포함하며, 상기 단위셀들은 그의 저항상태를 변화시키기 위한 임계 전류(critical current)가 서로 다른 메모리 소자를 제공한다.
상기 단위셀은 MTJ(Magnetic Tunneling Junction) 셀일 수 있다.
상기 단위셀의 개수(X)는 X=2n-1 (여기서, n은 2 이상의 자연수)를 만족할 수 있다.
상기 각 MTJ 셀은 터널링층 및 상기 터널링층 양측에 각각 고정층(pinned layer)과 자유층(free layer)을 포함하며, 상기 MTJ 셀들의 상기 자유층의 부피는 서로 다를 수 있다.
상기 단위셀들 중 인접한 두 개의 단위셀 사이에 도전층이 구비될 수 있다.
상기 적층구조물은 제1 전극과 제2 전극 사이에 구비될 수 있고, 상기 메모리 소자는 상기 제1 전극과 상기 제2 전극 중 하나와 연결된 스위칭 소자를 더 포 함할 수 있다.
상기 적층구조물은 비트라인과 게이트라인 사이에 구비될 수 있고, 상기 적층구조물과 상기 게이트라인 사이에 채널층과 게이트절연층이 차례로 구비될 수 있다.
상기 채널층과 상기 게이트절연층은 상기 게이트라인과 같은 배선 형태일 수 있고, 상기 메모리 소자는 상기 채널층의 일부에 연결된 도선을 더 포함할 수 있다.
본 발명의 다른 실시예는 인가 전류에 따라 저저항상태와 고저항상태를 갖는 적어도 세 개의 단위셀(unit cell)이 순차로 적층된 적층구조물을 구비한 스토리지노드, 및 상기 적층구조물에 전류를 인가하는 수단을 포함하며, 상기 단위셀들은 그의 저항상태를 변화시키기 위한 임계 전류(critical current)가 서로 다른 메모리 소자의 동작방법에 있어서, 상기 적층구조물에 제1 방향으로 제1 전류를 인가하는 단계를 포함하는 메모리 소자의 동작방법을 제공한다.
상기 단위셀은 MTJ(Magnetic Tunneling Junction) 셀일 수 있다.
상기 제1 전류는 상기 모든 단위셀의 상기 임계 전류보다 클 수 있고, 이 경우, 상기 제1 전류에 의해 상기 모든 단위셀이 상기 고저항상태 또는 상기 저저항상태가 될 수 있다.
상기 적층구조물에 상기 제1 방향과 반대인 제2 방향으로 제2 전류를 인가하여, 상기 단위셀들 중 적어도 하나의 저항상태를 상기 고저항상태에서 상기 저저항상태로 또는 상기 저저항상태에서 상기 고저항상태로 바꾸는 단계를 더 포함할 수 있다.
상기 저항상태가 바뀌는 상기 단위셀의 개수는 상기 제2 전류를 발생시키는 전압의 크기에 따라 달라질 수 있다.
상기 저항상태가 바뀌는 상기 단위셀의 개수는 상기 제2 전류의 인가 시간에 따라 달라질 수 있다.
상기 단위셀의 개수(X)는 X=2n-1 (여기서, n은 2 이상의 자연수)를 만족할 수 있다.
상기 각 MTJ 셀은 터널링층 및 상기 터널링층 양측에 고정층(pinned layer)과 자유층(free layer)을 포함하며, 상기 MTJ 셀들의 상기 자유층의 부피는 서로 다를 수 있다.
상기 단위셀들 중 인접한 두 개의 단위셀 사이에 도전층이 구비될 수 있다.
이하, 본 발명의 바람직한 실시예에 따른 메모리 소자 및 그의 동작방법을 첨부된 도면들을 참조하여 상세히 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 메모리 소자를 개략적으로 보여준다.
도 1을 참조하면, 제1 및 제2 전극(E1, E2) 사이에 적어도 세 개의 MTJ(Magnetic Tunneling Junction) 셀, 예컨대, 제1 내지 제3 MTJ 셀(이하, 제1 내 지 제3셀)(M1, M2, M3)이 순차로 적층된 적층구조물(S1)이 구비되어 있다. 제1 및 제2셀(M1, M2) 사이에 그들의 전기적 연결을 위한 제1 도전층(C1)이 구비될 수 있고, 이와 유사하게, 제2 및 제3셀(M2, M3) 사이에 제2 도전층(C2)이 구비될 수 있다. 제1 및 제2 전극(E1, E2)과 적층구조물(S1)은 스토리지노드(100)를 구성할 수 있고, 제1 및 제2 전극(E1, E2) 중 어느 하나, 예컨대, 제1 전극(E1)은 스위칭 소자(200)에 연결될 수 있다. 스위칭 소자(200)는 스토리지노드(100)로의 신호의 접근(access)을 제어하는 역할을 한다. 또한 제1 및 제2 전극(E1, E2)과 스위칭 소자(200)는 적층구조물(S1)에 전류를 인가하기 위한 수단의 구성요소일 수 있다.
제1셀(M1)은 제1 자유층(free layer)(10a) 상에 제1 터널링층(20a), 제1 고정층(pinned layer)(30a) 및 제1 반강자성(anti-ferromagnetic layer)(40a)이 차례로 적층된 구조를 가질 수 있다. 제1 자유층(10a)과 제1 고정층(30a)은 강자성층이고, 제1 터널링층(20a)은 전자의 터널링을 위한 절연층으로서, 예컨대, 산화물층일 수 있다. 예컨대, 제1 자유층(10a), 제1 터널링층(20a), 제1 고정층(30a) 및 제1 반강자성층(40a)는 각각 CoFeB층, MgO층, CoFeB층 및 PtMn층일 수 있다. 제1 반강자성층(40a)이 제1 고정층(30a)의 자화방향을 고정시키는 역할을 하기 때문에, 제1 고정층(30a)의 자화방향은 소정 방향으로 고정된다. 제1 자유층(10a)의 자화방향은 제1셀(M1)에 인가되는 전류에 따라 달라질 수 있다. 제1 자유층(10a)이 제1 고정층(30a)과 같은 자화방향을 가질 때, 제1셀(M1)은 평행상태(parallel state)에 있다고 하고, 제1셀(M1)의 저항은 낮다. 반면, 제1 자유층(10a)이 제1 고정층(30a)과 반대의 자화방향을 가질 때, 제1셀(M1)은 반평행상태(anti-parallel state)에 있다 고 하고, 제1셀(M1)의 저항은 높다.
제2 및 제3셀(M2, M3)의 구조는 제1셀(M1)과 유사하다. 즉, 제2셀(M2)은 순차로 적층된 제2 자유층(10b), 제2 터널링층(20b), 제2 고정층(30b) 및 제2 반강자성층(40b)을 포함할 수 있고, 제3셀(M3)은 순차로 적층된 제3 자유층(10c), 제3 터널링층(20c), 제3 고정층(30c) 및 제3 반강자성층(40c)을 포함할 수 있다. 단, 제1 내지 제3셀(M1, M2, M3)에서 제1 내지 제3 자유층(10a, 10b, 10c)의 부피는 서로 다른 것이 바람직하다. 이를 위해, 제1 내지 제3 자유층(10a, 10b, 10c)의 두께 및/또는 폭이 서로 다를 수 있다. MTJ 셀에서 자유층의 자화방향을 반전시키는데 필요한 최소한의 전류를 프로그래밍을 위한 임계 전류(critical current)라 하는데, 상기 임계 전류는 자유층의 부피에 비례한다. 따라서, 제1 내지 제3 자유층(10a, 10b, 10c)의 부피가 서로 다르면, 제1 내지 제3셀(M1, M2, M3)의 프로그래밍을 위한 임계 전류는 서로 다를 수 있다.
도 1에 도시한 제1 내지 제3셀(M1, M2, M3)의 구조는 MTJ 셀 구조의 일례에 불과하고, 스토리지노드(100)의 구조 또한 일례에 불과하다. 적층구조물(S1)은 그 위·아래가 역전될 수 있고, 제1 내지 제3셀(M1, M2, M3)의 위치는 서로 바뀔 수 있으며, 제1 내지 제3셀(M1, M2, M3)의 고정층(30a, 30b, 30c)과 반강자성층(40a, 40b, 40c) 사이 각각에 비자성 분리층(예, Ru층)과 강자성층(예, CoFe층)이 차례로 더 구비될 수 있다. 또한 제1 전극(E1)과 적층구조물(S1) 사이 및/또는 적층구조물(S1)과 제2 전극(E2) 사이에 확산 방지층으로서 TiN층과 같은 도전층이 더 구비될 수 있고, 제1 및 제2 전극(E1, E2)의 형태는 다양하게 변형될 수 있다.
도 1과 같은 본 발명의 실시예에 따른 메모리 소자에서, 적층구조물(S1)에 인가되는 전류의 크기 및 방향 등에 따라, 제1 내지 제3셀(M1, M2, M3) 중 반평행상태(또는 평행상태)를 갖는 셀의 개수가 달라질 수 있다. 제1 내지 제3셀(M1, M2, M3)이 모두 반평행상태(즉, 고저항상태)를 가질 때, 적층구조물(S1)은 제1 저항상태를 갖고, 제1 내지 제3셀(M1, M2, M3) 중 하나가 평행상태(즉, 저저항상태)를 갖고 나머지 두 개가 반평행상태를 가질 때, 적층구조물(S1)은 제2 저항상태를 갖고, 제1 내지 제3셀(M1, M2, M3) 중 두 개가 평행상태를 갖고 나머지 하나가 반평행상태를 가질 때, 적층구조물(S1)은 제3 저항상태를 갖고, 제1 내지 제3셀(M1, M2, M3)이 모두 평행상태를 가질 때, 적층구조물(S1)은 제4 저항상태를 갖는다. 상기 제1 내지 제4 저항상태는 각각 데이터 "00", "01", "10" 및 "11"에 대응될 수 있다. 따라서 본 발명의 실시예에 따르면, 하나의 스토리지노드(100)가 네 개의 서로 다른 저항상태를 갖는 멀티 비트 메모리 소자를 구현할 수 있다.
본 발명의 실시예에 따른 멀티 비트 메모리 소자에서 하나의 스토리지노드에 구비되는 MTJ 셀의 개수는 세 개 또는 그 이상일 수 있는데, 2진(binary) 정보의 기록을 위해 MTJ 셀의 개수(X)는 X=2n-1 (여기서, n은 2 이상의 자연수)를 만족하는 것이 바람직하다. n이 2일 때, 즉, 도 1에 도시된 바와 같이 하나의 스토리지노드(100)에 세 개의 MTJ 셀(M1, M2, M3)이 구비될 때, 스토리지노드(100)는 네 개의 저항상태를 가질 수 있다. n이 3일 때, 즉, 하나의 스토리지노드에 일곱 개의 MTJ 셀이 구비되어 있을 때, 스토리지노드는 여덟 개의 저항상태를 가질 수 있다.
도 2 및 도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 메모리 소자의 동작방법을 보여준다. 본 실시예에서 제1 내지 제3셀(M1, M2, M3)의 임계 전류(이하, 제1 내지 제3 임계 전류)(Ic1, Ic2, Ic3)는 Ic1＞Ic2＞Ic3이다. 한편, 도면에서 층(layer)에 도시된 화살표는 해당 층의 자화방향을 나타내고, 편의상 스위칭 소자는 도시하지 않았다.
도 2를 참조하면, 스토리지노드(100)의 제2 전극(E2)에서 제1 전극(E1)으로 제1 전류(I1)를 소정 시간 동안 인가한다. 제1 전류(I1)는 제1 내지 제3 임계 전류(Ic1, Ic2, Ic3)보다 큰 전류이다. 전류의 방향은 전자의 방향과 반대이므로, 전자는 제1 전극(E1)에서 제2 전극(E2)으로 이동한다. 적층구조물(S1)에 제1 전류(I1)가 인가됨에 따라, 제1 내지 제3셀(M1, M2, M3)은 모두 반평행상태(즉, 고저항상태)가 된다. 이는 제1 전류(I1)에 의해 제1 내지 제3 고정층(30a, 30b, 30c)과 반대의 자화방향을 갖는 전자들이 각각 제1 내지 제3 자유층(10a, 10b, 10c)에 축적(accumulation)되기 때문이다. 이와 같이, 제1 내지 제3셀(M1, M2, M3)이 모두 반평행상태일 때, 적층구조물(S1)은 제1 저항을 갖는 제1 상태(State 1)가 된다.
도 3a 내지 도 3c를 참조하면, 스토리지노드(100)의 제1 전극(E1)에서 제2 전극(E2)으로 제2 전류(I21, I22, I23)를 인가한다. 제2 전류(I21, I22, I23)에 의해 전자는 제2 전극(E2)에서 제1 전극(E1)으로 이동한다.
도 3a에 도시된 바와 같이, 제2 전류(I21)가 Ic2＞I21＞Ic3이면, 제2 전류(I21)에 의해 제3셀(M3)이 평행상태(즉, 저저항상태)가 된다. 이는 제3 임계 전 류(Ic3)보다 큰 제2 전류(I21)에 의해 제3 고정층(30c)과 동일한 자화방향을 갖는 전자들이 제3 자유층(10c)으로 이동하여 제3 자유층(10c)의 자화방향을 반전시키기 때문이다. 제2 전류(I21)는 제1 및 제2 임계 전류(Ic1, Ic2)보다 작기 때문에, 제1 및 제2셀(M1, M2)의 상태는 반평행상태(즉, 고저항상태)로 유지될 수 있다. 이 경우, 적층구조물(S1)은 제2 저항을 갖는 제2 상태(State 2)가 된다.
도 3b에 도시된 바와 같이, 제2 전류(I22)가 Ic1＞I22＞Ic2를 만족하면, 제2 전류(I22)에 의해 제2 및 제3셀(M2, M3)이 평행상태가 된다. 이때, 제1셀(M1)의 상태는 반평행상태로 유지된다. 이 경우, 적층구조물(S1)은 제3 저항을 갖는 제3 상태(State 3)가 된다.
도 3c에 도시된 바와 같이, 제2 전류(I23)가 I23＞Ic1를 만족하면, 제2 전류(I23)에 의해 제1 내지 제3셀(M1, M2, M3)이 평행상태가 된다. 이 경우, 적층구조물(S1)은 제4 저항을 갖는 제4 상태(State 4)가 된다.
만약, 제1 내지 제3셀(M1, M2, M3)이 평행상태일 때 그들 각각의 저항이 1R이고, 반평행상태일 때 그들 각각의 저항이 3R이면, 상기 제1, 제2, 제3 및 제4 저항은 각각 9R, 7R, 5R 및 3R이다.
제1 내지 제3 임계 전류(Ic1, Ic2, Ic3)가 각각 300㎂, 200㎂ 및 100㎂인 경우, 적층구조물(S1)을 상기 제1 상태(State 1)로 만들기 위해 인가하는 제1 전류(I1)는 1.5V의 전압으로 발생된 333㎂ 정도의 전류일 수 있다. 또한, 도 3a 내지 도 3c의 제2 전류(I21, I22, I23)는 각각 1.0V, 1,2V 및 1.5V의 전압으로 발생된 184㎂, 240㎂ 및 333㎂ 정도의 전류일 수 있다.
도 3a 내지 도 3c에서 제2 전류(I21, I22, I23)의 인가 시간은 10ns 정도로 동일할 수 있다. 단지, 서로 다른 크기의 제2 전류(I21, I22, I23)를 인가함으로써, 즉, 제1 및 제2 전극(E1, E2) 사이에 인가하는 전압의 크기를 조절함으로써, 적층구조물(S1)을 상기 제2 내지 제4 상태(State 2∼4) 중 어느 한 상태로 만들 수 있다.
본 발명의 실시예에 따른 메모리 소자의 동작방법은 다양하게 변형될 수 있다. 예를 들어, 제1 및 제2 전극(E1, E2) 사이에 인가하는 전압의 크기를 조절하는 대신, 스토리지노드(100)의 저항상태를 바꾸기 위한 전류의 인가 시간을 조절함으로써, 상기 제1 상태(State 1)의 적층구조물(S1)을 상기 제2 내지 제4 상태(State 2∼4) 중 어느 한 상태로 만들 수 있다. 즉, 제1 및 제2 전극(E1, E2) 사이에 일정한 크기의 전압을 인가하되, 상기 전압의 유지 시간, 즉, 프로그래밍 시간을 달리함으로써, 상기 제1 상태(State 1)의 적층구조물(S1)을 상기 제2 내지 제4 상태(State 2∼4) 중 한 상태로 만들 수 있다. 이에 대해서는, 도 4a 내지 도 4c 및 도 5a 내지 도 5c를 참조하여 보다 자세하게 설명한다.
먼저, 도 2와 같이 적층구조물(S1)을 제1 상태(State 1)로 만든 후, 도 4a 내지 도 4c에 도시된 바와 같이, 스토리지노드(100)의 제1 전극(E1)에서 제2 전극(E2)으로 제2 전류(I2)를 인가한다. 도 4a 내지 도 4c에서 제1 및 제2 전극(E1, E2) 사이에 인가하는 전압의 크기는 동일할 수 있지만, 그의 인가 시간(제1 내지 제3 인가 시간)(T1, T2, T3)은 서로 다를 수 있다. 예컨대, 제1 내지 제3 인가 시간(T1, T2, T3)은 T1＜T2＜T3일 수 있고, 이 경우, 제2 및 제3 인가 시간(T2, T3)은 각각 제1 인가 시간(T1)의 두 배 및 세 배 정도일 수 있다.
도 4a에 도시한 바와 같이, 제3 임계 전류(Ic3)보다 크고 제2 임계 전류(Ic2)보다 작은 제2 전류(I2)를 제1 인가 시간(T1) 동안 인가하면, 제2 전류(I2)에 의해 제3셀(M3)만 평행상태가 되어, 적층구조물(S1)은 상기 제2 상태(State 2)가 될 수 있다.
도 4a의 제2 전류(I2)의 시간에 따른 변화를 보여주는 도 5a를 참조하면, 제2 전류(I2)에 의해 제3셀(M3)이 평행상태가 되면, 적층구조물(S1)의 저항이 낮아지므로, 제2 전류(I2)의 크기가 증가한다. 그러나 상기 증가된 제2 전류(I2)의 인가 시간이 충분하지 않기 때문에, 도 4a의 제2셀(M2)은 평행상태로 바뀌지 않는다.
도 4b에 도시된 바와 같이, 제2 전류(I2)를 제1 인가 시간(T1)보다 긴 제2 인가 시간(T2) 동안 인가하면, 제2 전류(I2)에 의해 제3 및 제2셀(M3, M2)이 차례로 평행상태가 되어, 적층구조물(S1)은 제3 상태(State 3)가 될 수 있다.
도 4b의 제2 전류(I2)의 시간에 따른 변화를 보여주는 도 5b를 참조하면, 제2 전류(I2)에 의해 제3셀(M3)이 평행상태가 되면, 그에 따라 적층구조물(S1)의 저항이 낮아져 제2 전류(I2)가 제2 임계 전류(Ic2)(미도시)보다 커지고, 증가된 제2 전류(I2)가 소정 시간 이상 적층구조물(S1)에 인가됨에 따라, 제2셀(M2)이 평행상태가 될 수 있다. 그러나 제2셀(M2)이 평행상태가 되어 적층구조물(S1)의 저항이 더욱 낮아지더라도, 제2 전류(I2)의 인가 시간이 충분치 않기 때문에, 도 4b의 제1셀(M1)은 평행상태로 바뀌지 않는다.
도 4c에 도시된 바와 같이, 제2 전류(I2)를 제2 인가 시간(T2)보다 긴 제3 인가 시간(T3) 동안 인가하면, 제2 전류(I2)에 의해 제3, 제2 및 제1셀(M3, M2, M1)이 차례로 평행상태가 되어, 적층구조물(S1)은 제4 상태(State 4)가 될 수 있다.
도 4c의 제2 전류(I2)의 시간에 따른 변화를 보여주는 도 5c를 참조하면, 제2 전류(I2)에 의해 제3 및 제2셀(M3, M2)이 차례로 평행상태가 되면, 그에 따라 제2 전류(I2)가 제1 임계 전류(Ic1)(미도시) 이상으로 증가하고, 이렇게 증가된 제2 전류(I2)가 소정 시간 이상 적층구조물(S1)에 인가됨에 따라, 제1셀(M1) 또한 평행상태가 될 수 있다. 제1셀(M1)이 평행상태가 됨에 따라 적층구조물(S1)의 저항은 더욱 낮아져, 제2 전류(I2)는 한 번 더 증가한다.
제1 내지 제3 임계 전류(Ic1, Ic2, Ic3)가 각각 300㎂, 200㎂ 및 100㎂인 경우, 도 4a 내지도 4c의 제2 전류(I2)는 1.0V의 전압으로 발생된 전류일 수 있고, 제1 내지 제3 인가 시간(T1, T2, T3)는 각각 10ns, 20ns 및 30ns일 수 있다.
한편, 본 발명의 실시예에 따른 메모리 소자의 읽기 동작은 적층구조물(S1)의 저항값을 측정한 다음, 그것을 기준값과 비교함으로써 이루어질 수 있다. 이때, 적층구조물(S1)에 소정의 읽기 전류가 인가되는데, 상기 읽기 전류의 크기는 쓰기 전류의 절반 정도로 작기 때문에, 읽기 전류에 의한 데이터의 변환은 발생하지 않는다.
이러한 본 발명의 실시예에 따른 메모리 소자에서는 적층구조물(S1)에 데이터를 기록하는데 자기장을 사용하지 않는다. 또한, 하나의 스토리지노드에 2 비트 이상의 데이터를 기록할 수 있다. 따라서, 본 발명의 실시예에 따르면, 자기장의 간섭 효과가 방지 또는 최소화된 고집적도의 메모리 소자를 구현할 수 있다.
도 1의 구조는 다양하게 구체화될 수 있다. 그 일례가 도 6에 도시되어 있다.
도 6을 참조하면, 기판(300) 상에 게이트스택(310)이 존재하고, 게이트스택(310) 양쪽에 제1 및 제2 불순물영역(320, 330)이 존재한다. 게이트스택(310)은 게이트절연층과 게이트도전층이 차례로 적층된 구조일 수 있고, 제1 및 제2 불순물영역(320, 330) 중 어느 하나는 소오스이고, 나머지는 드레인이다. 게이트스택(310)과 제1 및 제2 불순물영역(320, 330)은 트랜지스터, 즉, 스위칭 소자를 구성한다. 기판(1) 상에 상기 트랜지스터를 덮는 층간절연층(340)이 형성되어 있다. 층간절연층(340)에 제1 불순물영역(320)을 노출시키는 콘택홀(350)이 형성되어 있고, 콘택홀(350)은 도전성 플러그(360)로 채워져 있다. 층간절연층(340) 상에 도전성 플러그(360)의 노출된 부분을 덮는 도 1의 스토리지노드(100)가 형성되어 있다. 여기서, 스토리지노드(100)의 제1 및 제2 전극(E1, E2)은 사격형의 패턴일 수 있지만, 이들의 형태는 다양하게 변형될 수 있다. 예컨대, 제2 전극(E2)은 배선 형태를 갖고 게이트스택(310)과 직교할 수 있다. 한편, 도시하지는 않았지만, 제2 불순물영역(330)과 전기적으로 콘택되는 비트라인이 구비되어 있다. 게이트스택(310), 제2 전극(E2) 및 상기 비트라인에 인가되는 전압에 따라, 적층구조물(S1)의 저항상태 가 달라질 수 있다.
도 1 및 도 6의 구조는 다양하게 변형될 수 있는데, 그 일례가 도 7에 도시되어 있다.
도 7을 참조하면, 서로 교차하는 비트라인(400)과 게이트라인(500)의 교차점에 도 1의 적층구조물(S1)이 구비되어 있고, 적층구조물(S1)과 게이트라인(500) 사이에 채널층(50)과 게이트절연층(55)이 차례로 구비되어 있다. 채널층(50)과 게이트절연층(55)은 게이트라인(500)과 같은 배선 형태를 갖고, 비트라인(400)과 교차할 수 있다. 적층구조물(S1)과 접한 채널층(50)의 일부를 제1 부분이라 하면, 상기 제1 부분과 이격된 채널층(50)의 제2 부분과 연결된 도선(60)이 구비될 수 있다. 여기서, 채널층(50), 게이트절연층(55), 비트라인(400), 게이트라인(500) 및 도선(60)은 적층구조물(S1)에 전류를 인가하기 위한 수단의 구성요소일 수 있다. 또한, 적층구조물(S1)은 그 양단에 위치한 비트라인(400)과 게이트라인(500)과 더불어 일종의 스토리지노드를 구성할 수 있다. 도 7에 도시하지는 않았지만, 비트라인(400)과 적층구조물(S1) 사이에는 확산 방지를 위한 층으로서, TiN층과 같은 도전층이 구비될 수 있고, 적층구조물(S1)과 채널층(50) 사이에는 전류의 원치 않는 누설을 방지하기 위한 층으로서, 마그네슘산화물층 또는 실리콘산화물층과 같은 베리어층이 더 구비될 수 있다.
도 7과 같은 메모리 소자에서는, 비트라인(400), 도선(60) 및 게이트라인(500)에 인가되는 전압에 따라, 적층구조물(S1)의 저항상태가 달라질 수 있다. 즉, 게이트라인(500)에 문턱전압 이상의 전압이 인가되면, 채널층(50)에 채널이 형 성되는데, 이때, 비트라인(400)과 도선(60) 사이에 소정의 전압을 인가하면, 적층구조물(S1)을 통해 제1 또는 제2 방향(D1, D2)의 전류가 흐를 수 있다. 상기 전류의 크기 및/또는 인가 시간에 따라 적층구조물(S1)은 상기 제1 내지 제4 상태(State 1∼4) 중 어느 한 상태를 가질 수 있다.
도 7과 같은 구조에서는 비트라인(400)과 도선(60)이 트랜지스터의 드레인과 소오스와 같은 역할을 할 수 있기 때문에, 채널층(50), 게이트절연층(55), 비트라인(400), 게이트라인(500), 도선(60) 및 적층구조물(S1)은 일종의 스위칭 소자를 구성할 수 있다. 즉, 도 7의 구조는 스위칭 소자 내에 적층구조물(S1)이 구비되어 있는 구조이다. 따라서, 도 7의 구조에서는 도 1의 스위칭 소자(200)와 같은 별도의 스위칭 소자가 없더라도, 적층구조물(S1)로의 신호의 접근이 제어될 수 있다. 그러나 경우에 따라서는, 비트라인(400)과 연결된 별도의 스위칭 소자를 더 구비시킬 수도 있다.
도 1에는 하나의 스토리지노드(100) 및 그와 연결된 스위칭 소자(200)가 도시되어 있지만, 본 발명의 실시예에 따른 메모리 소자는 다수의 스토리지노드(100) 및 그와 연결된 다수의 스위칭 소자(200)를 포함할 수 있다. 또한, 도 7에는 채널층(50) 하면에 하나의 적층구조물(S1)이 구비된 구조가 도시되어 있지만, 본 발명의 다른 실시예에 따른 메모리 소자는 채널층(50) 하면에 다수의 적층구조물(S1)을 구비할 수 있고, 비트라인(400) 및 게이트라인(500) 또한 복수 개 구비할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예 들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1의 구조에서 제1 내지 제3셀(M1, M2, M3)은 MTJ 셀에 국한되지 않고 변형될 수 있음을 알 수 있을 것이다. 즉, 제1 내지 제3셀(M1, M2, M3)은 인가 전류에 따라 서로 다른 두 개의 저항상태(즉, 저저항상태 및 고저항상태)를 갖는다는 조건 하에서, MTJ 셀 구조가 아닌 다른 구조로 변형될 수 있음을 알 수 있을 것이다. 또한, 도 2 내지 도 4c에서는 제1 전류(I1)로 제1 내지 제3셀(M1, M2, M3)을 모두 반평행상태로 만든 후, 제2 전류(I2, I21, I22, I23)로 적층구조물(S1)을 상기 제2 내지 제4 상태(State 2∼4) 중 어느 한 상태로 만들었지만, 본 발명의 다른 실시예에서는 제1 전류(I1)와 방향이 반대인 제3 전류로 제1 내지 제3셀(M1, M2, M3)을 모두 평행상태로 만든 다음, 제2 전류(I2, I21, I22, I23)와 방향이 반대인 제4 전류로 제1 내지 제3셀(M1, M2, M3) 중 적어도 하나를 반평행상태로 만들 수 있음을 알 수 있을 것이다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 소자를 개략적으로 보여주는 단면도이다.
도 2 및 도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 메모리 소자의 동작방법을 설명하기 위한 단면도이다.
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 메모리 소자의 동작방법을 설명하기 위한 단면도이다.
도 5a 내지 도 5c는 각각 도 4a 내지 도 4c의 제2 전류(I2)의 시간에 따른 변화를 보여주는 그래프이다.
도 6은 도 1의 메모리 소자를 구체화한 일례를 보여주는 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 메모리 소자를 보여주는 사시도이다.
<도면의 주요부분에 대한 부호의 설명>
C1, C2 : 제1 및 제2 도전층 D1, D2 : 제1 및 제2 방향
E1, E2 : 제1 및 제2 전극 I1 : 제1 전류
I2, I21, I22, I23 : 제2 전류 Ic1∼Ic3 : 제1 내지 제3 임계 전류
M1∼M3 : 제1 내지 제3셀 S1 : 적층구조물
10a∼10c : 제1 내지 제3 자유층 20a∼20c : 제1 내지 제3 터널링층
30a∼30c : 제1 내지 제3 고정층 40a∼40c : 제1 내지 제3 반강자성층
50 : 채널층 55 : 게이트절연층
60 : 도선 100 : 스토리지노드
200 : 스위칭 소자 300 : 기판
310 : 게이트스택 320 : 제1 불순물영역
330 : 제2 불순물영역 340 : 층간절연층
350 : 콘택홀 360 : 도전성 플러그
400 : 비트라인 500 : 게이트라인

Claims (17)

  1. 인가 전류에 따라 저저항상태와 고저항상태를 갖는 적어도 세 개의 단위셀(unit cell)이 순차로 적층된 적층구조물을 구비한 스토리지노드; 및
    상기 적층구조물에 전류를 인가하는 수단;을 포함하며,
    상기 적층구조물을 통해 흐르는 전류에 의해 상기 단위셀들의 저항상태가 변화되고, 상기 단위셀들은 그의 저항상태를 변화시키기 위한 임계 전류(critical current)가 서로 다르며,
    상기 단위셀들은 MTJ(Magnetic Tunneling Junction) 셀이고, 상기 각 MTJ 셀은 터널링층 및 상기 터널링층 양측에 각각 고정층(pinned layer)과 자유층(free layer)을 포함하며, 상기 MTJ 셀들의 상기 자유층의 부피는 서로 다른 메모리 소자.
  2. 삭제
  3. 제 1 항에 있어서, 상기 단위셀의 개수(X)는 X=2n-1 (여기서, n은 2 이상의 자연수)를 만족하는 메모리 소자.
  4. 삭제
  5. 제 1 항에 있어서, 상기 단위셀들 중 인접한 두 개의 단위셀 사이에 도전층이 구비된 메모리 소자.
  6. 제 1 항에 있어서, 상기 적층구조물은 제1 전극과 제2 전극 사이에 구비되고, 상기 제1 전극과 상기 제2 전극 중 하나와 연결된 스위칭 소자를 더 포함하는 메모리 소자.
  7. 인가 전류에 따라 저저항상태와 고저항상태를 갖는 적어도 세 개의 단위셀(unit cell)이 순차로 적층된 적층구조물을 구비한 스토리지노드; 및
    상기 적층구조물에 전류를 인가하는 수단;을 포함하며,
    상기 단위셀들은 그의 저항상태를 변화시키기 위한 임계 전류(critical current)가 서로 다르고,
    상기 적층구조물은 비트라인과 게이트라인 사이에 구비되되, 상기 적층구조물과 상기 게이트라인 사이에 채널층과 게이트절연층이 차례로 구비된 메모리 소자.
  8. 제 7 항에 있어서, 상기 채널층과 상기 게이트절연층은 상기 게이트라인과 같은 배선 형태이고, 상기 채널층의 일부에 연결된 도선을 더 포함하는 메모리 소자.
  9. 인가 전류에 따라 저저항상태와 고저항상태를 갖는 적어도 세 개의 단위셀(unit cell)이 순차로 적층된 적층구조물을 구비한 스토리지노드, 및 상기 적층구조물에 전류를 인가하는 수단을 포함하며, 상기 적층구조물을 통해 흐르는 전류에 의해 상기 단위셀들의 저항상태가 변화되고, 상기 단위셀들은 그의 저항상태를 변화시키기 위한 임계 전류(critical current)가 서로 다르며, 상기 단위셀들은 MTJ(Magnetic Tunneling Junction) 셀이고, 상기 각 MTJ 셀은 터널링층 및 상기 터널링층 양측에 각각 고정층(pinned layer)과 자유층(free layer)을 포함하며, 상기 MTJ 셀들의 상기 자유층의 부피는 서로 다른 메모리 소자의 동작방법에 있어서,
    상기 적층구조물에 제1 방향으로 제1 전류를 인가하는 단계를 포함하는 메모리 소자의 동작방법.
  10. 삭제
  11. 제 9 항에 있어서, 상기 제1 전류는 상기 모든 단위셀의 상기 임계 전류보다 크고, 상기 제1 전류에 의해 상기 모든 단위셀이 상기 고저항상태 또는 상기 저저항상태가 되는 메모리 소자의 동작방법.
  12. 제 11 항에 있어서, 상기 적층구조물에 상기 제1 방향과 반대인 제2 방향으로 제2 전류를 인가하여, 상기 단위셀들 중 적어도 하나의 저항상태를 상기 고저항상태에서 상기 저저항상태로 또는 상기 저저항상태에서 상기 고저항상태로 바꾸는 단계를 더 포함하는 메모리 소자의 동작방법.
  13. 제 12 항에 있어서, 상기 저항상태가 바뀌는 상기 단위셀의 개수는 상기 제2 전류를 발생시키는 전압의 크기에 따라 달라지는 메모리 소자의 동작방법.
  14. 제 12 항에 있어서, 상기 저항상태가 바뀌는 상기 단위셀의 개수는 상기 제2 전류의 인가 시간에 따라 달라지는 메모리 소자의 동작방법.
  15. 제 9 항에 있어서, 상기 단위셀의 개수(X)는 X=2n-1 (여기서, n은 2 이상의 자연수)를 만족하는 메모리 소자의 동작방법.
  16. 삭제
  17. 제 9 항에 있어서, 상기 단위셀들 중 인접한 두 개의 단위셀 사이에 도전층이 구비된 메모리 소자의 동작방법.
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