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KR100684893B1 - 자기 메모리 장치 및 그 제조방법 - Google Patents

자기 메모리 장치 및 그 제조방법 Download PDF

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KR100684893B1
KR100684893B1 KR1020050025562A KR20050025562A KR100684893B1 KR 100684893 B1 KR100684893 B1 KR 100684893B1 KR 1020050025562 A KR1020050025562 A KR 1020050025562A KR 20050025562 A KR20050025562 A KR 20050025562A KR 100684893 B1 KR100684893 B1 KR 100684893B1
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South Korea
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storage element
film
magnetic storage
magnetic
bit line
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KR1020050025562A
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정원철
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삼성전자주식회사
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    • H01F10/3254—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the spacer being semiconducting or insulating, e.g. for spin tunnel junction [STJ]

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Abstract

본 발명은 자기 메모리 장치에 관한 것이다. 본 발명의 자기 메모리 장치는, 데이터를 저장하는 자기저장요소와 데이터의 쓰기/기록을 위한 금속배선인 비트라인의 사이에 교란방지막을 구비한다. 상기 교란방지막은 도전막/자속집속막/차단막을 포함하여, 비트라인을 흐르는 전류에서 발생하는 자기장이 선택되지 않은 다른 자기저장요소에 영향을 미치는 것을 방지한다.
또한 본 발명에 있어서, 상기 비트라인은 상기 자기저장요소를 일방향으로 연결하는데, 이 때의 연결 방향과 상기 자기저장요소의 자화 방향이 상호 수직이 아닌, 바람직하게는 45도(135도)로 형성한다면 데이터를 읽거나 기록하는데 필요한 자기장의 크기를 감소시킨다.
또한 본 발명의 제조방법에 의하면, 위와 같은 자기 메모리 장치를 제조함에 있어 차단막을 제외한 도전막과 자속집속막 및 비트라인을 동시에 패터닝할 수 있어 공정 절차가 복잡하지 않고 간단하다.

Description

자기 메모리 장치 및 그 제조방법{MAGNETIC MEMORY DEVICE AND METHOD OF FABRICATING THE SAME}
도 1은 종래 기술에 따른 자기 메모리 장치의 평면도,
도 2a와 도 2b는 각각 도 1의 Ⅰ-Ⅰ선과 Ⅱ-Ⅱ 선을 따라 취해진 단면도,
도 3은 본 발명의 일실시예에 따른 자기 메모리 장치의 평면도,
도 4a와 도 4b는 각각 도 3의 Ⅰ'-Ⅰ' 선과 Ⅱ'-Ⅱ' 선을 따라 취해진 단면도,
도 5는 본 발명의 교란 방지에 관한 작동 원리를 설명하는 도면,
도 6a 내지 도 6c는 본 발명에 따라 약한 자기장으로 동작하는 원리를 설명하는 도면,
도 7a 내지 도 11a는 도 3의 Ⅰ'-Ⅰ' 선을 따라 취해진 공정단면도이고, 도 7b 내지 도 11b는 Ⅱ'-Ⅱ' 선을 따라 취해진 공정단면도이다.
♧도면의 주요부분에 대한 부호의 설명♧
60 -- 반도체기판 62 -- 소자분리막
70 -- 워드라인 72,82 -- 층간절연막
76 -- 하부전극 80 -- 비트라인
90 -- 자기저장요소 100 -- 교란방지막
101-- 도전막 102 -- 자속집속막
103 -- 차단막
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 자성체의 자화를 이용하는 자기 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치들은 각종 데이터를 저장하기 위해 사용되며, 일반적으로 휘발성(volatile)과 비휘발성(non-volatile) 메모리 장치로 구분된다. 대표적인 휘발성 메모리 장치로는 컴퓨터에서 일반적으로 사용되는 디램(DRAM; Dynamic Random Access Memory)이 있다. 상기 디램은 콘덴서에 저장된 전하를 이용하여 데이터를 저장하는데, 상기 전하의 누설을 방지하기 위해 리프레쉬 동작이 필수적이고 전원 공급이 중단되면 저장된 데이터도 소멸한다. 이에 비해, 비휘발성 메모리 장치는 전원 공급이 중단되더라도 저장된 데이터를 유지한다. 따라서 휴대 전화나 기타 음악이나 영상을 저장하는 메모리 카드와 같은 다양한 응용 장치 등에서, 전원을 계속적으로 사용할 수 없게 되는 상황하에서 비휘발성 메모리 장치들이 폭넓게 사용된다. 비휘발성 메모리 장치로는, 데이터의 '0'과 '1'을 나타내는데 터널링 전하의 저장 유무를 이용하는 플래쉬 메모리, 유전체의 분극 방향을 이용하는 강유전체 메모리, 자성체의 자화 방향을 이용하는 자기 메모리 등이 있다. 상기 플래쉬 메모리는 데이터의 소거 쓰기 속도가 느리고, 상기 강유전체 메모리는 재사용 가능한 횟 수가 제한되는 등의 단점이 있다.
이에 비해 위와 같은 단점을 갖지 않아 최근 주목받고 있는 것이 자기 메모리이다. 자기 메모리(MRAM; Magnetic Random Access Memory)는, 비휘발성 메모리로서 재사용 횟수에 제한이 없고 고집적화가 용이하며 고속 동작이 가능한 장점이 있다. 자기 메모리 장치에서 데이터가 저장되는 저장 요소는 단순하고 얇은 강자성 필름이거나, 터널링 자기저항(TMR; Tunneling Magneto-Resistance) 또는 거대 자기저항(GMR; Giant Magneto-Resistance)과 같이 보다 복잡하게 층이 형성된 자성의 박막 구조일 수 있다. 최근에는 상기 터널링 자기저항의 구조가 많이 사용되고 있는 바, 종래의 터널링 자기저항을 이용하는 자기 메모리 장치의 개략적인 구성 및 작동과정을 도면을 참조하여 살펴본다.
도 1은 종래 기술에 따른 자기 메모리 장치의 나타내는 평면도이고, 도 2a와 도 2b는 각각 도 1의 Ⅰ-Ⅰ선과 Ⅱ-Ⅱ 선을 따라 취해진 단면도이다.
도 1을 참조하면, 반도체 기판상에 평행한 복수의 도선들이 상호 수직하게 형성되는데, 이들은 각각 비트라인(30)과 디짓라인(28)을 구성한다. 상기 비트라인(30)과 디짓라인(28)이 교차하는 영역에는 데이터를 저장하는 자기저장요소(40)가 형성된다.
도 2a 및 도 2b를 를 참조하면, 반도체기판(10)의 소정영역에는 소자분리막(12)이 배치되어 활성영역을 한정한다. 상기 각 활성영역에는 한 쌍의 게이트 전극(20)이 형성되는데, 이는 상기 자기저장요소(40)의 데이터를 판독하는데 사용되는 트랜지스터의 게이트를 구성한다. 상기 한 쌍의 게이트 전극(20) 사이에는 공통 소 오스 영역(16s)이 형성되고, 상기 한 쌍의 게이트 전극(20)과 소자분리막(12) 사이에는 드레인 영역(16d)이 형성된다. 상기 공통 소오스 영역(16s)에는 공통 소오스 전극(18)이 연결되며, 상기 드레인 영역(16d)에는 수직배선(24)이 연결된다. 상기 디짓라인(28)을 포함하는 반도체 기판(10)의 전면에는 하부층간절연막(22)이 형성되는데, 상기 수직배선(24)은 상기 드레인 영역(16d)과 상기 하부층간절연막(22)의 상부에 이격되어 형성되는 하부전극(26)을 전기적으로 연결한다. 상기 하부전극(26)은 자기저장요소(40)와 연결되고 상기 자기저장요소(40)의 상부에는 비트라인(30)이 형성된다. 이 때 상기 하부전극(26)이나 자기저장요소(40)는 상기 하부층간절연막상(22)에 형성된 상부층간절연막(32)에 의해 절연된다.
상기 자기저장요소(40)는 자기터널접합(MTJ; Magnetic Tunnel Junction) 구조로, 피닝막(pinning layer)(41), 고정막(fixed layer)(42), 절연막(43) 및 자유막(free layer)(44)으로 구성된다. 상기 자기저장요소(40)의 저항은 상기 자유막(44)과 상기 고정막(42) 사이의 자화 방향(magnetization direction)이 동일한가 그렇지 않은가에 따라 크게 변화한다. 자화 방향에 의존적인 상기 자기저장요소(40)의 저항 특성은 자기 메모리 장치의 정보 저장 원리(mechanism)로 이용된다. 상기 고정막(42)의 자화 방향은 통상적인 판독/기록 동작 중에는 변하지 않으며, 상기 피닝막(41)은 상기 고정막(42)의 자화 방향을 고정하는 역할을 수행한다. 이에 비해, 상기 자유막(44)의 자화 방향은 변할 수 있으며, 상기 고정막(42)의 자화 방향과 동일하거나 반대로 자화될 수 있다.
특정한 자기저장요소(40)에 저장된 정보를 읽는 경우, 비트라인(30)과 워드 라인(20)을 이용한다. 상기 워드라인(20)은 반도체 기판(10)상에 형성된 게이트 전극(20)에 해당하며 비트라인(30)과 수직으로 형성된다. 상기 워드라인(20)과 비트라인(30)을 선택하여 상기 자기저장요소(40)에 전류를 흐르게 할 때, 상기 데이터의 저장 상태에 따라 전류의 크기가 달라진다. 즉, 상기 고정막(42)과 자유막(44) 사이의 자화 방향이 동일한지 여부에 따라, 저항값이 달라져 상기 전류의 크기가 차이나므로 저장된 정보를 판독할 수 있다. 한편 데이터를 기록하는 과정은 상기 비트라인(30)과 디짓라인(28)에 전류를 흐르게 하여 특정 자기저장요소(40)를 선택하고, 상기 전류에 의해 형성된 자기장의 벡터합에 의해 해당 자기저장요소(40)를 자화시키는 것으로 이루어진다.
위와 같은 종래의 자기 메모리 장치의 문제점을 살펴본다.
전류가 비트라인(30)이나 디짓라인(28)을 통하여 흐르면, 상기 라인(28,30) 주위에는 자기장이 형성되고 이러한 자기장은 원칙적으로 자화를 변화시킬 필요가 있는 특정 자기저장요소(40)에만 영향을 미쳐야 한다. 그런데 고집적화에 따라 메모리 셀들이 서로 근접하게 되고 또한 데이터의 쓰기에 필요한 자기장도 증가하게 된다. 따라서 선택된 자기저장요소(40)이외의 이웃한 자기저장요소(40)에 대해서도 비트라인(28)이나 디짓라인(30)에 의한 자기장이 작용하게 되는 문제가 있다. 이러한 문제점을 감안하여 상기 비트라인(28)을 사용하지 않는 새로운 구조의 자기 메모리 장치가 제안되었다. 즉, 워드라인(20)이 디짓라인(28)을 대체하도록 하여, 워드라인(20)과 비트라인(30)에 전류를 흐르게 하고 이 때 형성된 자기장으로 자기저장요소(40)의 자화 방향을 변경한다. 이러한 방식의 자기 메모리 장치는 대한민국 특허공보 제2004-41335호에 개시되어 있다. 한편, 워드라인(20)과 비트라인(30)을 이용하여 데이터를 판독하는 방식과 동일하게 상기 자기저장요소(40)로 전류를 흐르게 하되, 데이터를 읽는 경우에 비하여 전류의 크기를 증가시켜 자기저장요소(40)의 자화 방향을 변경할 수도 있다. 이러한 방식의 자기 메모리 장치는 미국 특허 제5695864호에 개시되어 있다.
위와 같이 디짓라인(28)을 사용하지 않는 방식은, 비록 디짓라인(28)에 의한 교란(disturbance)으로 특정 자기저장요소(40)외에 다른 자기저장요소(40)가 자기장의 영향을 받는 것은 예방할 수 있다. 그러나 비트라인(30)에 의한 교란에 관한 문제점은 여전히 남게 된다. 특히 데이터의 기록을 위해 자기저장요소(40)에 전류를 통하는 방식에서는, 데이터의 기록시 대단히 큰 전류를 흐르게 하므로 센 자기장이 발생하고 인접한 영역에 영향을 미치게 될 가능성은 더욱 증대된다. 또한 디짓라인(28)을 사용하지 않고 비트라인(30)만으로 데이터를 기록하는 방식에서는, 자기저장요소(40)의 자화 방향을 변경시키기 위한 센 자기장이 필수적인데, 전력 소모를 줄일 수 있는 개선 방안이 필요하다.
본 발명이 이루고자 하는 기술적 과제는, 비트라인을 흐르는 전류에 의한 교란을 방지할 수 있는 자기 메모리 장치를 제공하는데 있다.
또한 본 발명이 이루고자 하는 다른 기술적 과제는, 데이터를 기록하는데 필요한 자기장의 크기를 줄일 수 있는 자기 메모리 장치를 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 위와 같은 자기 메모리 장 치를 제조할 수 있는 제조방법을 제공하는데 있다.
상기한 기술적 과제를 달성하기 위하여 본 발명에 따른 자기 메모리 장치는, 반도체 기판상에 배열된 복수의 자기저장요소, 상기 자기저장요소의 상부에 배치되어 상기 자기저장요소를 일방향으로 연결하는 복수의 비트라인, 상기 자기저장요소의 아래에서 상기 비트라인을 가로지르는 방향으로 배치되는 복수의 워드라인, 상기 비트라인과 자기저장요소의 사이에 형성되는 교란방지막을 포함한다.
상기 교란방지막은, 절연체와 도전체로 이루어진 차단막과 상기 차단막의 하부에 형성되며 강자성체로 이루어진 자속집속막과 상기 자속집속막의 하부에 형성되며 도전체로 이루어진 도전막을 포함하며, 상기 차단막/자속집속막/도전막은 각자 독자적인 역할을 담당하며 단독 또는 일부만 조합하여 사용할 수 있다. 상기 자속집속막은, 그 하부의 자기저장요소에 작용하는 자기장을 집중하는 역할을 하며, 그 상부의 비트라인에서 발생하는 자기장에 대해서는 선택된 자기저장요소 이외의 다른 셀에 자기장이 작용하는 것을 방지하는 역할을 한다. 상기 차단막의 절연체는 자기저장요소의 상부에 형성되므로, 상기 자기저장요소를 통과한 전류가 수직으로 비트라인으로 이동하는 것을 차단한다. 즉, 전류가 절연체에 의해 도전막을 따라 수평하게 이동한 후, 상기 차단막의 도전체가 형성된 지점에서 수직으로 이동하게 된다. 이로 인하여 상기 도전막을 흐르는 수평방향의 전류가 자기저장요소의 자화 방향을 변경시킬 수 있는 자기장을 발생하게 된다. 또한 차단막의 두께만큼 비트라인과 자기저장요소와의 간격이 증가하므로 상기 차단막 역시 비트라인에 의한 교란 을 방지하는데 이바지한다. 한편 데이터의 쓰기/읽기시 전류의 이동 경로는 "자기저장요소 → 도전막 → 차단막의 도전체 → 비트라인"으로 형성된다. 이러한 전류 경로를 유지하기 위해서는, 상기한 막들의 저항값은 자속집속막, 도전막, 비트라인 순서이어야 하며 교란방지막의 두께는 비트라인 보다 얇게 형성됨이 바람직하다. 또한 상기 차단막의 도전체는 제조 공정상 비트라인과 동일한 물질로 구성함이 바람직하다. 상기 자기저장요소의 하부에는 반도체 기판상의 트랜지스터와 연결된 하부전극이 형성되는데, 상기 하부전극은 비트라인과 수직으로 형성함이 바람직하다. 이는 하부전극을 흐르는 전류에 의하여 자기저장요소의 자화 방향을 변화시키는데 유용한 자기장을 발생할 수 있기 때문이다. 상기 자기저장요소의 세부 구조는 차례로 적층된 피닝막, 고정막, 절연막 및 자유막을 포함하며, 상기 자유막의 자화방향에 따라 데이터의 저장상태가 결정된다.
본 발명의 다른 특징에 의하면, 데이터를 기록하는데 필요한 자기장의 크기를 줄일 수 있는 기술을 제시한다. 상기한 발명은, 반도체 기판상에 배열된 복수의 자기저장요소, 상기 자기저장요소의 상부에 배치되어 상기 자기저장요소를 일방향으로 연결하는 복수의 비트라인, 상기 자기저장요소의 아래에서 상기 비트라인을 가로지르는 방향으로 배치되는 복수의 워드라인, 상기 워드라인의 양측면에 형성되는 소오스/드레인 영역, 상기 드레인영역에 접속하는 수직배선을 포함하되; 상기 수직배선은 상기 자기저장요소의 하부에 직접 접속하며, 상기 비트라인이 상기 자기저장요소를 연결하는 방향과 상기 자기저장요소의 자화 방향이 이루는 각은 수직이 아니며, 바람직하게는 45도(135도)인 것이 좋다.
구체적으로, 상기 비트라인은 종방향으로 평행하게 상기 자기저장요소를 연결하며, 상기 자기저장요소는 그 자화 방향이 횡방향에 대해 소정각도 경사지게 형성되도록 배치할 수 있다. 또는 상기 비트라인은 종방향에 대해 소정각도 경사진 상태로 상기 자기저장요소를 평행하게 연결하며, 상기 자기저장요소는 그 자화 방향이 횡방향에 대해 평행하게 형성되도록 배치할 수 있다. 위와 같이 자기저장요소와 비트라인이 이루는 각도를 조정하는 경우, 자기장의 작용 방향을 변경하여 데이터를 기록하는데 필요한 자기장의 세기를 감소시킬 수 있다. 또한 자기저장요소와 비트라인이 이루는 각도를 조정한 상태에서, 상기 비트라인의 하부로 차단막/자속집속막/도전막으로 된 교란방지막을 추가할 수 있다. 이러한 추가 구조에 의해, 데이터 쓰기/읽기시 자기장을 감소시키는 외에 비트라인를 통하여 흐르는 전류가 다른 자기저장요소에 영향을 미치는 것을 방지할 수 있다.
본 발명의 자기 메모리 장치를 제조하는 공정에는, 자기저장요소의 형성 후 비트라인을 형성하기 이전에 교란방지막의 형성 과정이 포함된다. 상기 교란방지막은 도전막/자속집속막/차단막의 다층 구조이므로 이들을 각각 형성하거나 기타 다양한 방법으로 제조 가능하다. 만약 차단막에 포함되는 도전체를 비트라인과 동일한 물질로 사용하는 경우에는, 상기 자기저장요소가 형성된 결과물상에 도전막 물질층과 자속집속막 물질층을 형성하는 단계, 상기한 결과물상에 절연체층을 형성한 후 소정영역을 식각하는 단계, 상기한 결과물상에 비트라인용 금속층을 적층하는 단계 및, 상기 금속층과 도전막 물질층 및 자속집속막 물질층을 동일한 패턴으로 식각하는 단계를 통하여 간단하게 제조할 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예를 상세히 살펴보기로 한다. 다만 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다양한 형태로 응용되어 변형될 수도 있다. 오히려 아래의 실시예들은 본 발명에 의해 개시된 기술 사상을 보다 명확히 하고 나아가 본 발명이 속하는 분야에서 평균적인 지식을 가진 당업자에게 본 발명의 기술 사상이 충분히 전달될 수 있도록 제공되는 것일 뿐이므로, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안 될 것이다. 또한 하기 실시예와 함께 제시된 도면들에 있어서, 층 및 영역들의 크기는 명확한 설명을 강조하기 위해서 간략화되거나 다소 과장되어진 것이며, 도면상에 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 3은 본 발명의 일실시예에 따른 자기 메모리 장치의 평면도이고, 도 4a와 도 4b는 각각 도 3의 Ⅰ'-Ⅰ'라인과 Ⅱ'-Ⅱ' 라인을 따라 취해진 단면도이다.
도 3을 참조하면, 반도체 기판상에 일방향으로 평행한 복수의 비트라인(80)이 형성된다. 또한 데이터가 저장되는 복수의 자기저장요소(90)가 형성되는데, 상기 비트라인(80)은 자기저장요소(90)를 일방향, 예컨대 도 3에서 종방향으로 연결하고 있다. 한편, 도 3에는 종래의 자기 메모리 장치와 달리 디짓라인이 사용되지 않는데, 여기서 별도의 디짓라인을 추가할 수도 있으나 후술할 워드라인으로 데이터의 읽기외에 쓰기까지 처리할 수 있다.
도 4a 및 도 4b를 참조하면, 반도체기판(60)의 소정영역에 활성영역을 한정 하는 소자분리막(62)이 형성된다. 상기 각 활성영역에는 워드라인(70)에 해당하는 한 쌍의 게이트 전극(70)이 형성된다. 상기 워드라인(70)은 비트라인(80)과 수직인 방향으로 형성되는데, 상기 비트라인(80)과 워드라인(70)이 교차하는 영역의 근방에 데이터를 저장하는 자기저장요소(90)가 위치한다. 상기 워드라인(70)에 해당하는 한 쌍의 게이트 전극(70) 사이에는 공통 소오스 영역(66s)이, 상기 한 쌍의 게이트 전극(70)과 소자분리막(62) 사이에는 드레인 영역(66d)이 형성된다. 상기 공통 소오스 영역(66s)에는 공통 소오스 전극(68)이 연결되며, 상기 드레인 영역(66d)에는 수직배선(74)이 연결된다. 상기 수직배선(74)의 상측에는 하부전극(76)이 연결되어 있으며, 상기 하부전극(76)은 자기저장요소(90)와 연결된다. 상기 자기저장요소(90)의 상측에는 교란방지막(100)이 형성되고 교란방지막(100)의 상부에 비트라인(80)이 형성된다. 또한 상기 자기저장요소(90) 등은 층간절연막(72,82)으로 절연되는데, 설명의 편의상 상기 수직배선(74)이 관통하는 영역을 하부층간절연막(72)이라 하고, 그 상부를 상부층간절연막(82)이라 지칭한다. 상기 교란방지막(100)은 상기 비트라인(80)을 따라 형성되어 비트라인(80)을 흐르는 전류에 의한 자기장이 선택되지 않은 다른 자기저장요소(90)에 영향을 미치는 것을 방지한다. 구체적인 역할과 작동 원리에 대해서는 도 5를 참조하여 살펴보도록 한다.
도 5는 본 발명의 교란 방지에 관한 작동 원리를 설명하는 도면이다.
도 5를 참조하면, 본 발명의 교란방지막(100)은 도전막(101)/자속집속막(102)/차단막(103)의 3층 구조로 이루어진다. 상기 도전막(101)과 자속집속막(102) 은 단일한 막질로 이루어지는데 반해, 상기 차단막(103)은 절연체(103a)와 도전체(103b)의 상이한 막질로 구성된다. 상기 절연체(103a)는 상기 자기저장요소(90)의 상부에 위치하는데, 상기 자기저장요소(90)가 소정 위치에 이격되어 배치되므로 상기 차단막(103)의 절연체(103a)도 소정간격으로 분리되어 위치한다. 상기 절연체(103a) 사이의 공간에는 도전체(103b)가 형성되는데, 상기 도전체(103b)는 비트라인(80)으로 채워지도록 함이 제조 공정상 효율적이다. 상세한 제조 공정에 대해서는 후술한다.
상기 교란방지막(100)은 각자 독자적인 효과를 발휘하며, 이들을 독자적으로 사용하거나 또는 일부만 결합하여 사용할 수도 있다. 그런데 상기 교란방지막(100)의 효과가 증대되는 것은, 특히 상기 자기저장요소(90)를 통하여 전류가 흐르는 경우이다. 통상의 자기 메모리 장치는 데이터의 읽기 모드에서 자기저장요소(90)로 전류가 흐르므로, 본 발명의 기술이 적용될 수 있다. 다만 데이터의 읽기 모드에서는 약한 전류만 흐르므로, 본 발명은 데이터의 쓰기 모드에서 강한 전류가 흐르는 자기 메모리 장치에서 더욱 유용하다. 따라서 이하에서는 자기저장요소(90)로 전류가 통과하면서 데이터의 쓰기가 이루어지는 방식을 위주로 본 발명의 작용 효과를 설명하고자 한다.
도 5에서 화살표 방향은, 데이터의 쓰기 모드에서 전류가 흐르는 방향을 나타낸 것이다. 도 5에 도시된 바와 같이, 전류는 트랜지스터의 소오스/드레인 영역(미도시)에서 수직배선(74)을 경유한 후, 상기 수직배선(74)에 연결된 하부전극(76)과 자기저장요소(90) 및 교란방지막(100)과 비트라인(80)으로 이동한다. 전류가 위 와 같이 흐르는 경우 상기 교란방지막(100)의 구체적인 작동 원리는 다음과 같다.
상기 교란방지막(100)의 도전막(101)/자속집속막(102)/차단막(103) 중, 상기 자속집속막(102)은 투자율이 높은 물질로 형성한다. 일반적으로 고투자율의 물질은 자속을 집중시키는데 이러한 성질을 이용하면 비트라인(80)에 의한 교란을 방지할 수 있다. 즉, 데이터의 쓰기 동작시 자기저장요소(90)를 통과한 전류가 비트라인(80)을 흐르면 상기 전류에 의해 비트라인(80)의 주변에는 자기장(도 5의 점선 표시 참조)이 형성되는데, 비트라인(80)과 자기저장요소(90) 사이의 자속집속막(102)에 의해 비트라인(80)에 의한 자기장은 자속집속막(102) 상부의 비트라인(80)에만 집중하게 된다. 결과적으로 상기 자속집속막(102)은 그 하부의 자기저장요소(90)와 관련하여 자기장에 대한 일종의 차폐막으로 작용한다.
다음으로 도전막(101)과 차단막(103)의 작동 원리를 살펴본다. 만약 차단막(103)이 없다면 자기저장요소(90)를 통과한 전류가 곧바로 비트라인(80)으로 이동하게 된다. 그러나 상기 차단막(103)은 절연체(103a) 성분을 포함하고 이러한 절연체(103a) 성분은 자기저장요소(90)의 상부에 위치하므로, 상기 자기저장요소(90)를 통과한 전류가 곧바로 비트라인(80)으로 이동할 수 없다. 상기 차단막(103)은 도전체(103b)를 포함하므로, 절연체(103a)에 의하여 진로가 차단된 전류는 수평방향으로 진로를 변경한 후 도전체(103b)가 배치된 지역에서 다시 수직방향으로 진로를 변경하여 비트라인(80)으로 이동하게 된다. 여기서 상기 자기저장요소(90)의 상부에 형성된 도전막(101)을 고려하면, 전류의 경로는 『하부전극(76)의 수평방향(①) → 자기저장요소(90)의 수직방향(②) → 도전막(101)의 수평방향(③) → 차단막 (103) 도전체(103b)의 수직방향(④) → 비트라인(80)의 수평방향(⑤)』과 같다. 전류의 진로가 위와 같은 경우, 도전막(101)을 흐르는 수평방향의 전류가 자기장(도 5의 점선 표시 참조)을 형성하여 자기저장요소(90)의 자화 방향을 변경시키는데 사용될 수 있다. 한편 상기 차단막(103)과 도전막(101)의 두께만큼 비트라인(80)과 자기저장요소(90)와의 간격이 증가한다. 그런데 자기장의 크기는 전류원으로부터 거리에 반비례하므로, 상기 차단막(103)과 도전막(101)의 두께만큼 자기저장요소(90)에 작용하는 비트라인(80)의 자기장은 감소한다. 따라서 상기 차단막(103) 또한 비트라인(80)에 의한 교란을 방지하는데 작용한다.
도 5와 같이, 상기 도전막(101)/차단막(103) 구조와 자속집속막(102) 구조를 결합한 경우, 앞서 살펴 본 것외에 추가 효과가 발생한다. 즉, 도전막(101)과 차단막(103) 사이에 자기집속막(102)을 형성한다면, 상기 도전막(101)을 따라 수평방향 전류가 흐를 때 발생하는 자기장이 상기 자속집속막(102)에 의해 집중된 상태로 자기저장요소(90)에 작용할 수 있다. 결국 상기 자속집속막(102)은 그 하부로 흐르는 전류에 대해서는 자기저장요소(90)에 자기장을 집중시키는 역할을 수행하고, 그 상부로 흐르는 전류에 대해서는 선택된 자기저장요소(90) 이외의 다른 자기저장요소(90)에 자기장이 작용하는 것을 방지하는 역할을 수행한다. 상기 자속집속막(102)은 도전막(101)의 상부면외에 양 측면에도 형성되도록 하여 그 기능을 강화할 수 있다.
상기 교란방지막(100)의 재질에 대해 살펴본다. 기본적으로 상기 도전막(101)은 도전체이며, 상기 자속집속막(102)은 강자성체이고, 상기 차단막(103)은 절연체(103a)와 도전체(103b)로 이루어진다. 다음으로 상기 도전막(101)은 비트라인 보다 높은 저항을 갖는 것이 바람직하다. 만약 도전막(101)이 비트라인(80) 보다 저항이 낮다면, 자기저장요소(90)와 도전막(101)을 경유한 전류가 비트라인(80)으로 이동하기 보다는 도전막(101)을 따라 수평방향으로 흐르게 된다. 마찬가지 이유라면, 도전막(101)은 자속집속막(102)이나 차단막(103)의 도전체(103b) 보다 높은 저항을 갖는 물질이어야 할 것이다. 그러나 도전막(101)의 저항이 자속집속막(102) 보다 크다면, 자기저장요소(90)를 수직으로 통과한 전류가 도전막(101)이 아닌 자속집속막(102)상에서 수평으로 이동하게 된다. 이 경우 전류에 의한 자기장은 주로 자속집속막(102) 내부에만 한정된다. 따라서 자속집속막(102)은 강자성체이면서 도전막(101) 보다 높은 저항을 갖는 것이 바람직하다. 다만 자속집속막(102)이 도전막(101) 보다 저항이 큰 경우, 자속집속막(102)은 자기저장요소(90)와 도전막(101)을 경유한 전류가 비트라인(80)으로 흐르는 것을 차단할 수 있다. 이러한 현상을 방지하기 위해 상기 자기집속막(102)은 적정한 범위의 저항값을 갖는 물질로 선택함이 바람직하며, 또한 교란방지막(100)의 두께를 비트라인(80) 두께 이하로 하여 비트라인(80) 쪽으로 전류가 흐르도록 조절할 수 있다. 상기 차단막(103)의 재질을 살펴보면, 먼저 도전체(103b)는 비트라인(80) 쪽으로 전류가 흐를 수 있도록, 도전막(101)이나 자속집속막(102) 보다 저항이 낮은 물질로서 제조 공정상 비트라인(80)과 동일한 성분인 것이 바람직하다. 다음 절연체(103a)는 특별한 제한은 없으며 층간절연막 성분과 동일한 산화물로 형성할 수 있다. 위와 같은 조건에 따라서, 도전막(101)은 Ti/TiN/Ta 등을 사용할 수 있고, 자기집속막(102)은 NiFe 등 을 사용할 수 있으며, 차단막(103)은 통상의 산화물과 비트라인(80)과 동일한 도전성이 우수한 Al/W 등을 사용할 수 있다. 한편, 도 5의 구조에서, 하부전극(76)과 비트라인(80)이 수직으로 형성되어 있다. 상기 하부전극(76)을 따라 수평방향으로 흐르는 전류 또한 자기저장요소(90)의 자화 방향을 변경하는데 사용된다. 그런데 도 5와 같이, 하부전극(76)과 비트라인(80) 방향이 수직인 경우, 수평인 경우에 비해 자기저장요소(90)의 자화 방향을 변경하는데 필요한 전류의 세기가 감소된다. 수평인 경우, 상기 하부전극(76)에서의 전류와 상기 도전막(101)을 따라 흐르는 전류가 동일한 방향이 되어, 상기 자기저장요소(90)의 상하부에서 반대 방향의 자기장을 형성하게 되므로, 수직인 경우에 비하여 불리하다. 또한 하부전극(76)과 비트라인(80)이 수직인 경우에는, 본 발명의 다른 특징에 따른 효과가 적용될 수 있다. 즉, 이하에서 후술하듯 비트라인(80)과 자기저장요소(90)를 상호 경사지게 형성하면 데이터의 쓰기에 필요한 자기장의 세기가 감소하는데, 이 때의 작동 원리가 상기 하부전극(76)과 비트라인(80)이 수직인 경우에도 일부 적용된다.
도 5에서, 수직배선(74)은 자기저장요소(90)의 하부에 직접 형성되지 않고 하부전극(76)을 매개로 일정 간격 이격되어 형성된다. 이는 하부전극(76)을 따라 흐르는 전류를 이용하여 데이터의 쓰기에 이용하기 위함이지만, 이 경우 수직배선(74)과 자기저장요소(90)가 동일한 수직축상에 형성되지 못하므로 셀 공간이 증가한다. 따라서 데이터의 쓰기에 필요한 자기장을 낮출 수 있다면, 수직배선(74)과 자기저장요소(90)를 동일한 축상에 형성하여 셀 공간을 줄이고 고집적화에 이바지 할 수 있다.
도 6a 내지 도 6c는 본 발명에 따라 적은 자기장으로 동작하는 원리를 설명하는 도면으로, 자기기억장치의 주요부 평면도와 데이터의 쓰기에 필요한 자기장을 나타내는 그래프가 도시되어 있다. 상기 도 6a 내지 도 6c와 관련하여, 이하 설명의 편의를 위해 횡방향/종방향 등의 방향을 특정하였지만, 상기 횡방향/종방향은 서로 치환되어도 무방한 것이다.
도 6a를 참조하면, 데이터가 저장되는 자기저장요소(90)와 상기 자기저장요소(90)를 일방향으로 연결하는 비트라인(80)이 형성되어 있다. 상기 자기저장요소(90)의 하부에는 수직배선(74)이 직접 연결되어 있고, 이로 인하여 셀의 면적을 6F2(F는 최소가공크기를 의미; minimum Feature size)까지 감소시켰다. 한편, 도 6a 도시된 그래프는 통상의 자기기억장치에서 디짓라인과 비트라인(80)에 전류를 흘려서 데이터를 기록함에 있어서, 필요한 자기장을 나타낸다. 즉, 상기 그래프에 나타난 곡선(통상 아스테로이드 곡선이라 함)은 자기저장요소(90)의 자화 방향을 반전시키는데 필요한 임계값을 나타낸다. 따라서 상기 자기저장요소(90)의 자화 방향을 반전시키려면 상기 아스테로이드 곡선의 임계값 이상의 자기장이 필요하다. 도 6a의 평면도에서 종방향으로 전류가 흐르면, 이 때 형성되는 자기장은 상기 비트라인(80) 하부의 자기저장요소(90)에 대해 횡방향으로 작용한다. 즉, 도 6a의 그래프에서 횡축은 비트라인(80)에 의한 자기장을 나타낸다. 상기 그래프의 종축은 디짓라인에 의한 자기장을 나타내는데, 만약 디짓라인을 사용하지 않는다면, 비트라인 (80)만으로 자기저장요소(90)의 자화 방향을 변경해야 하고, 이 때는 상기 아스테로이드 곡선과 횡축(Hx)의 교점에 해당하는 자기장(H0)이 필요하다.
도 6b를 참조하면, 자기저장요소(90)가 소정 각도로 경사지게 형성되고 비트라인(80)은 종방향으로 평행하게 자기저장요소(90)를 연결하고 있다. 상기 자기저장요소(90)가 경사지게 형성되면, 상기 자기저장요소(90)에 따라 정해지는 아스테로이드 곡선도 자기저장요소(90)의 경사각 만큼 회전하게 된다. 통상의 자기저장요소(90)는 자기적 이방성을 보장하기 위하여 장방형의 형태를 가지며, 데이터의 저장시에는 장방형의 장변에 평행한 방향으로 자화된다. 따라서 자기저장요소(90)에서 장변의 경사각 또는 자화 방향이 횡축과 이루는 경사각 만큼 아스테로이드 곡선도 회전하는 것이다. 이 경우 비트라인(80)만으로 자기저장요소(90)의 자화 방향을 변경할 때 필요한 자기장의 크기는, 아스테로이드 곡선과 횡축(Hx)과의 교점이 된다. 도 6b의 그래프에 도시된 바와 같이, 비트라인(80)만으로 자기저장요소(90)의 데이터를 변경하는 경우 필요한 자기장(H1)의 크기는 도 6a의 자기장(H0)에 비하여 감소한다. 도 6b의 그래프에서, 상기 자기장이 최소로 되는 경사각은 45도(135도)이다.
도 6c를 참조하면, 상기 자기저장요소(90)는 도 6a와 동일하게 형성되어 있는데 비해, 비트라인(80)이 종방향에 대해 일정하게 경사진 방향으로 자기저장요소(90)들을 연결하고 있다. 상기 비트라인(80)이 경사지게 형성되므로, 자기저장요소(90)와 관련된 아스테로이드 곡선은 그대로이나 자기장을 나타내는 축이 경사각 만 큼 회전하게 된다. 이 경우에도 비트라인(80)만으로 자기저장요소(90)의 데이터를 변경할 때 필요한 자기장의 크기는, 아스테로이드 곡선과 Hx축과의 교점이 된다. 도 6c에 도시된 바와 같이, 상기 자기장(H2)은 도 6a의 자기장(H0)에 비하여 감소하며, 상기 자기장이 최소로 되는 경사각은 45도(135도)이다.
도 6b 또는 도 6c에 도시된 메모리 장치의 비트라인(80)에 대하여 도 5와 같은 교란방지막 구조가 추가될 수 있다. 교란방지막 구조가 추가된 자기 메모리 장치의 장점은 다음과 같다. 먼저 수직배선(74)을 자기저장요소(90)의 하부에 직접 형성하고 디짓라인을 사용하지 않으므로 셀의 면적을 줄일 수 있다. 다음으로 비트라인(80) 또는 자기저장요소(90)를 경사지게 형성하여 데이터의 기록에 필요한 자기장을 감소시킬 수 있다. 여기에 더하여 도전막/자속집속막/차단막으로 이루어지는 교란방지막은 선택 자기저장요소(90) 이외의 다른 인접 자기저장요소(90)에 대하여 비트라인에 의한 자기장이 작용하는 것을 방지한다.
이하 본 발명의 자기 메모리 장치의 제조 방법을 살펴 본다. 도 7a 내지 도 11a는 도 3의 Ⅰ'-Ⅰ' 선을 따라 취해진 공정단면도이고, 도 7b 내지 도 11b는 Ⅱ'-Ⅱ' 선을 따라 취해진 공정단면도이다. 상기 공정단면도는 도 3의 실시예를 대상으로 한 것이나, 도 6b 또는 도 6c의 비트라인이나 자기저장요소를 경사지게 형성하는 메모리 장치에 대해서도 용이하게 적용될 수 있다.
도 7a 및 도 7b를 참조하면, 먼저 반도체기판(60)의 소정영역에 활성영역을 한정하는 소자분리막(62)을 형성한다. 상기 소자분리막(62)은 통상의 얕은 트렌치(STI; Shallow Trench Isolation) 방법에 따라 형성될 수 있다. 상기 활성영역을 갖는 반도체기판(60)의 전면에 게이트 절연막 및 게이트 도전막을 차례로 형성한다. 상기 게이트 도전막 및 게이트 절연막을 연속적으로 패터닝하여 상기 활성영역 및 소자분리막(62)의 상부를 가로지르는 복수의 게이트 패턴을 형성한다. 여기서 게이트 도전막을 패터닝 한 것이 게이트 전극(70)으로 워드라인(70)에 해당한다. 이어서 상기 게이트 전극(70)을 마스크로 불순물 이온을 주입하여, 공통 소오스 영역(66s)과 드레인 영역(66d)을 형성한다. 상기 공통 소오스 영역(66s)/드레인 영역(66d) 및 상기 게이트 전극(70)은 단일의 트랜지스터를 구성한다. 이 후 게이트 전극(70)의 측벽에 스페이서를 형성한다.
도 8a 및 8b를 참조하면, 상기 반도체기판(60)의 전면에 하부층간절연막(72)을 형성한다.상기 하부층간절연막(72)을 패터닝하여, 상기 공통 소오스 영역(66s)/드레인 영역(66d)을 노출시킨다. 이어서 통상의 방법으로 노출된 부분을 매립하여 공통 소오스 전극(68) 및 수직배선(74)을 형성한다. 상기 수직배선(74)은 드레인 영역(66d)과 추후 형성될 하부전극(76)을 연결한다.
상기 하부층간절연막(72)상에 하부전극(76) 및 자기저장요소(90)를 형성한다. 상기 하부전극(76)은 워드라인(70)과 동일한 방향으로 형성된다. 상기 워드라인(70)은 추후 형성될 비트라인(80)과 수직이며, 결과적으로 하부전극(76)과 비트라인(80)도 상호 수직으로 형성된다. 상기 자기저장요소(90)는 통상 차례로 적층된 피닝막(91), 고정막(92), 절연막(93) 및 자유막(94)을 포함한다. 상기 피닝막(91) 은 반강자성막으로 이루어지며, IrMn, PtMn, MnO, FeO, CoCl2, NiCl2, NiO, Cr 등을 사용하여 형성한다. 상기 고정막(92) 및 자유막(94)은 강자성막으로 이루어지며, Fe, Co, Ni, MnSb, CrO2 등을 사용하여 형성한다. 상기 절연막(93)으로는 통상 알루미늄 산화막을 사용한다. 위와 같이 자기저장요소(90)를 형성하면, 상부층간절연막(82)을 형성한 후 평탄화 과정을 거쳐 상기 자유막(94)의 상부면을 노출시킨다.
도 9a 및 9b를 참조하면, 상기 상부층간절연막(82)이 형성된 반도체 기판(60)의 상부면으로 교란방지막 형성을 위해, 도전막과 자속집속막 물질층(101',102')을 형성한다. 다음으로 차단막 물질을 적층하는데, 상기 차단막을 구성하는 도전체와 절연체 중 절연체층(103a')을 형성한다. 만약 상기 절연체로서 산화물을 사용한다면 산화 또는 증착 공정을 사용할 수 있다.
도 10a 및 10b를 참조하면, 상기 절연체층(103a')에 대해 사진 시각 공정을 적용하여, 자기저장요소(90)가 형성된 영역의 상부에만 절연체를 남기고 나머지 절연체를 제거한다. 상기 식각되어 남은 것은 차단막의 절연체(103a)를 구성한다. 만약 차단막을 구성하는 도전체로서 비트라인과 다른 성분의 물질을 사용한다면, 상기 절연체가 식각된 영역 중 소정영역에 대해 별도의 도전물질을 삽입하여 차단막을 완성할 수 있다. 그러나 이 과정에서 별도의 마스크를 이용한 식각 공정이 필요하게 되므로 비효율적이다.
도 11a 및 11b를 참조하면, 상기한 결과물상에 비트라인용 금속층(80')을 형성한다. 이 때 상기 금속층(80')은 그 하부의 절연체(103a) 사이를 채우게 된다. 이 후 상기 금속층(80')과 도전막/자속집속막 물질층(101',102')을 동시에 동일한 패턴으로 식각하여 제거한다. 결과적으로 도 4a 및 4b와 같은, 도전막/자속집속막/비트라인이 형성되고, 또한 도전체와 절연체로 이루어진 차단막까지 형성된다.
위와 같은 교란방지막 형성 과정에 있어서, 도전막/자속집속막은 비트라인과 동일한 패턴으로 동시에 형성되므로 별도의 마스크가 필요하지 않다. 다만 차단막의 절연체 형성 영역을 위한 마스크와 사진/식각 공정이 추가될 뿐이므로, 전체적으로 간단한 절차만으로 제조가 가능하다.
이상에서 살펴 본 바와 같이, 본 발명의 자기 메모리 장치는 비트라인의 하부에 교란방지막을 포함하여, 비트라인을 흐르는 전류에서 발생하는 자기장이 선택되지 않은 다른 자기저장요소에 영향을 미치는 것을 방지할 수 있다.
또한 본 발명에 따르면 비트라인이 자기저장요소를 연결하는 방향과 자기저장요소의 자화 방향이 상호 수직이 아닌, 바람직하게는 45도(135도)로 형성하여 데이터를 읽거나 기록하는데 필요한 자기장의 크기를 줄일 수 있다.
한편, 위와 같은 자기 메모리 장치는 본 발명의 제조 공정을 따를 때 보다 간단하게 제조할 수 있다.

Claims (19)

  1. 반도체 기판상에 배열된 복수의 자기저장요소,
    상기 자기저장요소의 상부에 배치되어 상기 자기저장요소를 일방향으로 연결하는 복수의 비트라인,
    상기 자기저장요소의 아래에서 상기 비트라인을 가로지르는 방향으로 배치되는 복수의 워드라인 및;
    상기 비트라인과 자기저장요소의 사이에 형성되는 교란방지막을 포함하는 자기 메모리 장치.
  2. 제 1항에 있어서, 상기 교란방지막은 강자성체로 이루어진 자속집속막을 포함하는 것을 특징으로 하는 자기 메모리 장치.
  3. 제 1항에 있어서, 상기 교란방지막은 절연체와 도전체로 이루어진 차단막과 상기 차단막의 하부에 형성되는 도전막을 포함하며, 상기 차단막의 절연체는 상기 자기저장요소가 형성된 영역의 상부에 위치한 것을 특징으로 자기 메모리 장치.
  4. 제 3항에 있어서, 상기 교란방지막은 상기 차단막과 도전막의 사이에 강자성체로 이루어진 자속집속막을 더 포함하는 것을 특징으로 하는 자기 메모리 장치.
  5. 제 3항에 있어서, 상기 차단막의 도전체는 상기 비트라인과 동일한 물질인 것을 특징으로 하는 자기 메모리 장치.
  6. 제 4항에 있어서, 상기 도전막은 상기 비트라인 보다 높은 저항의 물질로 이루어지고, 상기 자속집속막은 상기 도전막 보다 높은 저항의 물질로 이루어진 것을 특징으로 하는 자기 메모리 장치.
  7. 제 1항 내지 제 6항 중 어느 한 항에 있어서, 상기 워드라인은 상기 자기저장요소에 저장된 정보를 변경시키는 기록 동작에 사용되는 것을 특징으로 하는 자기 메모리 장치.
  8. 제 1항 내지 제 6항 중 어느 한 항에 있어서, 상기 자기저장요소는 차례로 적층된 피닝막, 고정막, 절연막 및 자유막으로 이루어진 것을 특징으로 하는 자기 메모리 장치.
  9. 제 1항 내지 제 6항 중 어느 한 항에 있어서, 상기 교란방지막의 두께는 비트라인의 두께보다 얇은 것을 특징으로 하는 자기 메모리 장치.
  10. 제 1항 내지 제 6항 중 어느 한 항에 있어서, 상기 자기저장요소의 하부에는 상기 비트라인이 자기저장요소를 연결하는 방향과 수직인 방향으로 하부전극이 형 성된 것을 특징으로 하는 자기 메모리 장치.
  11. 반도체 기판상에 배열된 복수의 자기저장요소,
    상기 자기저장요소의 상부에 배치되어 상기 자기저장요소를 일방향으로 연결하는 복수의 비트라인,
    상기 자기저장요소의 아래에서 상기 비트라인을 가로지르는 방향으로 배치되는 복수의 워드라인,
    상기 워드라인의 양측면에 형성되는 소오스/드레인 영역,
    상기 드레인영역에 접속하는 수직배선을 포함하되;
    상기 수직배선은 상기 자기저장요소의 하부에 직접 접속하며, 상기 비트라인이 상기 자기저장요소를 연결하는 방향과 상기 자기저장요소의 자화 방향이 이루는 각은 수직이 아닌 것을 특징으로 하는 자기 메모리 장치.
  12. 제 11항에 있어서, 상기 비트라인은 상기 자기저장요소를 종방향으로 평행하게 연결하며, 상기 자기저장요소는 그 자화 방향이 횡방향에 대해 소정각도 경사지게 형성되도록 배치된 것을 특징으로 하는 자기 메모리 장치.
  13. 제 11항에 있어서, 상기 비트라인은 종방향에 대해 소정각도 경사진 상태로 상기 자기저장요소를 평행하게 연결하며, 상기 자기저장요소는 그 자화 방향이 횡방향에 대해 평행하게 형성되도록 배치된 것을 특징으로 하는 자기 메모리 장치.
  14. 제 11항 내지 제 13항 중 어느 한 항에 있어서, 상기 비트라인이 상기 자기저장요소를 연결하는 방향과 상기 자기저장요소의 자화 방향이 이루는 각도는 45도(135도)인 것을 특징으로 하는 자기 메모리 장치.
  15. 제 11항 내지 제 13항 중 어느 한 항에 있어서, 상기 워드라인은 상기 자기저장요소에 저장된 정보를 변경시키는 기록 동작에 사용되는 것을 특징으로 하는 자기 메모리 장치.
  16. 제 11항 내지 제 13항 중 어느 한 항에 있어서, 상기 비트라인과 상기 자기저장요소의 사이에 차단막과 자속집속막과 도전막으로 구성된 교란방지막을 더 포함하는 것을 특징으로 하는 자기 메모리 장치.
  17. 제 16항에 있어서, 상기 차단막은 절연체와 도전체로 이루어지고, 상기 절연체는 상기 자기저장요소가 형성된 영역의 상부에 위치하는 것을 특징으로 하는 자기 메모리 장치.
  18. 반도체 기판의 소정영역에 워드라인을 형성하는 단계;
    상기 워드라인의 양측면에 소오스/드레인 영역을 형성하는 단계;
    상기 소오스/드레인 영역이 형성된 반도체 기판의 전면에 층간절연막을 형성 하는 단계;
    상기 층간절연막을 관통하여, 상기 드레인영역에 접속하는 수직배선을 형성하는 단계;
    상기 층간절연막상에 상기 수직배선에 접속하는 자기저장요소를 형성하는 단계;
    상기 자기저장요소의 상부에 상기 자기저장요소를 일방향으로 연결하는 교란방지막 및 비트라인을 형성하는 단계를 포함하되, 상기 교란방지막은 도전막과 자속집속막 및 차단막으로 이루어진 것을 특징으로 하는 자기 메모리 장치의 제조방법.
  19. 제 18항에 있어서, 상기 교란방지막 및 비트라인을 형성하는 단계는,
    상기 자기저장요소가 형성된 결과물상에 도전막 물질층과 자속집속막 물질층을 형성하는 단계,
    상기한 결과물상에 절연체층을 형성한 후 소정영역을 식각하는 단계,
    상기한 결과물상에 비트라인용 금속층을 적층하는 단계 및,
    상기 금속층과 도전막 물질층 및 자속집속막 물질층을 동일한 패턴으로 식각하는 단계를 포함하는 것을 특징으로 하는 자기 메모리 장치의 제조방법.
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