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KR100515532B1 - 자기 기억 장치 및 그 제조 방법 - Google Patents

자기 기억 장치 및 그 제조 방법 Download PDF

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KR100515532B1
KR100515532B1 KR10-2003-0065765A KR20030065765A KR100515532B1 KR 100515532 B1 KR100515532 B1 KR 100515532B1 KR 20030065765 A KR20030065765 A KR 20030065765A KR 100515532 B1 KR100515532 B1 KR 100515532B1
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가부시끼가이샤 도시바
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Abstract

자기 기억 장치는 반도체 기판(21)의 상방에 배치된 정보를 기억하는 MTJ 소자(5)를 포함한다. 반도체 기판과 MTJ 소자 사이에 제1 방향에 따라서 제1 배선(2)이 배치된다. 제1 배선은 MTJ 소자에 자계를 부여하는 기능을 갖는다. 제1 배선은 제1 면과 제2 면을 갖는다. 제2 면은 MTJ 소자와 면하고, 제1 면은 그 반대측이다. 제2 면의 폭은 제1 면의 폭보다 작다. MTJ 소자의 상방에 제1 방향과 다른 제2 방향에 따라서 제2 배선(3)이 배치된다. 제2 배선은 MTJ 소자에 자계를 부여하는 기능을 갖는다.

Description

자기 기억 장치 및 그 제조 방법 {MAGNETIC MEMORY DEVICE AND METHOD FOR PRODUCING THE SAME}
본 발명은, 자기 기억 장치 및 그 제조 방법에 관한 것으로, 특히 자기 기억 장치의 배선 구조에 관한 것이다.
최근, 자기의 성질을 이용한 자기 기억 장치가 알려져 있다. 자기 기억 장치는 터널형 자기 저항 효과(Tunneling Magnetoresistance, 이하 TMR이라 기재함)를 이용하여 정보를 기억한다.
이와 같은 자기 기억 장치로서, 소위 자기 랜덤 액세스 메모리(Magnetic Random Access Memory : MRAM)가 있다. MRAM은 정보의 기록 담체로서 강자성체의 자화 방향을 이용한 고체 메모리의 총칭으로, 기록 정보를 수시, 수정, 유지, 판독 등을 행할 수 있다.
도22a는 전형적인 자기 기억 장치의 일부의 구조를 개략적으로 도시하는 평면도이고, 도22b는 도22a의 XXIIB - XXIIB에 따른 단면도이다. 도22a, 도22b에 도시한 바와 같이, 격자형으로 형성된 제1 기입 배선(201)과 제2 기입 배선(202)의 각 교차점이고, 또한 이들 기입 배선(201 및 202) 사이에 메모리 셀(203)이 설치된다.
메모리 셀(203)로서 강자성 터널 접합(Magnetic Tunnel Junction, 이하 MTJ라 기재함)에 의한(예를 들어, ISSCC 2000 Digest Paper TA7.2 참조) MTJ 소자가 이용된다. MTJ 소자는 차례로 적층된 고정 부착층, 터널 배리어층, 기록층에 의해 구성된다.
기록 정보의 기입시에, 선택 메모리 셀(203)의 위치를 통과하는 기입 배선(201 및 202)에 전류를 흐르게 한다. 이 전류에 의해 기입 배선(201 및 202)의 교점에 자계를 발생시키고, 이 자계에 의해 메모리 셀(203)의 기록층의 자화 방향을 반전시킨다. 고정 부착층과 기록층의 자화의 상대적인 배치가 평행한지 혹은 평행하지 않은지에 따라 2진의 정보가 기록된다. 자화 방향을 반전시키기 위해 필요한 자계(스위칭 자계)의 강도는, 예를 들어 0.1 ㎛ 룰에 있어서, 수십 Oe 정도이다.
기록 정보의 판독은 자기 저항 효과를 이용하여 행한다. 자기 저항 효과라 함은, 메모리 셀(203)의 전기 저항이 메모리 셀(203)을 구성하는 강자성체의 자화 방향과 전류와의 상대각 등에 의해 변화하는 현상이다. 이 저항의 변화를 메모리 셀(203)에 전류를 흐르게 함으로써 판독한다.
메모리 셀(203)에의 정보의 기입시에, 상기한 바와 같이 기입 배선(201 및 202)에 전류를 흐르게 한다. 선택 메모리 셀 근방의 메모리 셀(이하, 절반 선택 메모리 셀이라 칭함)은 이 전류에 의해 발생한 자계의 영향을 받는다. 자계의 영향을 받은 결과, 절반 선택 메모리 셀에 잘못된 정보가 기입되는 일이 있다. 자기 기억 장치의 고집적도화에 수반하여 메모리 셀 상호간의 거리가 작아짐으로써 이 문제는 현저해진다.
절반 선택 셀에 잘못된 정보가 기입되는 것을 방지하기 위해, 예를 들어 기입시에 기입 배선(201 및 202)으로 흐르게 하는 전류치를 조정하는 것이 행해진다. 그러나, 상기 스위칭 자계를 발생시키기 위해서는, 기입 배선(201 및 202)에 소정치의 전류를 흐르게 할 필요가 있다. 이로 인해, 기입시에 흐르게 하는 전류치의 허용 폭은 매우 작아져 버리게 되는 문제가 있다.
본 발명은, 상기 과제를 해결하기 위해 이하에 나타낸 수단을 이용하고 있다.
본 발명의 제1 시점에 의한 자기 기억 장치는 반도체 기판과, 상기 반도체 기판의 상방에 배치된 정보를 기억하는 MTJ 소자와, 상기 반도체 기판과 상기 MTJ 소자 사이에 제1 방향에 따라서 배치된 제1 배선과, 상기 MTJ 소자의 상방에 상기 제1 방향과 다른 제2 방향에 따라서 배치된 제2 배선을 포함하고, 상기 제1 배선은 MTJ 소자에 자계를 부여하며, 상기 제1 배선은 상기 MTJ 소자에 면하는 제2 면과 상기 제2 면의 반대측인 제1 면을 구비하고, 상기 제2 면의 폭은 상기 제1 면의 폭보다 작으며, 상기 제2 배선은 MTJ 소자에 자계를 부여한다.
본 발명의 제2 시점에 의한 자기 기억 장치의 제조 방법은 반도체 기판의 상방에 제1 방향에 따라서 제1 배선을 형성하는 단계와, 상기 제1 배선의 상방에 정보를 기록하는 MTJ 소자를 형성하는 단계와, 상기 MTJ 소자의 상방에 상기 제1 방향과 다른 제2 방향에 따라서 제2 배선을 형성하는 단계를 포함하고, 상기 제1 배선은 상기 반도체 기판과 면하는 제1 면과 상기 제1 면의 반대측인 제2 면을 구비하며, 상기 제2 면의 폭은 상기 제1 면의 폭보다 작다.
본 발명자들은 본 발명의 개발 과정에 있어서, 도22a, 도22b를 참조하여 서술한 바와 같은 자기 기억 장치에 있어서 인접하는 메모리 셀에 정보가 잘못 기입되는 것을 방지 가능한 구조에 대해 연구하였다. 그 결과, 본 발명자들은 몇 가지의 지견을 얻었다. 이 지견에 대해 도1 내지 도3을 이용하여 이하에 설명한다. 또한, 도1 내지 도3은 도22b와 같은 방향의 단면도를 개략적으로 도시한 것이다.
우선, 절반 선택 메모리 셀에의 영향을 회피하기 위해, 단순히 인접하는 셀끼리의 간격을 크게 하는 것을 생각할 수 있다. 도1에 자기 기억 장치의 제1 기입 배선(201)의 상호간은 도22b에 비해 커져 있다. 이렇게 함으로써, 전류가 흐르는 배선과 절반 선택 메모리 셀과의 거리(211)는 종래 예에 비해 커진다. 따라서, 절반 선택 메모리 셀에 대해 잘못된 정보가 기입되는 것을 방지할 수 있다.
그러나, 기입 배선(201)의 서로의 간격을 크게 함으로써, 메모리 셀 어레이부의 면적이 증대된다. 이 결과, 자기 기억 장치의 집적도가 저하되어 버린다. 이것은 자기 기억 장치의 면적 축소 및 고집적화의 요청에 반한다. 또한, 제1 기입 배선(201)의 상호 간격을 크게 하는 대신에, 또는 이것과 병용하여 제2 기입 배선(202)의 상호 간격을 크게 한 경우도 같은 문제가 생긴다.
절반 선택 메모리 셀에의 영향을 회피하기 위한 별도의 방법으로서, 예를 들어 기입 배선(201)의 단면적을 작게 하는 것을 생각할 수 있다. 도2에 도시한 자기 기억 장치는 종래 예에 비해 작은 단면적의 기입 배선(201)을 갖는다. 이렇게 함으로써, 거리(211)는 종래 예에 비해 커진다. 따라서, 절반 선택 메모리 셀에 대해 잘못된 정보가 기입되는 것을 방지할 수 있다.
그런데, 일반적으로 배선의 신뢰성을 생각한 경우, 일렉트로 마이그레이션에 의한 영향을 고려할 필요가 있다. 일렉트로 마이그레이션에 의해 배선의 열화가 생겨 자기 기억 장치의 신뢰성이 저하된다. 일렉트로 마이그레이션에 의한 영향은 배선을 흐르는 전류의 전류 밀도에 따라서 커진다. 따라서, 배선의 전류 밀도를 작게 함으로써, 일렉트로 마이그레이션에 의한 영향을 회피할 수 있다.
전류 밀도를 작게 하기 위해서는 배선의 단면적을 크게 하는 것을 생각할 수 있다. 따라서, 배선의 단면적은 어느 정도의 크기를 갖는 것이 바람직하다.
또한, 전류 밀도를 작게 하는 다른 방법으로서, 배선을 흐르는 전류를 작게 하는 것이 고려된다. 그러나, 스위칭 자계를 발생시키기 위해서는 기입 배선에 흐르게 하는 전류를 소정치 이상으로 할 필요가 있다. 이로 인해, 단순히 배선을 흐르는 전류의 전류치를 작게 하는 것은 불가능하다.
이와 같이, 일렉트로 마이그레이션에 의한 영향을 회피하고, 또한 스위칭 자계를 발생시키기 위해 필요한 전류치(기입 전류치)를 얻기 위해, 기입 배선의 단면적을 소정의 값으로 할 필요가 있다. 따라서, 기입 배선(201)의 단면적을 이 조건을 만족시키면서 도2에 도시한 바와 같은 구조로 하는 것은 불가능하다.
또한, 기입 배선의 단면적을 소정의 값으로 하면서, 절반 선택 메모리 셀과의 간격을 크게 하는 방법으로서, 기입 배선 단면의 종방향 길이를 횡방향 길이에 비해 크게 하는 것을 생각할 수 있다. 도3에 도시하는 자기 기억 장치의 기입 배선(201)은 횡방향의 길이에 비해 큰 종방향의 길이를 갖는다. 이와 같은 구조로 함으로써, 기입 배선(201)의 단면적을 소정의 값으로 하면서 거리(211)를 크게 할 수 있다. 따라서, 절반 선택 메모리 셀에 대해 잘못된 정보가 기입되는 것을 방지할 수 있다.
그러나, 이와 같은 자기 기억 장치는 제조시에 이하와 같은 문제가 생긴다. 즉, 우선, 기입 배선(201)의 형성 후, 이 기입 배선(201) 상호간이 층간 절연막에 의해 매립된다. 그러나, 도3에 도시하는 자기 기억 장치에서는 기입 배선(201)의 종횡비가 높다. 따라서, 층간 절연막이 충분히 매립되지 않고 보이드가 발생하는 경우가 있다. 그러면, 메모리 셀(203)의 형성면의 거칠기가 커져 메모리 셀의 특성이 열화되는 경우가 있다.
이하에, 이와 같은 지견을 기초로 하여 구성된 본 발명의 실시 형태에 대해 도면을 참조하여 설명한다. 또한, 이하의 설명에 있어서, 대략 동일 기능 및 구성을 갖는 구성 요소에 대해서는 동일 부호를 붙여 중복 설명은 필요한 경우에만 행한다.
(제1 실시 형태)
도4는 본 발명의 제1 실시 형태에 관한 자기 기억 장치를 개략적으로 도시하는 평면도이다. 도4에 도시한 바와 같이, 제1 실시 형태에 관한 자기 기억 장치(1)의 제1 기입 배선(2; 2a, 2b)은 제1 방향에 따라서 설치된다. 제1 기입 배선(2)은, 예를 들어 TiN/Ti/Al(또는 AlCu)/TiN/Ti로 이루어지는 적층 구조를 갖는다. 제1 기입 배선(2)은 메모리 셀(5)에 자계를 부여하는 기능 및 메모리 셀(5)로부터의 정보를 판독하는 데이터선으로서의 기능을 갖는다.
제1 기입 배선(2)의 상방[도면에 있어서, 제1 기입 배선(2)보다 전방인 면]에 제2 기입 배선(3; 3a, 3b)이 설치된다. 제2 기입 배선(3)은 제1 방향과 다른 제2 방향에 따라서 설치된다. 제2 기입 배선(3)은 메모리 셀(5)에 자계를 부여하는 기능을 갖는다. 제2 기입 배선(3)은, 예를 들어 Al/Nb로 이루어지는 적층 구조를 갖는다. 제1 방향과 제2 방향은 전형적으로는 대략 직각 관계를 갖는다. 제1 기입 배선(2) 및 제2 기입 배선(3)은 소망에 따라, 예를 들어 배리어 메탈(또는 라이너재)(4)을 갖는 구조로 할 수 있다.
제1 기입 배선(2)과 제2 기입 배선(3)의 교차점에는 메모리 셀(5)이 설치된다. 메모리 셀(5)은 제1 기입 배선(2)과 제2 기입 배선(3) 사이에 설치된다. 메모리 셀(5)은, 예를 들어 제2 기입 배선(3)에 따른 방향의 변이 제1 기입 배선(2)에 따른 방향의 변보다 길게 형성된다. 이렇게 함으로써, 메모리 셀(5)의 자화 방향이 제2 기입 배선(3)에 따라서 반전하기 쉬워진다. 이 제2 기입 배선(3)에 따른 방향은 자화 용이 축방향이라 불리운다.
메모리 셀(5)은 MTJ 소자로 이루어진다. MTJ 소자는 후에 상술하는 바와 같이, 예를 들어 강자성체 재료 등으로 이루어지는 고정 부착층 및 기록층과, 절연 재료로 이루어지는 터널 배리어층(비자성층, 절연층)이 적층된 구조를 갖는다.
도5a, 도5b는 도4에 도시한 자기 기억 장치의 단면도를 개략적으로 도시하고 있다. 도5a는 도4의 VA-VA선에 따른 단면도이고, 도5b는 도4의 VB-VB선에 따른 단면도이다.
도5a, 도5b에 도시한 바와 같이, 기판(21) 상에는 층간 절연막(22)이 설치된다. 층간 절연막(22) 내에 복수의 제1 기입 배선(2)이 설치된다. 제1 기입 배선(2)은 메모리 셀(5)과 면하는 면의 평면에 있어서의 폭이, 이 면과 반대측 면의 폭보다 작게 형성되어 있다. 환언하면, 도5a에 도시한 바와 같이 제1 기입 배선(2)은 기판과 면하는 제1 면(23)과, 제1 면(23)과 반대측[메모리 셀(5)과 면하는 측]의 제2 면(24)을 갖는다. 그리고, 제2 면(24)의 폭(제2 방향에 따른 길이)은 제1 면(23)의 폭보다 작다.
제1 기입 배선(2)의 폭은, 구체적으로는, 예를 들어 제1 면(23)측으로부터 제2 면(24)을 향해 실질적으로 일정해진 후, 서서히 작아져 있다. 제1 면(23)의 폭과 제2 면(24)의 폭의 비는, 예를 들어 제2 면(24)의 폭을 제1 면(23)의 폭의 2/3 정도 이하로 할 수 있다. 그 이유는 후에 상세하게 서술한다.
제1 기입 배선(2)의 배리어 메탈(4) 상에는 콘택트 플러그(25)가 설치된다. 콘택트 플러그(25)는 비자성 재료에 의해 구성되고, 예를 들어 W/TiN을 이용할 수 있다. 콘택트 플러그(25) 상에는 메모리 셀(5)이 설치된다. 콘택트 플러그(25) 및 메모리 셀(5)은, 예를 들어 같은 단면적을 갖는다.
메모리 셀(5) 상에는 제2 기입 배선(3)이 설치된다. 제2 기입 배선(3)은 메모리 셀(5)과 면하는 면의 평면에 있어서의 폭이, 이 면과 반대측 면의 폭보다 작게 형성되어 있다. 환언하면, 도5b에 도시한 바와 같이 제2 기입 배선(3)은 메모리 셀(5)과 면하는 재3 면(31)과, 제3 면(31)과 반대측인 제4 면(32)을 갖는다. 그리고, 제3 면(31)의 폭(제1 방향에 따른 길이)은 제4 면(32)의 폭보다 작게 형성되어 있다.
제2 기입 배선(3)의 폭은, 구체적으로는, 예를 들어 제3 면(31)측으로부터 제4 면(32)측을 향해 메모리 셀(5)과 같은 폭으로 실질적으로 일정해진 후, 서서히 커져 있다. 제3 면(31)의 폭과 제4 면(32)의 폭과의 비는, 예를 들어 제4 면(32)의 폭을 제3 면(31)의 폭의 2/3 정도 이하로 할 수 있다.
다음에, 메모리 셀(5)에 대해 이하에 설명한다. MTJ 소자의 MTJ 구조로서, 소위 스핀 밸브 구조의 것이 알려져 있다. 스핀 밸브 구조는 고정 부착층 내의 강자성체에 인접하여 반강자성체를 배치하여 강자성체의 자화 방향을 고정 부착시킨 것이다[예를 들어, Jpn.J.Appl.Phys.,36,L200(1997) 참조]. 스핀 밸브 구조로 함으로써 자계에 대한 감도를 개선할 수 있다.
도6 내지 도8은 스핀 밸브 구조의 MTJ 소자(101)의 예를 개략적으로 나타내는 단면도를 도시한다. 이 MTJ 소자(101)는 소위 한 겹 터널 배리어층을 갖는 구조이다. 즉, 각 MTJ 소자(101)는 차례로 적층된 고정 부착층(102), 터널 배리어층(103), 기록층(104)을 갖는다. 이하, 고정 부착층(102), 기록층(104)의 구조에 대해 상세하게 설명한다.
도6에 도시하는 MTJ 소자(101)의 고정 부착층(102)은 차례로 적층된 템플레이트층(111), 초기 강자성층(112), 반강자성층(113), 기준 강자성층(114)을 갖는다. 기록층(104)은 차례로 적층된 자유 강자성층(115), 접점층(116)을 갖는다.
도7에 도시하는 MTJ 소자(101)는 고정 부착층(102)이 도6의 것보다 많은 층에 의해 구성되는 구조를 갖는다. 즉, 고정 부착층(102)은 차례로 적층된 템플레이트층(111), 초기 강자성층(112), 반강자성층(113), 강자성층(114'), 비자성층(117), 강자성층(114")을 갖는다. 기록층(104)은 도6에 도시한 MTJ 소자와 동일한 구조이다.
도8에 도시하는 MTJ 소자(101)는 도7의 구조에다가 기록층(104)이 더 많은 층에 의해 구성되는 구조를 갖는다. 즉, 고정 부착층(102)은 도7에 도시하는 MTJ 소자와 동일한 구조이다. 한편, 기록층(104)은 강자성층(115'), 비자성층(117), 강자성층(115"), 접점층(116)을 갖는다. 도8에 도시한 MTJ 소자의 구조로 함으로써, 도6의 것에 비해 강자성층 내부의 자극 발생을 억제하여 보다 미세화에 적합한 셀 구조로 할 수 있다.
도6 내지 도8에 도시하는 MTJ 소자(101)의 각 층은, 예를 들어 이하에 나타내는 재료를 이용하여 형성할 수 있다.
고정 부착층(102) 및 기록층(104)의 재료로서, 예를 들어 Fe, Co, Ni 또는 이들의 합금, 스핀 분극율이 큰 마그네타이트, CrO2, RXMnO3-y(R : 희토류, X : Ca, Ba, Sr) 등의 산화물을 이용할 수 있다. 또한, NiMnSb, PtMnSb 등의 호이슬러 합금 등을 이용할 수도 있다. 이들 강자성체에는 강자성을 잃지 않는 한, Ag, Cu, Au, Al, Mg, Si, Bi, Ta, B, C, O, Pd, Pt, Zr, Ir, W, Mo, Nb 등의 비자성 원소가 다소 포함되어 있어도 상관없다.
고정 부착층(102)의 일부를 구성하는 반강자성층(113)의 재료로서, 예를 들어 Fe-Mn, Pt-Mn, Pt-Cr-Mn, Ni-Mn, Ir-Mn, NiO, Fe2O3 등을 이용할 수 있다.
터널 배리어층(103)의 재료로서, Al2O3, SiO2, MgO, AlN, Bi2O 3, MgF2, CaF2, SrTiO2, AlLaO3 등의 유전체를 이용할 수 있다. 이들 유전체에는 산소, 질소, 불소 결손이 존재하고 있어도 상관없다.
도6 내지 도8에 도시하는 MTJ 소자(101)의 구조는 후술하는 다른 실시 형태에도 적용 가능하다.
또한, 메모리 셀(5)로서, 소위 2중 터널 배리어층을 갖는 것을 사용할 수도 있다. 2중 터널 배리어층 구조는 차례로 적층된 제1 고정 부착층(122), 제1 터널 배리어층(123), 기록층(104), 제2 터널 배리어층(125), 제2 고정 부착층(126)을 갖는다. 2중 터널 배리어층 구조로 함으로써, 메모리 셀(5)에의 인가 전압에 대해 높은 자기 저항의 변화율을 유지할 수 있다. 또한, 내압을 높게 하는 것도 가능하다. 또한, 제1 터널 배리어층(123) 및 제2 터널 배리어층(125)의 재료로서, 터널 배리어층(103)과 동일한 재료를 이용할 수 있다.
또한, 2중 터널 배리어층 구조와, 상기 스핀 밸브 구조를 조합할 수도 있다. 이하, 2중 터널 배리어층 구조이고 또한 스핀 밸브 구조를 갖는 MTJ 소자에 대해 설명한다. 도9 내지 도11은 2중 터널 배리어층 구조이고 또한 2중 터널 배리어층을 갖는 MTJ 소자(121)의 일예를 개략적으로 나타내는 단면도이다. 이하, 제1 고정 부착층(122), 기록층(104), 제2 고정 부착층(126)의 구조에 대해 상세하게 설명한다.
도9에 도시한 MTJ 소자(121)의 제1 고정 부착층(122)은 차례로 적층된 템플레이트층(111), 초기 강자성층(112), 반강자성층(113), 기준 강자성층(114)을 갖는다. 제2 고정 부착층(126)은 차례로 적층된 기준 강자성층(114), 반강자성층(113), 초기 강자성층(112), 접점층(116)을 갖는다.
도10에 도시한 MTJ 소자(121)는 제2 고정 부착층(126)이 도9의 것보다 많은 층에 의해 구성되는 구조를 갖는다. 즉, 제1 고정 부착층(122)은 도9에 도시한 MTJ 소자와 동일한 구조이다. 한편, 제2 고정 부착층(126)은 차례로 적층된 강자성층(114'), 비자성층(117), 강자성층(114"), 반강자성층(113), 초기 강자성층(112), 접점층(116)을 갖는다.
도11에 도시한 MTJ 소자(121)는 도10의 구조에다가 기록층(104)이 더 많은 층에 의해 구성되는 구조를 갖는다. 즉, 제1 고정 부착층(122) 및 제2 고정 부착층(126)은 도10에 도시한 MTJ 소자(121)와 동일한 구조이다. 한편, 기록층(104)은 강자성층(115'), 비자성층(117), 강자성층(115")을 갖는다. 도11에 도시한 MTJ 소자의 구조로 함으로써, 도9의 것에 비해 강자성 내부의 자극 발생을 억제하여 보다 미세화에 적합한 셀 구조로 할 수 있다.
도9 내지 도11에 도시한 MTJ 소자(121)의 구조는 후술하는 다른 실시 형태에도 적용 가능하다.
이하, 도4, 도5a, 도5b에 도시하는 자기 기억 장치의 제조 방법에 대해 도12 내지 도16을 참조하여 설명한다.
도12 내지 도16은 도4, 도5a, 도5b에 도시하는 자기 기억 장치의 제조 공정을 차례로 도시하는 단면도이다. 도12a, 도13a, 도14a, 도15a, 도16a는 도4의 VA-VA선에 따른 단면도에 대응한다. 마찬가지로, 도12b, 도13b, 도14b, 도15b, 도16b는 도4의 VB-VB선에 따른 단면도에 대응한다.
도12a, 도12b에 도시한 바와 같이, 반도체 기판(21) 상에, 예를 들어 CVD(Chemical Vapor Deposition)법 등을 이용하여 층간 절연막(41)이 퇴적된다. 다음에, 이 층간 절연막(41) 상에, 예를 들어 TiN/Ti로 이루어지는 재료막(4a), Al 또는 AlCu로 이루어지는 재료막(2a), TiN/Ti로 이루어지는 재료막(4a)이 퇴적된다. 다음에, 재료막(4a) 상에 CVD법 및 리소그래피 공정을 이용하여 제1 기입 배선의 제1 면(23)의 폭에 대응하는 잔존부를 갖는 마스크층(42)이 형성된다. 다음에, 이 마스크층(42)을 마스크로서 RIE(Reactive Ion Etching)법을 이용하여 재료막(4a) 및 재료막(2a)이 엣칭된다.
다음에, 도13a, 도13b에 도시한 바와 같이, 예를 들어 산소 가스의 분위기 속에서 CDE(Chemical Dry Etching)함으로써, 마스크층(42)의 잔존부가 제1 기입 배선(2)의 제2 면(24)의 폭에 대응하는 폭을 가질 때까지 가늘어진다. 다음에, 마스크층(42)을 마스크로서 RIE법을 이용하여 재료막(4a) 및 재료막(2a)의 상부 일부분이 엣칭된다. 이 결과, 대략 볼록형 형상을 갖는 제1 기입 배선(2)이 형성된다.
다음에, 도14a, 도14b에 도시한 바와 같이 제1 기입 배선(2)의 상호간이 층간 절연막(43)에 의해 매립된다. 다음에, 이 층간 절연막(43)을 스토퍼로 하여 제1 기입 배선(2)이 평탄화된다. 다음에, 층간 절연막(43) 및 배리어 메탈(4) 상에 CVD법, 리소그래피 공정, RIE법 등을 이용하여 콘택트 플러그(25) 및 메모리 셀(5)이 형성된다. 부호 44는 마스크층이다.
다음에, 도15a, 도15b에 도시한 바와 같이 마스크층(44)이 제거된 후, 메모리 셀(5)의 상호간이 층간 절연막(45)에 의해 매립된다. 다음에, 메모리 셀(5) 및 층간 절연막(45) 상에 층간 절연막(46)이 퇴적된다. 다음에, 층간 절연막(46) 상에 CVD법 및 리소그래피 공정을 이용하여 제2 기입 배선(3)의 제3 면(31)의 폭에 대응하는 개구를 갖는 마스크층(47)이 퇴적된다. 다음에, 이 마스크층을 마스크로서 RIE법을 이용하여 층간 절연막(46)의 상부 일부분이 엣칭된다.
다음에, 도16a, 도16b에 도시한 바와 같이, 예를 들어 산소 가스의 분위기 속에서 CDE함으로써 마스크층(47)이 가늘어진다. 이 결과, 마스크층(47)은 제2 기입 배선(3)의 제4 면(32)의 폭에 대응하는 개구를 갖는다. 다음에, 이 마스크층(47)을 마스크로서 RIE법을 이용하여 층간 절연막(46)의 일부가 엣칭된다. 이 결과, 층간 절연막(46) 내에 볼록형을 상하 반전시킨 형상을 갖는 배선 홈이 형성된다.
다음에, 도5a, 도5b에 도시한 바와 같이 마스크층(47)이 제거되어 배선 홈 내에 배리어 메탈(4), 제2 기입 배선(3)의 재료가 되는 막이 형성되어 이들 재료막이 평탄화된다. 이 결과, 배리어 메탈(4) 및 제2 기입 배선(3)이 형성된다.
다음에, 도4, 도17, 도18을 참조하여 제1 기입 배선(2)의 제2 면(24)의 폭을 제1 면(23)의 폭의 2/3 정도 이하로 하는 이유에 대해 이하에 설명한다. 제2 기입 배선(3)의 제3 면(31)의 폭을 제4 면(32)의 폭의 2/3 정도 이하로 하는 이유도 마찬가지이다.
우선, 도17을 참조하여 자기 기억 장치의 오기입에 대한 동작 마진을 고려해 본다. 도17은 메모리 셀의 스위칭 특성을 나타내는 이상적 아스테로이드 곡선이다. 이 곡선은 hx2/3 ＋ hy2/3 ＝ 1, (hx ＝ Hx/Hk, hy ＝ Hy/Hk : Hk ＝ 정수)에 의해 부여된다. 기입 배선(2 및 3)에 의해 발생하는 합성 자계가 아스테로이드 곡선의 외측에 오면 메모리 셀에 정보가 기입된다.
기입 동작점으로서, hx ＝ hy ＝ 0.5가 되는 점(도면에 있어서 흑점의 위치)을 사용한 것으로 한다. 도4의 선택 메모리 셀(5a)에 정보를 기록하는 경우를 고려하면, 기입 배선(2a)에 의해 절반 선택 메모리 셀(5b)에도 hy ＝ 0.5가 인가된다. 따라서, 도17보다 제2 기입 배선(3a)으로부터 발생하여 메모리 셀(5b)에 인가되는 누설 자계가 0.225 × Hk를 초과하면, 메모리 셀(5b)에 정보가 잘못 기입된다.
한편, 0.1 ㎛ 세대의 자기 기억 장치를 고려한 경우, 기입 배선 폭 ＝ 100 ㎚, 기입 배선간 거리 ＝ 100 ㎚, 메모리 셀의 폭 ＝ 100 ㎚, 맞춤 어긋남 정밀도 ＜ 20 ㎚ 정도로 상정된다. 또한, 메모리 셀과 기입 배선의 상하 방향의 거리는 절연막의 핀홀 불량 등을 고려하면 50 ㎚ 정도가 하한이 된다. 도18은 이 상태를 개략적으로 도시하는 도면이다. 이 도면은 기입 배선(2)과 메모리 셀(5)이 맞춤 어긋남 정밀도의 최대치 20 ㎚ 어긋난 상태를 나타내고 있다.
누설 자계의 크기는, 근사적으로는 기입 배선으로부터의 거리에 반비례한다. 이로 인해, 기입 배선과 인접 셀과의 거리(L)는 상기한 값을 이용하여
L ＝ 50(㎚) × (0.5 Hk/0.225 Hk) ＝ 111(㎚)
보다도 클 필요가 있다. 이 조건을 만족시키기 위해서는 기입 배선 상면의 폭을 한 쪽에서 z(㎚)만큼 좁게 할 필요가 있다. 그래서, 이하의 식에 따라서,
1112 ＝ (100 － 2O ＋ z)2 ＋ 5O2
로부터,
z ＝ 19(㎚)
가 유도된다. 따라서, 제2 면(24)의 폭은 0.1 ㎛ － 2 × 0.019 ＝ 0.062 ㎛ 이하로 하는 것이 바람직하다. 즉, 이는 제1 면(23)의 폭의 대략 2/3 정도 이하에 대응한다. 또한, 제2 면(24)의 폭의 하한은 기입 배선(2)의 전류 밀도 및 콘택트 플러그(25)와의 접촉 저항 등을 고려하여 제1 면(23)의 폭의 1/3 정도 이상인 것이 바람직하다.
본 발명의 제1 실시 형태에서는 제1 기입 배선(2)의 메모리 셀(5)과 면하는 면의 폭이 이 면과 반대측 면의 폭보다 작게 되어 있다. 마찬가지로, 제2 기입 배선(3)의 메모리 셀(5)과 면하는 면의 폭이 이 면과 반대측 면의 폭보다 작게 되어 있다. 이 결과, 기입 배선(2 및 3)의 단면적을 크게 저하시키는 일 없이 기입 배선(2 및 3)과 인접하는 메모리 셀(5)과의 거리를 크게 할 수 있다. 따라서, 기입 배선(2 및 3)에 의해 발생한 자계에 의해 절반 선택 메모리 셀에 정보가 잘못 기입될 가능성을 저하시킬 수 있다. 따라서, 오기입에 대한 허용 전류의 범위를 넓게 하는 것이 가능해진다.
또한, 도3에 나타내는 예와 달리, 제1 기입 배선(2)의 종횡비가 종래와 달라지는 일 없이 제1 기입 배선(2)과 인접 메모리 셀과의 거리를 크게 하는 것이 가능하다. 따라서, 제1 기입 배선(2) 상호간을 층간 절연막(43)에 의해 매립하는 공정에서 절연막(43)의 매립 불량이 발생할 가능성을 낮게 억제할 수 있다. 따라서, 매립 불량에 의해 수율이 저하되는 것을 회피할 수 있다.
그런데, 제1 실시 형태에 관한 자기 기억 장치는 제1 기입 배선(2)과 제2 기입 배선(3)이 전기적으로 접속된 소위 크로스 포인트형이다. 이 형의 자기 기억 회로에서는 기입시에 생기는 기입 배선간의 전위차에 주의가 필요하다. 즉, 메모리 셀(5)에 정보를 기입할 때, 제1 기입 배선(2) 및 제2 기입 배선(3)의 각각에 수㎃ 정도의 전류를 흐르게 한다. 이들 전류의 값에 따라서는 제1 기입 배선(2)과 제2 기입 배선(3) 사이에 고전압이 발생한다. 크로스 포인트형의 자기 기억 회로에서는 상기한 바와 같이 제1 기입 배선(2)과 제2 기입 배선(3)이 전기적으로 접속되어 있으므로, 상기 고전압에 의해 선택 메모리 셀의 터널 배리어층이 절연 파괴될 우려가 있다. 그래서, 예를 들어, 메모리 셀(5)에 직렬로 정류 작용을 갖는 소자를 접속하거나, 또는 회로적인 고안에 의해 고전압 인가를 피하는 등의 수단을 이용할 수 있다.
또한, 도4, 도5a, 도5b에서는 제2 기입선(3)이 제1 기입선(2)의 상층에 있는 구성을 나타내고 있지만, 반대의 구성도 가능하다.
(제2 실시 형태)
제1 실시 형태에서는 크로스 포인트형의 자기 기억 장치에 대해 설명하였다. 이에 대해, 제2 실시 형태는 본 발명을 소위 선택 트랜지스터를 갖는 형의 자기 기억 장치에 적용한 예이다.
도19a, 도19b는 본 발명의 제2 실시 형태에 관한 자기 기억 장치를 개략적으로 도시하는 단면도이다. 도19a, 도19b는 서로 직행하는 방향에 따른 단면도이다.
도19a, 도19b에 도시한 바와 같이, 반도체 기판(21)의 표면에는 소자 분리 절연막(52)이 설치된다. 소자 분리 절연막(52)의 상호간에는 MIS(Metal Insulator Semiconductor) 트랜지스터(Q)가 설치된다. 트랜지스터(Q)는 소스 확산층(53), 드레인 확산층(54), 게이트 절연막(도시하지 않음), 게이트 전극(55)에 의해 구성된다. 소스 확산층(53), 드레인 확산층(54)은 서로 이격하여 반도체 기판(51)의 표면에 형성된다. 게이트 전극(55)은 소스 확산층(53)과 드레인 확산층(54) 사이의 반도체 기판(51) 상에 게이트 절연막을 거쳐서 설치된다.
소스 확산층(53)의 상방에는 배선층(61)이 설치된다. 배선층(61)의 주위에는, 예를 들어 다마신 구조의 배리어 메탈(62)이 소망에 따라 설치된다. 마찬가지로, 후술하는 각 배선층은 소망에 따라 설치되는 배리어 메탈(62)을 갖는다.
배선층(61)과 소스 확산층(53)은 플러그(63)에 의해 접속된다. 플러그(63)의 주위에는, 소위 다마신 구조의 배리어 메탈(64)이 소망에 따라 설치된다. 마찬가지로, 후술하는 각 플러그는 소망에 따라 설치되는 배리어 메탈(64)을 갖는다.
드레인 확산층(54)의 상방에는 배선층(65)이 설치된다. 배선층(61)과 배선층(65)은, 예를 들어 실질적으로 동일 레벨로 설치된다. 배선층(65)과 드레인 확산층(54)은 플러그(66)에 의해 접속된다. 배선층(65)의 상방에는 배선층(67)이 설치된다. 배선층(67)과 배선층(65)은 플러그(68)에 의해 접속된다.
배선층(61)의 상방에는 제1 실시 형태에서 나타낸 바와 같은 구조를 갖는 제1 기입 배선(2)이 설치된다. 제1 기입 배선(2)은, 예를 들어 배선층(67)과 실질적으로 동일한 레벨로 설치된다.
배선층(67) 및 제1 기입 배선(2)의 상방에는 비자성 금속에 의한 접속 배선층(69)이 설치된다. 접속 배선층(69)은 배선층(67)으로부터 제1 기입 배선(2) 상으로 연장된다. 접속 배선층(69)은 콘택트 플러그(70)에 의해 배선층(67)과 접속되어 있다.
접속 배선층(69) 상의 제1 기입 배선(2)의 상방에 대응하는 위치에 메모리 셀(5)이 설치된다. 메모리 셀(5) 상에는 제1 실시 형태와 같은 구조를 갖는 제2 기입 배선(3)이 설치된다. 부호 71은 층간 절연막이다.
선택 트랜지스터를 갖는 형의 자기 기억 장치에서는, 메모리 셀(5)에 기입된 정보는 접속 배선층(69), 트랜지스터(Q)를 거쳐서 판독된다.
제2 실시 형태에 따르면, 제1 실시 형태와 같은 효과를 얻을 수 있다.
(제3 실시 형태)
도20a, 도20b는 본 발명의 제3 실시 형태에 관한 자기 기억 장치를 개략적으로 도시하는 단면도이다. 도20a, 도20b는 서로 직행하는 방향에 따른 단면도이다.
도20a, 도20b에 도시한 바와 같이, 제3 실시 형태에 관한 자기 기억 장치의 제1 기입 배선(2)의 폭은 제1 면(23)측으로부터 제2 면(24)측을 향해 서서히 가늘어져 있다. 이 결과, 제2 면(24)의 폭은 제1 면(23)의 폭의, 예를 들어 2/3로 되어 있다.
마찬가지로, 제2 기입 배선(3)의 폭은 제4 면(32)측으로부터 제3 면(31)측을 향해 서서히 가늘어져 있다. 이 결과, 제3 면(31)의 폭은 제4 면(32)의 폭의, 예를 들어 2/3로 되어 있다. 그 밖의 구조에 대해서는 제1 실시 형태와 마찬가지이다.
도20a, 도20b에 도시한 바와 같은 기입 배선(2 및 3)은 이하와 같은 공정에 의해 제조할 수 있다.
제1 기입 배선(2)에 대해서는 제1 실시 형태의 도12a, 도12b에 도시하는 공정에 있어서, 재료막(4a 및 2a)을 RIE법에 의해 엣칭하는 처리가, 예를 들어 미량의 산소를 포함하는 분위기 속에서 행해진다. 이 결과, 마스크층(42)의 잔존 부분이 서서히 가늘어져 도20a에 도시하는 구조의 제1 기입 배선(2)이 형성된다.
마찬가지로, 제2 기입 배선(3)에 대해서는 도15a, 도15b에 도시하는 공정에서 층간 절연막(46)을 RIE법에 의해 엣칭하는 처리가 미량의 산소를 포함하는 분위기 속에서 행해진다. 이 결과, 마스크층(47)의 잔존 부분이 서서히 가늘어져 대략 V자 형상의 배선 홈이 형성된다. 이 배선 홈을 이용함으로써, 도20b에 도시하는 구조의 제2 기입 배선(3)이 형성된다. 그 밖의 부분의 제조 방법에 대해서는 제1 실시 형태와 마찬가지이다.
제3 실시 형태에 따르면, 제1 실시 형태와 같은 효과를 얻을 수 있다. 또한, 제3 실시 형태에서는, 기입 배선(2 및 3)은 RIE의 조건을 조정함으로써 형성된다. 이와 같이 하여 기입 배선(2 및 3)은 메모리 셀(5)에 면하는 변의 폭이 이 변과 반대측 변의 약 2/3가 된다. 이로 인해, 제1 실시 형태에 비해 적은 공정으로 제1 실시 형태와 같은 효과를 얻을 수 있는 자기 기억 장치를 실현할 수 있다.
(제4 실시 형태)
제4 실시 형태에서는, 소위 자기 회로를 갖는 자기 기억 장치에 본 발명이 적용된다.
도21a, 도21b는 본 발명의 제4 실시 형태에 관한 자기 기억 장치를 개략적으로 도시하는 단면도이다. 도21a, 도21b는 서로 직행하는 방향에 따른 단면도이다.
도21a, 도21b에 도시한 바와 같이, 제1 실시 형태의 구조에다가 기입 배선(2 및 3)의 각각의 주위에 자기 회로(81 및 82)가 설치되어 있다. 즉, 제1 기입 배선(2)의 측면 및 제1 면(23)과 면하도록 자기 회로(81)가 설치된다. 또한, 제2 기입 배선(3)의 측면 및 제4 면(32)과 면하도록 회로(82)가 설치된다.
자기 회로(81) 및(82)의 재료는 자기 기억 장치의 기입 전류의 펄스 폭에 대해 자화 응답이 추종 가능한 특성을 갖는 것이 바람직하다. 이로 인해, (1) 처음 투자율이 적어도 100 이상인 것, (2) 포화 자화가 작은 것, (3) 재료의 비저항이 높은 것이 충족되어 있는 것이 바람직하다. 이로부터, 퍼멀로이 등의 고투자율 재료, Mo 첨가 퍼멀로이 등의 Ni 기합금, 센더스트 및 파인멧 등의 Fe 기합금에 의해 구성할 수 있다. 또한, 펠라이트 등의 산화물 강자성체 재료에 의해 구성하는 것도 가능하다. 또한, 이들 재료에 Si, B 등의 메타로이드, Cu, Cr, V 등의 입계 석출물을 만들기 쉬운 첨가물을 더할 수 있다. 이 결과, 상기 합금을 미결정 집합체, 아몰퍼스로 할 수 있다. 또한, 자기 회로(81 및 82) 내의 자구가 적당히 제어되도록 형상을 최적화하는 것이 바람직하다.
제4 실시 형태에 따르면, 제1 실시 형태와 같은 효과를 얻을 수 있다. 또한, 제4 실시 형태에서는 기입 배선(2 및 3)의 주위에 자기 회로(81 및 82)를 설치하고 있다. 이로 인해, 기입 배선(2 및 3)의 주위에 발생한 자속을 자기 회로(81 및 82) 내에 효율적으로 수렴시킬 수 있다. 이로 인해, 자계가 효율적으로 메모리 셀(5)에 인가되어 메모리 기입 전류치를 저감시킬 수 있다.
또한, 제1 내지 제4 실시 형태에서는 제1, 제2 기입 배선(2, 3)의 양쪽에 있어서, 메모리 셀(5)과 면하는 면의 폭이 이와 반대측 면의 폭보다 작은 구조로 되어 있다. 그러나, 이에 한정되지 않고, 어느 한 쪽만을 이와 같은 구조로 하는 것도 물론 가능하다.
또한, 제3 및 제4 실시 형태에서는 크로스 포인트형의 자기 기억 장치에 대해 설명하였다. 그러나, 이에 한정되지 않고, 제2 실시 형태에 나타내는 선택 트랜지스터를 갖는 형으로 할 수 있다. 또한, 제3 실시 형태의 구조에 제4 실시 형태에 나타내는 자기 회로를 설치하는 구조로 하는 것도 가능하다.
추가적인 장점 및 변형은 이 분야의 숙련자들에게 용이하게 생각될 수 있다. 따라서, 더 넓은 태양의 본 발명은 여기에 도시되고 설명된 상세한 설명 및 대표적인 실시예로 제한되지 않는다. 따라서, 첨부된 특허청구범위 및 그 균등물에 의해 정의된 바와 같은 일반적인 발명의 개념의 기술 사상 및 범위로부터 벗어나지 않고 다양한 변형이 이루어질 수 있다.
상기 구성에 따라, 본 발명에서는 기입 배선의 단면적을 크게 저하시키는 일 없이 기입 배선과 인접하는 메모리 셀과의 거리를 크게 할 수 있다. 따라서, 기입 배선에 의해 발생한 자계에 의해 절반 선택 메모리 셀에 정보가 잘못 기입될 가능성을 저하시킬 수 있다. 따라서, 오기입에 대한 허용 전류의 범위를 넓게 하는 것이 가능해진다.
또한, 제1 기입 배선의 종횡비가 종래와 달라지는 일 없이 제1 기입 배선과 인접 메모리 셀과의 거리를 크게 하는 것이 가능하다. 따라서, 제1 기입 배선 상호간을 층간 절연막에 의해 매립하는 공정에서 절연막의 매립 불량이 발생할 가능성을 낮게 억제할 수 있다. 따라서, 매립 불량에 의해 수율이 저하되는 것을 회피할 수 있다.
도1, 도2, 도3은 본 발명의 개발 과정에 있어서의 지견을 설명하기 위한 자기 기억 장치의 단면도.
도4는 본 발명의 제1 실시 형태에 관한 자기 기억 장치를 개략적으로 도시하는 평면도.
도5a, 도5b는 도4의 자기 기억 장치를 개략적으로 도시하는 단면도.
도6, 도7, 도8, 도9, 도10, 도11은 메모리 셀의 구조의 일예를 개략적으로 도시하는 단면도.
도12a, 도12b, 도13a, 도13b, 도14a, 도14b, 도15a, 도15b, 도16a, 도16b는 도4, 도5a, 도5b에 도시한 자기 기억 장치의 제조 공정을 도시하는 도면.
도17은 스위칭 자계를 설명하기 위한 아스테로이드 곡선을 도시하는 도면.
도18은 본 발명의 제1 실시 형태에 관한 자기 기억 장치의 구조를 설명하기 위한 도면.
도19a, 도19b는 본 발명의 제2 실시 형태에 관한 자기 기억 장치를 개략적으로 도시하는 단면도.
도20a, 도20b는 본 발명의 제3 실시 형태에 관한 자기 기억 장치를 개략적으로 도시하는 단면도.
도21a, 도21b는 본 발명의 제4 실시 형태에 관한 자기 기억 장치를 개략적으로 도시하는 단면도.
도22a, 도22b는 전형적인 자기 기억 장치를 개략적으로 도시하는 평면도 및 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 자기 기억 장치
2, 201 : 제1 기입 배선
3, 202 : 제2 기입 배선
4, 62, 64 : 배리어 메탈
5 : 메모리 셀
21, 51 : 반도체 기판
22, 46 : 층간 절연막
25, 70 : 콘택트 플러그
31 : 제3 면
32 : 제4 면
47 : 마스크층
52 : 소자 분리 절연막
53 : 소스 확산층
54 : 드레인 확산층
61, 65, 67 : 배선층
63, 66, 68 : 플러그
69 : 접속 배선층
101, 121 : MTJ 소자
102 : 교정 부착층
104 : 기록층
203 : 선택 메모리 셀

Claims (23)

  1. 반도체 기판과,
    상기 반도체 기판의 상방에 배치되어 정보를 기억하는 MTJ 소자와,
    상기 반도체 기판과 상기 MTJ 소자 사이에 제1 방향에 따라서 배치된 제1 배선과,
    상기 MTJ 소자의 상방에 상기 제1 방향과 다른 제2 방향에 따라서 배치된 제2 배선을 포함하고,
    상기 제1 배선은 MTJ 소자에 자계를 부여하며, 상기 제1 배선은 상기 MTJ 소자에 면하는 제2 면과 상기 제2 면의 반대측인 제1 면을 구비하고, 상기 제2 면의 폭은 상기 제1 면의 폭보다 작으며, 상기 제2 배선은 MTJ 소자에 자계를 부여하는 것을 특징으로 하는 자기 기억 장치.
  2. 제1항에 있어서, 상기 제2 면의 폭은 상기 제1 면의 폭의 2/3 이하인 것을 특징으로 하는 자기 기억 장치.
  3. 제2항에 있어서, 상기 제1 배선은, 단면이 실질적으로 T자형의 형상인 것을 특징으로 하는 자기 기억 장치.
  4. 제2항에 있어서, 상기 제1 배선은, 단면이 실질적으로 사다리꼴형의 형상인 것을 특징으로 하는 자기 기억 장치.
  5. 제1항에 있어서, 상기 제2 배선은 상기 MTJ 소자에 면하는 제3 면과 상기 제3 면의 반대측인 제4 면을 갖고, 상기 제3 면의 폭이 상기 제4 면의 폭보다 작은 것을 특징으로 하는 자기 기억 장치.
  6. 제5항에 있어서, 상기 제3 면의 폭이 상기 제4 면의 폭의 2/3 이하인 것을 특징으로 하는 자기 기억 장치.
  7. 제6항에 있어서, 상기 제2 배선은, 단면이 실질적으로 T자형의 형상인 것을 특징으로 하는 자기 기억 장치.
  8. 제6항에 있어서, 상기 제2 배선은, 단면이 실질적으로 사다리꼴형의 형상인 것을 특징으로 하는 자기 기억 장치.
  9. 제1항에 있어서, 상기 MTJ 소자는,
    자화 방향이 고정된 제1 자성층과,
    상기 제1 자성층의 상방에 배치된 비자성층과,
    상기 비자성층의 상방에 배치되어 정보를 기록하는 제2 자성층을 구비하는 것을 특징으로 하는 자기 기억 장치.
  10. 제9항에 있어서, 상기 비자성층이 절연층인 것을 특징으로 하는 자기 기억 장치.
  11. 제1항에 있어서, 상기 MTJ 소자는,
    자화 방향이 고정된 제1 자성층과,
    상기 제1 자성층의 상방에 배치된 제1 비자성층과,
    상기 제1 비자성층의 상방에 배치되어 정보를 기록하는 제2 자성층과,
    상기 제2 자성층의 상방에 배치된 제2 비자성층과,
    상기 제2 비자성층의 상방에 배치되고 자화 방향이 고정된 제3 자성층을 구비하는 것을 특징으로 하는 자기 기억 장치.
  12. 제11항에 있어서, 상기 제1 비자성층 및 제2 비자성층은 절연층인 것을 특징으로 하는 자기 기억 장치.
  13. 제1항에 있어서, 상기 제1 배선이 상기 MTJ 소자와 전기적으로 접속되고, 또한 상기 MTJ 소자로부터의 정보를 판독하기 위한 배선으로서의 기능을 더 구비하는 것을 특징으로 하는 자기 기억 장치.
  14. 제1항에 있어서, 상기 MTJ 소자와 접속되어 상기 MTJ 소자를 선택하기 위한 트랜지스터를 더 구비하는 것을 특징으로 하는 자기 기억 장치.
  15. 제1항에 있어서, 상기 제1 배선 및 제2 배선의 상기 제1 면 및 제4 면과 각각의 측면에 배치되어, 상기 MTJ 소자에 효과적으로 자계를 부여하기 위한 자기 회로를 더 구비하는 것을 특징으로 하는 자기 기억 장치.
  16. 반도체 기판의 상방에 제1 방향에 따라서 제1 배선을 형성하는 단계와,
    상기 제1 배선의 상방에 정보를 기록하는 MTJ 소자를 형성하는 단계와,
    상기 MTJ 소자의 상방에 상기 제1 방향과 다른 제2 방향에 따라서 제2 배선을 형성하는 단계를 포함하고,
    상기 제1 배선은 상기 반도체 기판과 면하는 제1 면과 상기 제1 면의 반대측인 제2 면을 구비하며, 상기 제2 면의 폭은 상기 제1 면의 폭보다 작은 것을 특징으로 하는 자기 기억 장치의 제조 방법.
  17. 제16항에 있어서, 상기 제2 면의 폭이 상기 제1 면의 폭의 2/3 이하인 것을 특징으로 하는 자기 기억 장치의 제조 방법.
  18. 제16항에 있어서, 상기 제1 배선을 형성하는 단계는,
    상기 반도체 기판의 상방에 상기 제1 면의 폭에 대응하는 폭의 제1 도전막을 형성하는 단계와,
    상기 제1 도전막 상에 상기 제2 면의 폭에 대응하는 잔존부를 갖는 제1 마스크층을 형성하는 단계와,
    상기 제1 마스크층을 이용하여 상기 제1 도전막의 상부의 일부분을 제거하는 단계를 포함하는 것을 특징으로 하는 자기 기억 장치의 제조 방법.
  19. 제16항에 있어서, 상기 제1 배선을 형성하는 단계는,
    상기 반도체 기판의 상방에 제1 도전막을 형성하는 단계와,
    상기 제1 도전막 상에 상기 제1 면의 폭에 대응하는 폭의 잔존부를 갖는 제2 마스크층을 형성하는 단계와,
    상기 제2 마스크층의 상기 잔존부의 폭이 상기 제1 면의 폭으로부터 상기 제2 면의 폭이 되도록 상기 제2 마스크층의 상기 잔존부를 가늘게 하면서, 상기 제2 마스크층을 이용하여 상기 제1 도전막을 일부 제거하는 단계를 포함하는 것을 특징으로 하는 자기 기억 장치의 제조 방법.
  20. 제16항에 있어서, 상기 제2 배선이 상기 MTJ 소자와 면하는 제3 면과 상기 제3 면의 반대측인 제4 면을 갖고, 상기 제3 면의 폭이 상기 제4 면의 폭보다 작은 것을 특징으로 하는 자기 기억 장치의 제조 방법.
  21. 제20항에 있어서, 상기 제3 면의 폭이 상기 제4 면의 폭의 2/3 이하인 것을 특징으로 하는 자기 기억 장치의 제조 방법.
  22. 제20항에 있어서, 상기 제2 배선을 형성하는 단계는,
    상기 MTJ 소자 상에 제1 절연막을 형성하는 단계와,
    상기 MTJ 소자의 상방에 상기 제3 면의 폭에 대응하는 폭의 제1 개구를 갖는 제3 마스크층을 상기 제1 절연막 상에 형성하는 단계와,
    상기 제3 마스크층을 이용하여 상기 제1 절연막의 상부 일부분을 제거하여 제2 개구를 형성하는 단계와,
    상기 제1 개구의 폭이 상기 제4 면의 폭에 대응하는 폭을 갖도록 상기 제1 개구 주변의 상기 제3 마스크층을 제거하는 단계와,
    상기 제2 개구가 상기 MTJ 소자에 도달하고, 또한 상기 제3 마스크층을 이용하여 상기 제2 개구의 상부의 폭이 상기 제4 면의 폭에 대응하는 폭을 갖도록 상기 제1 절연막을 제거함으로써 제1 배선 홈을 형성하는 단계와,
    상기 제1 배선 홈을 도전막으로 매립하는 단계를 포함하는 것을 특징으로 하는 자기 기억 장치의 제조 방법.
  23. 제20항에 있어서, 상기 제2 배선을 형성하는 단계는,
    상기 MTJ 소자 상에 제2 절연막을 형성하는 단계와,
    상기 MTJ 소자의 상방에 상기 제3 면의 폭에 대응하는 폭의 제3 개구를 갖는 제4 마스크층을 상기 제2 절연막 상에 형성하는 단계와,
    상기 제3 개구의 폭이 상기 제4 면의 폭에 대응하는 폭을 갖도록 상기 제3 개구 주변의 상기 제4 마스크층을 제거하면서 상기 제4 마스크층을 이용하여 상기 제2 절연막에 제2 배선 홈을 형성하는 단계와,
    상기 제2 배선 홈을 도전막으로 매립하는 단계를 포함하는 것을 특징으로 하는 자기 기억 장치의 제조 방법.
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