KR101261605B1

KR101261605B1 - 박막 트랜지스터 표시판 및 그 제조 방법

Info

Publication number: KR101261605B1
Application number: KR1020060065283A
Authority: KR
Inventors: 송근규; 김보성; 조승환
Original assignee: 삼성디스플레이 주식회사
Priority date: 2006-07-12
Filing date: 2006-07-12
Publication date: 2013-05-06
Anticipated expiration: 2026-07-12
Also published as: KR20080006290A; US7919778B2; US20080012008A1

Abstract

본 발명은 기판 위에 형성되어 있으며 투명 도전성 산화물을 포함하는 제1 도전층과 금속을 포함하는 제2 도전층을 포함하는 게이트선 및 화소 전극, 상기 게이트선과 교차하며 소스 전극을 포함하는 데이터선, 상기 소스 전극과 마주하며 상기 화소 전극과 연결되어 있는 드레인 전극, 그리고 상기 소스 전극 및 상기 드레인 전극과 접촉하는 유기 반도체를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.

유기 박막 트랜지스터, 슬릿 마스크, 잉크젯 인쇄

Description

박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL AND METHOD FOR MANUFACTURING THE SAME}

도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,

도 2는 도 1의 박막 트랜지스터 표시판을 II-II 선을 따라 잘라 도시한 단면도이고,

도 3, 도 6, 도 8, 도 16 및 도 18은 도 1 및 도 2의 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법을 보여주는 배치도이고,

도 4는 도 3의 박막 트랜지스터 표시판을 IV-IV 선을 따라 잘라 도시한 단면도이고,

도 5는 도 3 및 도 4의 박막 트랜지스터 표시판의 연속 공정을 도시한 단면도이고,

도 7은 도 6의 박막 트랜지스터 표시판을 VII-VII 선을 따라 잘라 도시한 단면도이고,

도 9는 도 8의 박막 트랜지스터 표시판을 IX-IX 선을 따라 잘라 도시한 단면도이고,

도 10 내지 도 15는 도 8 및 도 9의 박막 트랜지스터 표시판의 연속 공정을 도시한 단면도이고,

도 17은 도 16의 박막 트랜지스터 표시판을 XVII-XVII 선을 따라 잘라 도시한 단면도이고,

도 19는 도 18의 박막 트랜지스터 표시판을 XIX-XIX 선을 따라 잘라 도시한 단면도이다.

<도면 부호의 설명>

110: 절연 기판 121: 게이트선

124: 게이트 전극 129: 게이트선의 끝 부분

140: 층간 절연막 141: 접촉 구멍

144, 145: 개구부 146: 게이트 절연체

154: 유기 반도체 171: 데이터선

172: 유지 전극선 180: 보호 부재

173: 소스 전극 175: 드레인 전극

191: 화소 전극

179: 데이터선의 끝 부분 81: 접촉 보조 부재

본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.

일반적으로 액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED display), 전기 영동 표시 장 치(electrophoretic display) 등의 평판 표시 장치는 복수 쌍의 전기장 생성 전극과 그 사이에 들어 있는 전기 광학(electro-optical) 활성층을 포함한다. 액정 표시 장치의 경우 전기 광학 활성층으로 액정층을 포함하고, 유기 발광 표시 장치의 경우 전기 광학 활성층으로 유기 발광층을 포함한다.

한 쌍을 이루는 전기장 생성 전극 중 하나는 통상 스위칭 소자에 연결되어 전기 신호를 인가받고, 전기 광학 활성층은 이 전기 신호를 광학 신호로 변환함으로써 영상을 표시한다.

평판 표시 장치에서는 스위칭 소자로서 삼단자 소자인 박막 트랜지스터(thin film transistor, TFT)를 사용하며, 이 박막 트랜지스터를 제어하기 위한 주사 신호를 전달하는 게이트선(gate line)과 화소 전극에 인가될 신호를 전달하는 데이터선(data line)이 평판 표시 장치에 구비된다.

이러한 박막 트랜지스터 중에서, 규소(Si)와 같은 무기 반도체 대신 유기 반도체를 포함하는 유기 박막 트랜지스터(organic thin film transistor, OTFT)에 대한 연구가 활발히 이루어지고 있다.

유기 박막 트랜지스터는 유기 물질의 특성상 섬유(fiber) 또는 필름(film)과 같은 형태로 만들 수 있어서 가요성 표시 장치(flexible display device)의 핵심 소자로 주목받고 있다.

또한 유기 박막 트랜지스터는 잉크젯 인쇄와 같은 용액 공정(solution process)으로 제작할 수 있어서 증착 공정 만으로 한계가 있는 대면적 평판 표시 장치에도 쉽게 적용할 수 있다.

그러나 유기 반도체는 무기 반도체에 비하여 내열성 및 내화학성이 약하여 후속 공정에서 쉽게 손상될 수 있다. 또한 알루미늄과 같은 저저항성 도전체로 소스 및 드레인 전극을 형성하는 경우 유기 반도체와 소스 및 드레인 전극 사이에 쇼트키 장벽(schottky barrier)이 형성되어 박막 트랜지스터 특성이 저하될 수 있다.

이에 따라 유기 반도체를 보호하고 유기 박막 트랜지스터의 특성 저하를 방지하기 위하여 더 많은 적층 구조 및 그에 따른 부가 공정이 요구된다. 이 경우 이에 소요되는 마스크 수가 늘어나서 제조 비용이 현저하게 상승한다.

따라서 본 발명이 이루고자 하는 기술적 과제는 이러한 문제점을 해결하기 위한 것으로서, 유기 박막 트랜지스터를 제조하는데 소요되는 마스크 수를 줄이는 동시에 유기 반도체의 안정성 및 유기 박막 트랜지스터의 특성을 개선하는 것이다.

본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 기판 위에 형성되어 있으며 투명 도전성 산화물을 포함하는 제1 도전층과 금속을 포함하는 제2 도전층을 포함하는 게이트선 및 화소 전극, 상기 게이트선과 교차하며 소스 전극을 포함하는 데이터선, 상기 소스 전극과 마주하며 상기 화소 전극과 연결되어 있는 드레인 전극, 그리고 상기 소스 전극 및 상기 드레인 전극과 접촉하는 유기 반도체를 포함한다.

상기 화소 전극은 상기 제1 도전층과 상기 제2 도전층을 포함하는 제1 부분 및 상기 제2 도전층이 제거되어 있는 제2 부분을 포함할 수 있다.

상기 데이터선은 투명 도전성 산화물을 포함하는 제3 도전층 및 금속을 포함하는 제4 도전층을 포함할 수 있다.

상기 제3 도전층은 상기 소스 전극을 포함하며, 상기 소스 전극과 상기 드레인 전극은 동일한 물질을 포함할 수 있다.

상기 투명 도전성 산화물은 ITO 또는 IZO일 수 있다.

상기 금속은 몰리브덴(Mo), 몰리브덴 합금, 크롬(Cr), 크롬 합금, 알루미늄(Al), 알루미늄 합금, 구리(Cu), 구리 합금, 은(Ag), 은 합금에서 선택된 적어도 하나를 포함할 수 있다.

상기 게이트선과 상기 데이터선 사이에 위치하는 층간 절연막을 더 포함하며, 상기 층간 절연막은 상기 게이트선의 일부를 노출하는 제1 개구부 및 상기 화소 전극을 노출하는 제2 개구부를 가질 수 있다.

상기 제1 개구부는 하부 개구부 및 상기 하부 개구부보다 큰 상부 개구부를 포함하고, 상기 하부 개구부 및 상기 상부 개구부에는 각각 게이트 절연체 및 상기 유기 반도체가 형성될 수 있다.

상기 화소 전극과 중첩하는 유지 전극선을 더 포함할 수 있다.

상기 유기 반도체를 덮는 보호 부재를 더 포함할 수 있다.

본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 투명 도전성 산화물을 포함하는 제1 도전층 및 금속을 포함하는 제2 도전층을 포함하는 게이트선 및 화소 전극을 형성하는 단계, 상기 게이트선 및 상기 화소 전극 위에 층간 절연막을 형성하는 단계, 상기 층간 절연막에 개구부를 형성하는 단 계, 상기 개구부에 게이트 절연체를 형성하는 단계, 상기 층간 절연막 및 상기 게이트 절연체 위에 소스 전극을 포함하는 데이터선 및 드레인 전극을 형성하는 단계, 그리고 상기 소스 전극 및 상기 드레인 전극 위에 유기 반도체를 형성하는 단계를 포함한다.상기 소스 전극을 포함하는 데이터선 및 드레인 전극을 형성하는 단계는 상기 층간 절연막 및 상기 게이트 절연체 위에 투명 도전성 산화물을 포함하는 제3 도전층 및 금속을 포함하는 제4 도전층을 차례로 적층하는 단계, 상기 제4 도전층 위에 제1 감광 부재 및 상기 제1 감광 부재보다 얇은 제2 감광 부재를 형성하는 단계, 상기 제1 감광 부재 및 상기 제2 감광 부재를 사용하여 상기 제4 도전층을 1차 식각하는 단계, 상기 제2 감광 부재를 제거하는 단계, 상기 식각된 제4 도전층을 마스크로 하여 상기 제3 도전층을 식각하는 단계, 그리고 상기 제1 감광 부재를 사용하여 상기 제4 도전층을 2차 식각하는 단계를 포함할 수 있다.

상기 제4 도전층을 2차 식각하는 단계에서 상기 화소 전극의 상기 제2 도전층을 함께 식각할 수 있다.

상기 제2 감광 부재는 상기 소스 전극 및 상기 드레인 전극이 형성될 위치에 형성할 수 있다.

상기 제1 도전층과 상기 제3 도전층은 동일한 식각액으로 식각하고, 상기 제2 도전층과 상기 제4 도전층은 동일한 식각액으로 식각할 수 있다.

상기 제1 감광 부재 및 상기 제2 감광 부재를 형성하는 단계는 투광 영역, 차광 영역 및 반투광 영역을 가지는 마스크를 사용하여 노광하는 단계를 포함할 수 있다.

상기 개구부를 형성하는 단계는 상기 층간 절연막을 차광 영역, 투광 영역 및 반투광 영역을 가지는 마스크를 사용하여 노광하는 단계를 포함할 수 있다.

상기 게이트 절연체를 형성하는 단계 및 상기 유기 반도체를 형성하는 단계 중 적어도 하나는 잉크젯 인쇄 방법으로 수행할 수 있다.

상기 유기 반도체를 형성하는 단계 후에 상기 유기 반도체를 덮는 보호 부재를 형성하는 단계를 더 포함하며, 상기 보호 부재는 잉크젯 인쇄 방법으로 형성할 수 있다.

본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판은 기판 위에 게이트선을 형성하는 단계, 상기 게이트선 위에 개구부를 가지는 층간 절연막을 형성하는 단계, 상기 개구부에 게이트 절연체를 형성하는 단계, 상기 층간 절연막 및 상기 게이트 절연체 위에 소스 전극을 포함하는 데이터선 및 드레인 전극을 형성하는 단계, 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계, 그리고 상기 소스 전극 및 상기 드레인 전극과 접촉하는 유기 반도체를 형성하는 단계를 포함하며, 상기 게이트선 및 상기 화소 전극은 제1 마스크를 사용하여 형성하고, 상기 층간 절연막은 제2 마스크를 사용하여 형성하고, 상기 소스 전극을 포함하는 데이터선 및 상기 드레인 전극은 제3 마스크를 사용하여 형성한다.

상기 게이트 절연체를 형성하는 단계 및 상기 유기 반도체를 형성하는 단계는 잉크젯 인쇄 방법으로 수행할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

그러면 도 1 및 도 2를 참고로 하여 본 발명의 한 실시예에 따른 유기 박막 트랜지스터 표시판에 대하여 상세하게 설명한다.

도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 II-II 선을 따라 잘라 도시한 단면도이다.

투명한 유리, 실리콘(silicone) 또는 플라스틱(plastic) 따위로 만들어진 절연 기판(substrate)(110) 위에 복수의 게이트선(gate line)(121) 및 화소 전극(pixel electrode)(191)이 형성되어 있다.

게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 위로 돌출한 복수의 게이트 전극(gate electrode)(124)과 다른 층 또는 외부 구동 회로와의 접속을 위한 넓은 끝 부분(129)을 포함한다. 게이트 신호를 생성하는 게이트 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착되거나, 기판(110)에 집적될 수 있다. 게이트 구동 회로가 기판(110) 위에 집적되어 있는 경우 게이트선(121)이 연장되어 게이트 구동 회로와 직접 연결될 수 있다.

게이트선(121)은 하부 게이트 전극(124p) 및 끝 부분(129p)을 포함하는 하부 게이트선(121p) 과 상부 게이트 전극(124q) 및 끝 부분(129q)을 포함하는 상부 게이트선(121q)을 포함한다.

하부 게이트선(121p)은 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 따위의 투명 도전성 산화물로 만들어지며, 상부 게이트선(121q)은 몰리브덴(Mo), 몰리브덴 합금, 크롬(Cr), 크롬 합금, 알루미늄(Al), 알루미늄 합금, 구리(Cu), 구리 합금, 은(Ag), 은 합금 따위의 저저항성 금속으로 만들어진다.

화소 전극(191)은 게이트선(121)과 분리되어 있으며 두 게이트선(121) 사이에 위치한다.

화소 전극(191) 또한 ITO 또는 IZO 따위의 투명 도전성 산화물로 만들어진 하부 화소 전극(191p)과 저저항성 금속으로 만들어진 상부 화소 전극(191q)을 포함한다.

화소 전극(191)은 하부 화소 전극(191p)과 상부 화소 전극(191q)이 함께 형성되어 있는 제1 부분과 하부 화소 전극(191p)만 형성되어 있는 제2 부분을 포함한 다.

게이트선(121) 및 화소 전극(191)은 그 측면이 기판(110) 면에 대하여 30° 내지 80° 정도의 경사각으로 기울어진 것이 바람직하다.

게이트선(121)을 포함한 기판 전면에는 층간 절연막(140)이 형성되어 있다. 층간 절연막(140)은 용액 공정이 가능한 감광성 유기 물질로 만들어질 수 있으며, 그 두께는 약 5000Å 내지 4㎛일 수 있다.

층간 절연막(140)은 복수의 개구부(144, 145) 및 복수의 접촉 구멍(141)을 가진다.

개구부(144)는 게이트 전극(124)을 드러내며, 하부 개구부(144p)와 상부 개구부(144q)를 포함한다. 하부 개구부(144p)와 상부 개구부(144q)는 계단식으로 형성되어 있으며 상부 개구부(144q)가 하부 개구부(144p)보다 크다.

개구부(145)는 화소 전극(191)을 드러내고, 접촉 구멍(141)은 게이트선(121)의 끝 부분(129)을 드러낸다.

하부 개구부(144p)에는 게이트 절연체(146)가 형성되어 있다. 이 때 하부 개구부(144p)를 둘러싸는 층간 절연막(140)은 게이트 절연체(146)를 가두는 둑(bank) 역할을 한다.

게이트 절연체(146)는 유기 물질 또는 무기 물질로 만들어진다. 이러한 유기 물질의 예로는 폴리이미드(polyimide), 폴리비닐알코올(polyvinyl alcohol), 플루오란(fluorane)함유 화합물, 파릴렌(parylene) 등의 용해성 고분자 화합물을 들 수 있으며, 무기 물질의 예로는 옥타데실트리클로로실란(octadecyl trichloro silane, OTS)으로 표면처리된 산화규소(SiO₂) 따위를 들 수 있다.

게이트 절연체(146) 및 층간 절연막(140) 위에는 데이터선(data line)(171), 드레인 전극(drain electrode)(175), 유지 전극선(storage electrode line)(172) 및 접촉 보조 부재(contact assistant)(81)가 형성되어 있다.

데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 옆으로 돌출되어 있는 소스 전극(source electrode)(173)과 다른 층 또는 외부 구동 회로와의 접속을 위한 넓은 끝 부분(179)을 포함한다. 데이터 신호를 생성하는 데이터 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착되거나, 기판(110)에 집적될 수 있다. 데이터 구동 회로가 기판(110) 위에 집적되어 있는 경우, 데이터선(171)이 연장되어 이와 직접 연결될 수 있다.

데이터선(171)은 하부 데이터선(171p) 및 상부 데이터선(171q)을 포함한 이중층으로 형성되어 있다. 하부 데이터선(171p)은 소스 전극(173) 및 끝 부분(179)을 포함하며, ITO 또는 IZO 따위의 투명 도전성 산화물로 만들어진다. 상부 데이터선(171q)은 몰리브덴(Mo), 몰리브덴 합금, 크롬(Cr), 크롬 합금, 알루미늄(Al), 알루미늄 합금, 구리(Cu), 구리 합금, 은(Ag), 은 합금 따위의 저저항성 금속으로 만들어진다. 이 때 하부 데이터선(171p)과 상부 데이터선(171q)은 식각 선택비가 달라야 한다.

소스 전극(173)은 층간 절연막(140)의 개구부(144) 일부에 형성되어 있으며 개구부(144)에서 게이트 절연체(146)와 접촉되어 있다.

드레인 전극(175)은 섬형이며 게이트 절연체(146) 위에서 소스 전극(173)과 마주한다. 드레인 전극(175)의 일부는 화소 전극(191)과 접촉되어 있으며, 드레인 전극(175)으로부터 화소 전극(191)으로 데이터 신호를 인가한다. 데이터 전압이 인가된 화소 전극(191)은 화소 전극(191)과 마주하며 공통 전압을 인가받는 공통 전극(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층(도시하지 않음)의 액정 분자들의 방향을 결정하거나 발광층(도시하지 않음)에 전류를 흘러 발광하게 된다. 드레인 전극(175) 또한 소스 전극(173)과 마찬가지로 ITO 또는 IZO 따위의 투명 도전성 산화물로 만들어진다.

유지 전극선(172)은 데이터선(171)과 거의 나란하게 뻗어 게이트선(121)과 교차한다. 유지 전극선(172)은 소정의 전압을 인가받으며 화소 전극(191)과 중첩되어 유지 축전기(storage capacitor)를 이룬다.

유지 전극선(172)은 하부 유지 전극선(172p) 및 상부 유지 전극선(172q)을 포함한 이중층으로 형성되어 있다. 하부 유지 전극선(172p)은 ITO 또는 IZO 따위의 투명 도전성 산화물로 만들어지며, 상부 유지 전극선(172q)은 몰리브덴(Mo), 몰리브덴 합금, 크롬(Cr), 크롬 합금, 알루미늄(Al), 알루미늄 합금, 구리(Cu), 구리 합금, 은(Ag), 은 합금 따위의 저저항성 금속으로 만들어진다. 이 때 하부 유지 전극선(172p)과 상부 유지 전극선(172q)은 식각 선택비가 달라야 한다.

접촉 보조 부재(81)는 접촉 구멍(141)을 통하여 게이트선(121)의 끝 부 분(129)과 연결되어 있으며, 게이트선(121)의 끝 부분(129)과 외부 장치와의 접착성을 보완하고 이들을 보호한다. 접촉 보조 부재(81)는 ITO 또는 IZO 따위의 투명 도전성 산화물로 만들어진다.

데이터선(171), 드레인 전극(175), 유지 전극선(172) 및 접촉 보조 부재(81)는 그 측면이 기판(110) 면에 대하여 30° 내지 80° 정도의 경사각으로 기울어진 것이 바람직하다.

상부 개구부(144q)에는 유기 반도체(154)가 형성되어 있다.

유기 반도체(154)는 상부 개구부(144q)에서 소스 전극(173) 및 드레인 전극(175)과 접촉되어 있으며 게이트 전극(124)과 중첩되어 있다.

유기 반도체(154)는 수용액이나 유기 용매에 용해되는 고분자 화합물이나 저분자 화합물을 포함할 수 있다.

유기 반도체(154)는 테트라센(tetracene) 또는 펜타센(pentacene)의 치환기를 포함하는 유도체를 포함할 수 있다. 유기 반도체(154)는 또한 티오펜 링(thiophene ring)의 2, 5 위치에서 연결된 4 내지 8개의 티오펜을 포함하는 올리고티오펜(oligothiophene)을 포함할 수 있다.

유기 반도체(154)는 폴리티닐렌비닐렌(polythienylenevinylene), 폴리-3-헥실티오펜(poly 3-hexylthiophene), 폴리티오펜(polythiophene), 프탈로시아닌(phthalocyanine), 금속화 프탈로시아닌(metallized phthalocyanine) 또는 그의 할로겐화 유도체를 포함할 수 있다. 유기 반도체(154)는 또한 페릴렌테트라카르복실산 이무수물(perylenetetracarboxylic dianhydride, PTCDA), 나프탈렌테트라카르 복실산 이무수물(naphthalenetetracarboxylic dianhydride, NTCDA) 또는 이들의 이미드(imide) 유도체를 포함할 수 있다. 유기 반도체(154)는 페릴렌(perylene) 또는 코로넨(coronene)과 그들의 치환기를 포함하는 유도체를 포함할 수도 있다.

유기 반도체(154)의 두께는 약 300Å 내지 1㎛일 수 있다.

하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 유기 반도체(154)와 함께 하나의 박막 트랜지스터를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 유기 반도체(154)에 형성된다. 이 때 소스 전극(173)과 드레인 전극(175)의 마주하는 부분은 굴곡지게 형성함으로써 채널 폭을 늘려서 전류 특성을 개선할 수도 있다.

유기 반도체(154) 위에는 보호 부재(180)가 형성되어 있다. 보호 부재(180)는 유기 물질 또는 무기 물질로 만들어질 수 있으며, 유기 물질의 예로는 상온 또는 저온에서 형성할 수 있는 불소계 중합체 또는 파릴렌을 들 수 있고 무기 물질의 예로는 ITO 또는 IZO를 들 수 있다. 보호 부재(180)는 제조 과정에서 유기 반도체(154)가 손상되는 것을 방지한다.

상술한 바와 같이 본 발명의 한 실시예에 따르면 게이트선(121), 데이터선(171) 및 유지 전극선(172)을 포함한 배선은 저저항성 금속으로 만들어진 층을 포함함으로써 저항을 줄여 신호 지연 및 전압 강하를 방지할 수 있다.

한편, 유기 반도체(154)와 직접 접촉하는 소스 전극(173) 및 드레인 전극(175)은 유기 반도체(154)로 캐리어(carrier)가 효과적으로 주입 및 이동할 수 있도록 유기 반도체(154)와 일 함수(work function) 차이가 크지 않은 ITO 또는 IZO와 같은 도전성 산화물로 만들어진다. ITO 또는 IZO는 일 함수가 약 4.5 내지 5.0eV로, 일반적으로 약 5.0 내지 5.5eV의 일 함수를 가지는 유기 반도체와 일 함수 차이가 크지 않다.

따라서 소스 전극(173) 및 드레인 전극(175)이 금속으로 만들어지는 경우와 달리, 금속과 유기 반도체 사이에 쇼트키 장벽(schttky barrier)이 형성되지 않아 유기 박막 트랜지스터의 특성을 개선할 수 있다.

그러면 도 1 및 도 2에 도시한 박막 트랜지스터를 제조하는 방법에 대하여 도 3 내지 도 19를 참고하여 상세하게 설명한다.

도 3, 도 6, 도 8, 도 16 및 도 18은 도 1 및 도 2의 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법을 보여주는 배치도이고, 도 4는 도 3의 박막 트랜지스터 표시판을 IV-IV 선을 따라 잘라 도시한 단면도이고, 도 5는 도 3 및 도 4의 박막 트랜지스터 표시판의 연속 공정을 도시한 단면도이고, 도 7은 도 6의 박막 트랜지스터 표시판을 VII-VII 선을 따라 잘라 도시한 단면도이고, 도 9는 도 8의 박막 트랜지스터 표시판을 IX-IX 선을 따라 잘라 도시한 단면도이고, 도 10 내지 도 15는 도 8 및 도 9의 박막 트랜지스터 표시판의 연속 공정을 도시한 단면도이고, 도 17은 도 16의 박막 트랜지스터 표시판을 XVII-XVII 선을 따라 잘라 도시한 단면도이고, 도 19는 도 18의 박막 트랜지스터 표시판을 XIX-XIX 선을 따라 잘라 도시한 단면도이다.

도 3 및 도 4를 참고하면, 기판(110) 위에 ITO 층 및 알루미늄 층을 차례로 적층한다. 이어서, 알루미늄용 식각액 및 ITO용 식각액을 사용하여 알루미늄 층 및 ITO 층을 차례로 식각하여, 하부 게이트선(121p, 124p, 129p) 및 하부 화소 전극(191p)을 포함한 하부 도전층과 상부 게이트선(121q, 124q, 129q) 및 상부 화소 전극(191q)을 포함한 상부 도전층을 형성한다.

다음, 도 5를 참고하면, 기판(110) 위에 감광성 유기 물질을 도포하여 층간 절연막(140)을 형성하고, 층간 절연막(140) 위에 마스크(mask)(10)를 배치한다. 마스크(10)는 투광 영역(10c)과 차광 영역(10a) 뿐 아니라 반투광 영역(10b)을 가진다. 반투광 영역(10b)에는 슬릿 패턴(slit pattern), 격자 패턴(lattice pattern) 또는 투과율이 중간이거나 두께가 중간이 박막이 구비된다. 슬릿 패턴을 사용할 때에는 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)이 보다 작은 것이 바람직하다.

다음, 도 6 및 도 7을 참고하면, 마스크(10)를 사용하여 층간 절연막(140)을 노광 및 현상하여 복수의 개구부(144, 145) 및 접촉 구멍(141)을 형성한다. 이 때 마스크(10)의 투광 영역(10c) 아래에 위치하는 층간 절연막(140)은 완전히 제거되고, 반투광 영역(10b) 아래에 위치하는 층간 절연막(140)은 일부가 제거되고 일부는 남는다. 따라서 투광 영역(10c) 아래에 위치하는 층간 절연막(140)에는 게이트 전극(124) 및 게이트선(121)의 끝 부분(129)을 각각 노출하는 하부 개구부(144p), 개구부(145) 및 접촉 구멍(141)이 형성되고, 반투광 영역(10b) 아래에 위치하는 층간 절연막(140)에는 층간 절연막(140)의 두께보다 깊이가 얕은 상부 개구부(144q)가 형성된다.

다음, 도 8 및 도 9를 참고하면, 하부 개구부(144p)에 게이트 절연체(146) 를 형성한다. 게이트 절연체(146)는 잉크젯 인쇄 방법 따위의 용액 공정(solution process) 또는 증착(deposition)으로 형성될 수 있으며, 이 중 잉크젯 인쇄 방법이 바람직하다. 잉크젯 인쇄 방법으로 형성하는 경우 기판 위에서 잉크젯 헤드(도시하지 않음)를 이동하면서 하부 개구부(144p)에 게이트 절연 용액을 분사하고 이를 건조하는 단계가 필요하다.

다음, 도 10을 참고하면, 층간 절연막(140) 및 게이트 절연체(146) 위에 ITO층(170p) 및 알루미늄 층(170q)을 차례로 적층한다.

ITO 층(170p)은 비정질 ITO(amorphous ITO)로 형성할 수 있다. 비정질 ITO는 약 130℃ 이하, 바람직하게는 상온에서 스퍼터링으로 형성할 수 있다. 이와 같이 비정질 ITO는 비교적 저온에서 형성하는 경우 유기 물질로 만들어진 게이트 절연체(146)가 열에 의해 손상되는 것을 방지하여 우수한 막질을 유지할 수 있다.

이어서, 알루미늄 층(170q) 위에 감광막(40)을 도포한 후, 감광막(40) 위에 투광 영역(20c), 차광 영역(20a) 및 반투광 영역(20b)을 가지는 마스크(20)를 배치하고 노광한다.

이에 따라, 도 11에 도시한 바와 같이, 서로 다른 두께를 가지는 감광 패턴(40a, 40b)을 형성한다. 데이터선(171)이 형성될 영역 중 소스 전극(173) 및 끝 부분(179)을 제외한 영역 및 유지 전극선(172)이 형성될 영역 위에는 제1 감광 패턴(40a)을 형성하고, 소스 전극(173), 데이터선(171)의 끝 부분(179), 드레인 전극(175) 및 접촉 보조 부재(81)가 형성될 영역 위에는 제1 감광 패턴(40a)보다 두께가 얇은 제2 감광 패턴(40b)을 형성한다. 이 때 제1 감광 패턴(40a)의 두께와 제2 감광 패턴(40b)의 두께의 비(ratio)는 후술할 식각 공정에서의 공정 조건에 따라 다르게 하되, 제2 감광 패턴(40b)의 두께를 제1 감광 패턴(40a)의 두께의 1/2 이하로 하는 것이 바람직하다.

다음, 도 12를 참고하면, 제1 및 제2 감광 패턴(40a, 40b)을 마스크로 하여 알루미늄 층(170q)을 식각하여 복수의 데이터 부재(174a, 174b, 174c, 174d) 및 상부 유지 전극선(172q)을 형성한다. 이 때 식각은 알루미늄용 식각액을 사용한 습식 식각이며, 알루미늄용 식각액을 사용하므로 식각 선택비가 다른 ITO 층(170p)은 식각되지 않는다.

다음, 도 13을 참고하면, 애싱(ashing)과 같은 에치 백(etch back) 공정을 이용하여 제2 감광 패턴(40b)을 제거하며, 이 때 제1 감광 패턴(40a) 또한 두께가 어느 정도 얇아진다. 이 경우 유기 물질로 만들어진 게이트 절연체(146)는 ITO 층(170p)에 의해 덮여 있으므로, 애싱 공정시 노출되는 플라스마 및 열에 의해 게이트 절연체(146)의 막질이 열화되는 것을 방지할 수 있다.

다음, 도 14를 참고하면, 복수의 데이터 부재(174a, 174b, 174c, 174d) 및 상부 유지 전극선(172q)을 마스크로 하여 ITO 층(170p)을 식각하여 소스 전극(173) 및 끝 부분(179)을 포함하는 하부 데이터선(171p), 드레인 전극(175), 하부 유지 전극선(172p) 및 접촉 보조 부재(81)를 형성한다. 이 때 식각은 ITO용 식각액을 사용한 습식 식각이며, ITO용 식각액을 사용하므로 데이터 부재(174a, 174b, 174c, 174d) 및 상부 유지 전극선(172q)은 식각되지 않는다.

다음, 도 15를 참고하면, 제1 감광 패턴(40a)을 마스크로 하여 데이터 부 재(174a, 174b, 174c, 174d) 및 화소 전극(191)의 상부 도전층(191q) 중 노출된 부분을 식각하여 상부 데이터선(171q)을 형성하는 동시에 하부 화소 전극(191p)을 드러낸다. 이 때 식각은 알루미늄용 식각액을 사용한 습식 식각이며, 알루미늄용 식각액을 사용하므로 하부 데이터선(171p), 드레인 전극(175), 화소 전극(191)의 하부 도전층(191p) 및 접촉 보조 부재(81)는 식각되지 않는다.

다음, 도 16 및 도 17을 참고하면, 제1 감광 패턴(40a)을 제거하여 하부 데이터선(171p)과 상부 데이터선(171q)을 포함한 데이터선(171), 하부 유지 전극선(172p)과 상부 유지 전극선(172q)을 포함한 유지 전극선(172), 하부 화소 전극(191p)과 그 위에 일부 남아있는 상부 화소 전극(191q)을 포함한 화소 전극(191) 및 접촉 보조 부재(81)를 완성한다.

다음, 도 18 및 도 19를 참고하면, 상부 개구부(144q)에 유기 반도체(154)를 형성한다. 유기 반도체(154)는 잉크젯 인쇄 방법 따위의 용액 공정 또는 증착으로 형성할 수 있으며, 이 중 잉크젯 인쇄 방법이 바람직하다. 잉크젯 인쇄 방법으로 형성하는 경우 기판 위에서 잉크젯 헤드(도시하지 않음)를 이동하면서 상부 개구부(144q)에 유기 반도체 용액을 분사하고 이를 건조하는 단계가 필요하다.

마지막으로, 도 1 및 도 2에 도시한 바와 같이, 유기 반도체(154)를 덮는 보호 부재(180)를 형성한다. 보호 부재(180) 또한 잉크젯 인쇄 방법으로 형성할 수 있다.

이와 같이 본 발명의 한 실시예에서는 게이트선(121) 및 화소 전극(191)을 하나의 마스크로 형성한다. 따라서, 본 실시예에 따르면, 게이트선(121) 및 화소 전극(191)을 형성하는 소요되는 제1 마스크, 복수의 개구부(144, 145) 및 복수의 접촉 구멍(141)을 형성하는데 소요되는 제2 마스크, 소스 전극(173)을 포함하는 데이터선(171), 드레인 전극(175) 및 유지 전극선(172)을 형성하는데 소요되는 제3 마스크만이 필요하여, 총 3매의 마스크로 유기 박막 트랜지스터 표시판을 제조할 수 있다.

또한 상술한 바와 같이 게이트선(121) 및 화소 전극(191)을 하나의 마스크로 형성하여 공정을 단순화하면서도, 게이트선(121)이 저저항성 금속층을 더 포함함으로써 신호 지연 및 전압 강하를 줄일 수 있다.

또한, 유기 반도체와 직접 접촉하는 소스 전극 및 드레인 전극은 ITO와 같이 유기 반도체와 접촉 특성이 우수한 물질로 만듦으로써 유기 박막 트랜지스터의 특성을 개선할 수 있다.

이상에서 본 발명의 바람직한 실시예들에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

유기 박막 트랜지스터 제조시 사용되는 마스크 수를 줄여서 제조 비용을 줄이고 공정을 단순화할 수 있다. 또한 신호 지연을 방지하면서도 유기 박막 트랜지스터의 특성을 개선할 수 있다.

Claims

기판 위에 형성되어 있으며 투명 도전성 산화물을 포함하는 제1 도전층과 금속을 포함하는 제2 도전층을 포함하는 게이트선 및 화소 전극,

상기 게이트선과 교차하며 소스 전극을 포함하는 데이터선,

상기 소스 전극과 마주하며 상기 화소 전극과 연결되어 있는 드레인 전극, 그리고

상기 소스 전극 및 상기 드레인 전극과 접촉하는 유기 반도체

를 포함하고,

상기 데이터선은 투명 도전성 산화물을 포함하는 제3 도전층 및 금속을 포함하는 제4 도전층을 포함하는 박막 트랜지스터 표시판.
제1항에서,

상기 화소 전극은

상기 제1 도전층과 상기 제2 도전층을 포함하는 제1 부분, 그리고

상기 제2 도전층이 제거되어 있는 제2 부분

을 포함하는 박막 트랜지스터 표시판.
삭제
제1항에서,

상기 제3 도전층은 상기 소스 전극을 포함하며,

상기 소스 전극과 상기 드레인 전극은 동일한 물질을 포함하는 박막 트랜지스터 표시판.
제4항에서,

상기 투명 도전성 산화물은 ITO 또는 IZO인 박막 트랜지스터 표시판.
제5항에서,

상기 금속은 몰리브덴(Mo), 몰리브덴 합금, 크롬(Cr), 크롬 합금, 알루미늄(Al), 알루미늄 합금, 구리(Cu), 구리 합금, 은(Ag), 은 합금에서 선택된 적어도 하나를 포함하는 박막 트랜지스터 표시판.
제6항에서,

상기 게이트선과 상기 데이터선 사이에 위치하는 층간 절연막을 더 포함하며,

상기 층간 절연막은 상기 게이트선의 일부를 노출하는 제1 개구부 및 상기 화소 전극을 노출하는 제2 개구부를 가지는

박막 트랜지스터 표시판.
제7항에서,

상기 제1 개구부는 하부 개구부 및 상기 하부 개구부보다 큰 상부 개구부를 포함하고,

상기 하부 개구부 및 상기 상부 개구부에는 각각 게이트 절연체 및 상기 유기 반도체가 형성되어 있는

박막 트랜지스터 표시판.
제1항에서,

상기 화소 전극과 중첩하는 유지 전극선을 더 포함하는 박막 트랜지스터 표시판.
제1항에서,

상기 유기 반도체를 덮는 보호 부재를 더 포함하는 박막 트랜지스터 표시판.
기판 위에 투명 도전성 산화물을 포함하는 제1 도전층 및 금속을 포함하는 제2 도전층을 포함하는 게이트선 및 화소 전극을 형성하는 단계,

상기 게이트선 및 상기 화소 전극 위에 층간 절연막을 형성하는 단계,

상기 층간 절연막에 개구부를 형성하는 단계,

상기 개구부에 게이트 절연체를 형성하는 단계,

상기 층간 절연막 및 상기 게이트 절연체 위에 소스 전극을 포함하는 데이터 선 및 드레인 전극을 형성하는 단계, 그리고

상기 소스 전극 및 상기 드레인 전극 위에 유기 반도체를 형성하는 단계

를 포함하는 박막 트랜지스터 표시판의 제조 방법.
제11항에서,

상기 소스 전극을 포함하는 데이터선 및 드레인 전극을 형성하는 단계는

상기 층간 절연막 및 상기 게이트 절연체 위에 투명 도전성 산화물을 포함하는 제3 도전층 및 금속을 포함하는 제4 도전층을 차례로 적층하는 단계,

상기 제4 도전층 위에 제1 감광 부재 및 상기 제1 감광 부재보다 얇은 제2 감광 부재를 형성하는 단계,

상기 제1 감광 부재 및 상기 제2 감광 부재를 사용하여 상기 제4 도전층을 1차 식각하는 단계,

상기 제2 감광 부재를 제거하는 단계,

상기 식각된 제4 도전층을 마스크로 하여 상기 제3 도전층을 식각하는 단계, 그리고

상기 제1 감광 부재를 사용하여 상기 제4 도전층을 2차 식각하는 단계

를 포함하는 박막 트랜지스터 표시판의 제조 방법.
제12항에서,

상기 제4 도전층을 2차 식각하는 단계에서 상기 화소 전극의 상기 제2 도전 층을 함께 식각하는 박막 트랜지스터 표시판의 제조 방법.
제12항에서,

상기 제2 감광 부재는 상기 소스 전극 및 상기 드레인 전극이 형성될 위치에 형성하는 박막 트랜지스터 표시판의 제조 방법.
제12항에서,

상기 제1 도전층과 상기 제3 도전층은 동일한 식각액으로 식각하고,

상기 제2 도전층과 상기 제4 도전층은 동일한 식각액으로 식각하는

박막 트랜지스터 표시판의 제조 방법.
제12항에서,

상기 제1 감광 부재 및 상기 제2 감광 부재를 형성하는 단계는 투광 영역, 차광 영역 및 반투광 영역을 가지는 마스크를 사용하여 노광하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
제11항에서,

상기 개구부를 형성하는 단계는

상기 층간 절연막을 차광 영역, 투광 영역 및 반투광 영역을 가지는 마스크를 사용하여 노광하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
제11항에서,

상기 게이트 절연체를 형성하는 단계 및 상기 유기 반도체를 형성하는 단계 중 적어도 하나는 잉크젯 인쇄 방법으로 수행하는 박막 트랜지스터 표시판의 제조 방법.
제11항에서,

상기 유기 반도체를 형성하는 단계 후에

상기 유기 반도체를 덮는 보호 부재를 형성하는 단계를 더 포함하며,

상기 보호 부재는 잉크젯 인쇄 방법으로 형성하는

박막 트랜지스터 표시판의 제조 방법.
기판 위에 게이트선을 형성하는 단계,

상기 게이트선 위에 개구부를 가지는 층간 절연막을 형성하는 단계,

상기 개구부에 게이트 절연체를 형성하는 단계,

상기 층간 절연막 및 상기 게이트 절연체 위에 소스 전극을 포함하는 데이터선 및 드레인 전극을 형성하는 단계,

상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계, 그리고

상기 소스 전극 및 상기 드레인 전극과 접촉하는 유기 반도체를 형성하는 단계

를 포함하며,

상기 게이트선 및 상기 화소 전극은 제1 마스크를 사용하여 형성하고,

상기 층간 절연막은 제2 마스크를 사용하여 형성하고,

상기 소스 전극을 포함하는 데이터선 및 상기 드레인 전극은 제3 마스크를 사용하여 형성하는

박막 트랜지스터 표시판의 제조 방법.
제20항에서,

상기 게이트 절연체를 형성하는 단계 및 상기 유기 반도체를 형성하는 단계는 잉크젯 인쇄 방법으로 수행하는 박막 트랜지스터 표시판의 제조 방법.
제20항에서,

상기 유기 반도체를 형성하는 단계 후에

상기 유기 반도체를 덮는 보호 부재를 형성하는 단계를 더 포함하며,

상기 보호 부재는 잉크젯 인쇄 방법으로 형성하는

박막 트랜지스터 표시판의 제조 방법.