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KR101247045B1 - 분주기 유닛 동기화를 위한 방법 및 장치 - Google Patents

분주기 유닛 동기화를 위한 방법 및 장치 Download PDF

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KR101247045B1
KR101247045B1 KR1020107026655A KR20107026655A KR101247045B1 KR 101247045 B1 KR101247045 B1 KR 101247045B1 KR 1020107026655 A KR1020107026655 A KR 1020107026655A KR 20107026655 A KR20107026655 A KR 20107026655A KR 101247045 B1 KR101247045 B1 KR 101247045B1
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power
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Abstract

하나 이상의 분주기 유닛들의 위상들을 동기화시키기 위한 방법 및 장치는 마스터 분주기 유닛을 파워온하여 기준 신호를 제공하는 단계를 포함한다. 슬레이브 분주기 유닛의 위상은, 슬레이브 분주기 유닛에서 파워온 펄스를 제공하고, 디지털 제어 발진기를 사용하여 기준 신호에 슬레이브 분주기 유닛의 위상을 동기화시키며, 파워온 펄스의 상승 에지에 뒤이은 제 1의 미리 결정된 지연 기간 이후에 슬레이브 분주기 유닛을 파워온함으로써, 마스터 분주기 유닛으로부터의 기준 신호에 동기화된다. 마스터 분주기 유닛으로부터의 기준 신호에 슬레이브 분주기 유닛을 동기화시킴으로써, 임의의 수의 슬레이브 분주기 유닛들이 파워온되고 서로 동위상이 될 수도 있다.

Description

분주기 유닛 동기화를 위한 방법 및 장치{METHOD AND APPARATUS FOR DIVIDER UNIT SYNCHRONIZATION}
배경
분야
본 개시는 일반적으로 클럭 동기화에 관한 것으로, 특히, 분주기 유닛 위상들의 저-전력 동기화에 관한 것이다.
배경
디지털 회로들은 다양한 이유들로 클러킹 신호들을 사용한다. 예컨대, 동기화 시스템들은 글로벌 클럭 신호들을 사용하여 보드 또는 IC 디바이스에 걸친 다양한 회로들을 동기화시킨다.
대부분의 시스템들은 하나의 클럭 생성 회로를 사용하여 제 1 클럭 신호를 생성하고, 특화된 회로를 사용하여 제 1 클럭 신호로부터 다른 클럭 신호들을 도출한다. 예컨대, 입력 클럭 신호로부터 더 낮은 클럭 주파수들의 하나 이상의 클럭 신호들을 생성하기 위해 클럭 분주기들이 사용된다.
예컨대, 서모-미터 (thermo-meter) 타입 유닛-기반 설계에 기초한 송신기 상향-변환기 국부 발진기 (LO) 분주기가 이용될 수도 있다. 이 유닛-기반 분주기는 우수한 LO 누설 및 이득 제어 스텝 뿐만 아니라, 저 출력 전력에 대한 우수한 LO 전력 소비를 제공한다. 우수한 LO 전력 소비를 갖는 그러한 분주기는 다양한 변조 시스템들에 대해 더 일반적이 되고 있는 폴라 (polar) 송신기들에서 특히 점점 바람직하게 되고 있다. 그러나, 그 분주기 유닛들의 위상들은 동기화되지 않고, 상향-변환기 출력 전력은 모든 파워업 (power up) 에서 일정하지 않다.
예컨대 2 개의 분주기 유닛들을 갖는 상향-변환기 분주기에서, 동위상의 전력 (즉, 상향-변환기 출력으로부터의 진폭) 은 6 dB 더 높을 수도 있다. 3 개의 분주기 유닛들은 9.5 dB 더 높은 진폭을 제공할 수도 있다. 그러나, 분주기 유닛들의 위상들이 동기화되지 않으므로, 이들 고조된 전력 진폭들은 감소된다. 실제로, 2 개의 분주기 유닛들이 180 도 위상차를 갖는 경우에, 이들의 출력 전력들은 완전히 상쇄될 것이다.
종래의 코드 분할 다중 접속 (CDMA) 시스템들에 따르면, 핸드셋 폐-루프의 송신 전력은 기지국에서 제어된다. 핸드셋의 필요한 송신 전력이 예측가능하지 않은 경우에, 기지국으로부터의 전력 판정들은 부정확하거나 또는 제대로 기능하지 않을 것이다.
개요
본 개시된 실시형태들은 상술된 종래 기술에서 제시된 문제들 중 하나 이상을 해소할 뿐만 아니라 첨부 도면들과 함께 취해지는 경우에 다음의 상세한 설명을 참조함으로써 쉽게 명백하게 될 추가적인 특징들을 제공하는 것에 관한 것이다.
본 개시의 일 양태는 하나 이상의 분주기 유닛들의 위상들을 동기화시키기 위한 방법에 관한 것이다. 그 방법은 마스터 분주기를 파워온하여 기준 신호를 제공하는 단계; 및 슬레이브 분주기 유닛의 위상을 마스터 분주기 유닛으로부터의 기준 신호에 동기화시키는 단계를 포함한다.
본 개시의 다른 양태는 하나 이상의 분주기 유닛들의 위상들을 동기화시키기 위한 장치에 관한 것이다. 그 장치는 기준 신호를 제공하는 마스터 분주기 유닛; 및 슬레이브 분주기 유닛의 위상을 마스터 분주기 유닛으로부터의 기준 신호에 동기화시키는 슬레이브 분주기 유닛을 포함한다.
본 개시의 또 다른 양태는 하나 이상의 분주기 유닛들의 위상들을 동기화시키기 위한 장치에 관한 것이다. 그 장치는 마스터 분주기 유닛으로부터의 기준 신호를 제공하는 수단; 및 슬레이브 분주기 유닛의 위상을 마스터 분주기 유닛으로부터의 기준 신호에 동기화시키는 수단을 포함한다.
본 개시의 또 다른 양태는 하나 이상의 분주기 유닛들의 위상들을 동기화시키는 방법을 수행하기 위한 명령들을 저장하는 컴퓨터-판독가능 매체에 관한 것이다. 그 방법은 마스터 분주기 유닛을 파워온하여 기준 신호를 제공하는 단계; 및 슬레이브 분주기 유닛의 위상을 마스터 분주기 유닛으로부터의 기준 신호에 동기화시키는 단계를 포함한다.
특정 양태들에 따르면, 동기화는 슬레이브 분주기 유닛에서 파워온 펄스를 제공하고; 디지털 제어 발진기를 사용하여 기준 신호에 슬레이브 분주기 유닛의 위상을 동기화시키며; 파워온 펄스의 상승 에지에 뒤이은 제 1의 미리 결정된 지연 기간 이후에 슬레이브 분주기 유닛을 파워온함으로써 수행된다.
마스터 분주기 유닛으로부터의 기준 신호에 슬레이브 분주기 유닛을 동기화시킴으로써, 임의의 수의 슬레이브 분주기 유닛들이 파워온되고 서로 동위상이 될 수도 있다.
전술한 일반적인 설명 및 다음의 상세한 설명 양자 모두가 예시적이며 청구되는 청구물의 추가의 설명을 제공하도록 의도된다는 것을 이해해야 한다.
도면의 간단한 설명
본 개시의 특징들, 성질, 및 유리한 점들은, 유사한 참조 부호들이 전반에 걸쳐 대응하여 식별하는 도면들과 함께 취해지는 경우에 이하 설명되는 상세한 설명으로부터 더 명백하게 될 것이다.
도 1은 본 개시의 특정 양태들에 따른, 마스터 분주기 유닛 및 복수의 슬레이브 분주기 유닛들을 사용하는 분주기 유닛 동기화 기법의 개략도이다.
도 2는 본 개시의 특정 양태들에 따른, 하나 이상의 분주기 유닛들의 위상들을 동기화시키기 위한 방법을 도시하는 플로우차트이다.
도 3은 본 개시의 특정 양태들에 따른, 슬레이브 유닛의 위상을 기준 신호에 동기화시키기 위한 방법을 도시하는 플로우차트이다.
도 4는 본 개시의 특정 양태들에 따른, 슬레이브 분주기의 출력 전력, 파워온 펄스, 및 지연된 파워온의 그래프 도면이다.
도 5는 본 개시의 특정 양태들에 따른, 슬레이브 분주기 유닛 및 마스터 분주기 유닛의 개략도이다.
도 6은 본 개시의 특정 양태들에 따른, 기준 신호에 대한 슬레이브 분주기 유닛의 위상 동기화의 그래프 도면이다.
도 7은 본 개시의 특정 양태들에 따른, 2 개의 슬레이브 분주기 유닛들의 과도 응답 시뮬레이션 플롯이다.
상세한 설명
다음의 상세한 설명에서, 대상 기술의 완전한 이해를 제공하기 위해 다수의 특정 세부사항들이 설명된다. 그러나, 이들 특정 세부사항들의 일부가 없이도 대상 기술이 실시될 수도 있다는 것이 당업자에게 자명할 것이다. 다른 경우들에서, 대상 기술을 불명료하게 하지 않기 위해 공지의 구조들 및 기술들을 상세히 나타내지 않았다.
"예시적인" 이라는 단어는 "예 또는 예시로서 기능하는" 을 의미하기 위해 여기서 사용된다. "예시적인 것" 으로서 여기서 설명되는 임의의 양태 또는 설계는 다른 양태들 또는 설계들에 비해 바람직하거나 또는 유리한 것으로서 해석될 필요는 없다.
이제, 대상 기술의 양태들에 대해 상세히 참조가 이루어질 것이고, 그 예들은 유사한 참조 번호들이 전반에 걸쳐 유사한 엘리먼트들을 지칭하는 첨부 도면들에서 예시된다.
여기서 개시되는 프로세스들에서의 단계들의 특정 순서 또는 계층은 예시적인 접근법들의 일례라고 이해되어야 한다. 설계 선호도들에 기초하여, 프로세스들에서의 단계들의 특정 순서 또는 계층은 본 개시의 범위 내에 남아 있으면서 재배열될 수도 있다. 첨부 방법 청구항들은 다양한 단계들의 엘리먼트들을 샘플 순서로 제시하며, 제시된 특정 순서 또는 계층에 한정되는 것을 의미하지 않는다.
도 1은 본 개시의 특정 양태들에 따른, 마스터 분주기 유닛 및 복수의 슬레이브 분주기 유닛들을 사용하는 분주기 유닛 동기화 기법의 개략도이다. 이 예시적인 개략도에서, 슬레이브 분주기 유닛들 (20(0) 내지 20(7)) 이 도시되어 있지만; 본 개시는 슬레이브 분주기 유닛들의 임의의 특정한 수에 한정되지 않는다. 특정 양태들에 따르면, 마스터 분주기 (10) 는 각각의 슬레이브 분주기 유닛 (20(0) 내지 20(7)) 에 기준 신호 (미도시) 를 각각 출력한다. 마스터 분주기 (10) 는 우수한 위상 잡음을 갖는 고성능 분주기일 필요는 없다. 예컨대, 마스터 분주기 (10) 는 마스터 클럭 위상을 제공하면서 전력을 절약하기 위한 임의의 종래의 저-전력 분주기일 수도 있다. 또한, 당업자는, 슬레이브 분주기 유닛들 (20(0) 내지 20(7)) 중 하나가 마스터 분주기 (10) 로서 작동하고, 각각의 슬레이브 분주기 유닛 (20(0) 내지 20(7)) 에 전송될 기준 신호를 생성할 수도 있다는 것을 이해할 것이다.
슬레이브 분주기 유닛들 (20(0) 내지 20(7)) 의 각각의 전력 제어들 (30(0) 내지 30(7)) 은, 슬레이브 분주기 유닛들 (20(0) 내지 20(7)) 의 위상들이 마스터 분주기 (10) 로부터 출력된 기준 신호에 동기화될 때까지, 슬레이브 분주기 유닛들 (20(0) 내지 20(7)) 을 동작시키기 위해 파워온된다. 도 5 및 도 6을 참조하여 더 상세히 논의될 바와 같이, 디지털 (또는 전압) 제어 발진기 (DCO) (50) 로부터의 발진 신호는 각각의 슬레이브 분주기 유닛 (20(0) 내지 20(7)) 에 입력되고, 슬레이브 분주기 유닛들 (20(0) 내지 20(7)) 의 각각의 위상들을 기준 신호에 동기화시키기 위해 슬레이브 분주기 유닛들 (20(0) 내지 20(7)) 에 의해 사용된다.
각각의 슬레이브 분주기 유닛 (20(0) 내지 20(7)) 이 마스터 분주기 (10) 로부터의 기준 신호에 동기화된 이후에, 각각의 슬레이브 분주기 유닛 (20(0) 내지 20(7)) 은 각각의 슬레이브 분주기 유닛 (20(0) 내지 20(7)) 의 각각의 전력 제어 (30(0) 내지 30(7)) 를 사용하여 지연 파워온된다. 그 후, 마스터 분주기 (10) 는 전력을 절약하기 위해 저-전력 상태로 터닝될 수도 있다. 그 후, 예컨대, 동기화된 슬레이브 분주기 유닛(들) (20(0) 내지 20(7)) 은 생성된 클럭 신호를 각각의 믹서 유닛 (40(0) 내지 40(7)) 에 출력할 수도 있다. 당연히, 생성된 클럭 신호들은 다양한 애플리케이션들에 대해 사용될 수도 있으며, 본 개시는 임의의 특정한 사용에 한정되지 않는다.
각각의 파워-온된 슬레이브 분주기 유닛 (20(0) 내지 20(7)) 이 마스터 분주기 (10) 에 의해 생성된 일정한 기준 신호와 동기화되므로 (즉, 동위상), 이에 따라 각각의 슬레이브 분주기 유닛 (20(0) 내지 20(7)) 은 마찬가지로 서로 동위상이 될 것이다.
도 2는 본 개시의 특정 양태들에 따른, 하나 이상의 분주기 유닛들의 위상들을 동기화시키기 위한 방법을 도시하는 플로우차트이다. 동작 (200) 에서, 마스터 분주기 (10) 가 파워온되고, 그에 의해 슬레이브 분주기 유닛들 (20(0) 내지 20(7)) 중 하나 이상에 기준 신호를 제공한다. 동작 (200) 으로부터, 프로세스는, 적어도 하나의 분주기 유닛 (20(0) 내지 20(7)) 의 위상이 마스터 분주기 (10) 에 의해 생성된 기준 신호에 동기화되는 동작 (210) 으로 이동한다.
특정 양태들에 따르면, 동작 (210) 으로부터, 프로세스는, 하나 이상의 슬레이브 분주기들 (20(0) 내지 20(7)) 이 기준 신호에 동기화되고 자체-피드백 방식으로 자신들을 동작시키기 위해 파워온한 이후에 마스터 분주기 (10) 가 저-전력 상태로 터닝되는 동작 (220) 으로 이동한다.
도 3은 본 개시의 특정 양태들에 따른, 도 2의 동작 (210) 에 의해 수행되는 바와 같은, 슬레이브 분주기 유닛의 위상을 기준 신호에 동기화시키기 위한 방법을 도시하는 플로우차트이다. 도 3은 도 4와 동시에 이하 설명될 것이며, 그 도 4는 본 개시의 특정 양태들에 따른, 슬레이브 분주기 유닛 (20(0) 내지 20(7)) 의 출력 전력, 파워온 펄스, 및 지연된 파워온의 그래프 도면이다.
동작 (300) 에서, 파워온 펄스 (410) (도 4 참조) 가 슬레이브 분주기 유닛 (20(0) 내지 20(7)) 에 인가된다. 파워온 펄스 (410) 는, 특정한 슬레이브 분주기 유닛 (20(0) 내지 20(7)) 의 동작이 요구되는 경우에 사용자 (미도시) 에 의해 임의의 종래의 방법을 사용하여 개시될 수도 있다.
동작 (300) 으로부터, 프로세스는, DCO (50) 를 사용하여 기준 신호에 슬레이브 분주기 유닛 (20(0) 내지 20(7)) 의 위상이 동기화되는 동작 (310) 으로 이동한다. DCO (50) 를 사용하는 동기화는 이하 도 5 및 도 6을 참조하여 더 상세히 설명될 것이다.
동작 (310) 으로부터, 프로세스는, 지연된 파워온 신호 (420) (도 4 참조) 가 제 1의 미리 결정된 지연 기간 (δT1) (도 4 참조) 이후에 슬레이브 분주기 유닛 (20(0) 내지 20(7)) 에서 발생하는 동작 (320) 으로 이동한다. 특정 양태들에 따르면, δT1 은, 슬레이브 분주기 유닛 (20(0) 내지 20(7)) 의 모든 컴포넌트들을 파워업하고 슬레이브 분주기 유닛 (20(0) 내지 20(7)) 의 위상이 기준 신호에 동기화되게 하기에 충분한 시간을 허용하면서 가능한 짧게 이루어질 수도 있다. 예로서, δT1 은 2 또는 3 (또는 그 이상) 의 DCO (50) 싸이클들 동안 요구되는 시간일 수도 있다. 당연히, 임의의 충분한 δT1 이 본 개시의 범위로부터 벗어나지 않으면서 구현될 수도 있다.
동작 (320) 으로부터, 프로세스는, 예컨대 제 2의 미리 결정된 지연 기간 (δT2) (도 4 참조) 이후에 파워온 펄스 (410) 가 게이트 오프되는 동작 (330) 으로 이동한다. δT2 는, 파워온 펄스 (410) 가 지연된 파워온 (420) 과 중첩하는 버퍼 기간이다. 이 중첩은, 슬레이브 분주기 유닛 (20(0) 내지 20(7)) 이 슬레이브 분주기 유닛 (20(0) 내지 20(7)) 의 각각의 전력 제어 (30(0) 내지 30(7)) 에 의해 완전히 파워온되고 마스터 분주기 (10) 로부터의 기준 신호와 동위상으로 동작하는 것을 보장한다. 이 포인트에서, 슬레이브 분주기 유닛 (20(0) 내지 20(7)) 이 슬레이브 분주기 유닛 (20(0) 내지 20(7)) 의 자체-피드백 기능을 사용하여 기준 신호와 동기화된 슬레이브 분주기 유닛 (20(0) 내지 20(7)) 의 위상을 유지할 것이므로, 전력을 절약하기 위해 마스터 분주기 (10) 가 저-전력 상태로 터닝될 수도 있다. δT2 는 마스터 신호가 슬레이브 분주기를 루프 어라운드 (loop around) 하게 하기에 충분한 중첩이 제공되는 것을 보장하기 위해 수 DCO (50) 싸이클들일 수도 있다. 예컨대, 2-분주 분주기의 특정 경우에 대해, 최소한 정확히 2 DCO (50) 싸이클들이 동기화에 대해 충분할 수도 있다. 이는, 시간-크리티컬 데이터 애플리케이션들에서 중요한, 동기화의 매우 신속한 방법을 제공한다. 당연히, 임의의 충분한 δT2 가 본 개시의 범위로부터 벗어나지 않으면서 구현될 수도 있다.
도 5는 본 개시의 특정 양태들에 따른, 예시적인 슬레이브 분주기 유닛 (20(0)) 및 마스터 분주기 (10) 의 개략도이다. 도 5는 유닛 분주기의 2-분주 예를 도시하지만, 당업자는, 임의의 비율 (예컨대, 2, 3, 4, 5, 6 등) 로 DCO (50) 신호를 분주할 수 있는 유닛 분주기가 본 개시의 범위로부터 벗어나지 않으면서 설계되고 구현될 수도 있다는 것을 이해할 것이다. 도 5는 도 6과 동시에 논의될 것이며, 그 도 6은 본 개시의 특정 양태들에 따른, 슬레이브 분주기 유닛 (20(0)) 의 위상 동기화의 그래프 도면이다. 도 5 및 도 6 (마찬가지로 도 7) 에서 도시된 예들은 2-분주 분주기를 예시한다. 그러나, 당업자는, 예컨대 4-분주 (또는 임의의 다른 분주 비율) 분주기들을 동기화시키기 위해 유사한 기술들이 구현될 수도 있다는 것을 이해할 것이다.
영역 (1) 에서, 마스터 분주기 (10) 가 파워온되고 (예컨대, 고-전력 상태로 터닝되고), 기준 신호 (DCOr) (50) 가 입력되는 경우에, 포인트 A'' 에서, 신호는 DCOr (50) 에 대해 로우이다. 신호는 인버터를 통과한 이후에 포인트 B'' 에서 하이이다. 발진 기준 신호 (DCOr) (50) 는 포인트 C'' 에서 신호를 오프셋한다. 인버터를 통과한 이후에, 신호는 포인트 D'' 에서 로우이다. DCOr 은 신호가 포인트 E'' 에서 오프셋되게 하고, 인버터는 (포인트 A'' 와 동일할) 포인트 F'' 에서 신호를 반전시킨다. 포인트 A'' (F'') 에서 신호는 마스터 분주기 (10) 로부터 출력된 기준 신호일 것이다.
도 5는, 영역 (2) 에서, 슬레이브 분주기 유닛 (20(0)) 으로의 접속을 클로즈 (close) 하기 위해 파워온 펄스 (410) 에 의해 동작되고, 그에 의해 기준 신호 (G) 가 슬레이브 분주기 유닛 (20(0)) 에 전송되게 하용하는 게이팅 피쳐 (500) 를 포함한다. 본 개시의 특정 양태들에 따르면, DCO (50) 는 파워온 펄스 (410) 이후에 게이트 오프될 수도 있다. 영역 (2) 에서, 마스터 분주기 (10) 출력은 DCO (50) 에 동기화될 것이다. 따라서, 영역 (1) 의 기준 신호 (DCOr) (50) 의 위상이 영역 (2) 및 영역 (3) 의 DCO (50) 와 동일할 필요는 없다. 마스터 분주기 (10) 에서의 임의의 오프셋은 영역 (2) 에서의 DCO (50) 에 기초하여 정정될 것이다. 당연히, 게이팅 피쳐 (500) 는 일례일 뿐이고, 대안의 게이팅 피쳐들이 (또는, 게이팅 피쳐가 없이) 본 개시의 범위로부터 벗어나지 않으면서 구현될 수도 있다.
영역 (2) 이 파워온 펄스 (410) 에 의해 클로즈되는 경우에 (즉, 접속이 슬레이브 분주기 유닛 (20(0)) 에 클로즈되는 경우에), 마스터 분주기 (10) 로부터의 신호 입력은 포인트 A' 에서 인버터를 통과하고, 포인트 B'' 에서 반전된다. 발진 신호 (DCO) (50) 는 포인트 C'' 에서 신호를 오프셋하고, 그 신호는 포인트 D'' 에서 반전된다. 발진 기준 신호 (DCO) (50) 는 포인트 E'' 에서 다시 신호를 오프셋하고, 그 신호는 포인트 G'' 에서 반전된다. 예컨대, 포인트 G'' 에서 신호는 슬레이브 분주기 유닛 (20(0)) 이 포인트 F 에서 궁극적으로 동기화될 기준 신호이다 (즉, 포인트들 F 및 G 는 지연된 파워온 (420) 이 실행되기 이전에 동기화될 것이다).
도 5 및 도 6의 예에서 도시된 바와 같이, 파워온 펄스 (410) 가 슬레이브 분주기 유닛 (20(0)) 에 제공되는 경우에, 영역 (3) 에서, 포인트 (G) 에서의 신호는 포인트 (A) 에서 슬레이브 분주기 유닛 (20(a)) 에 입력되며, 예컨대 그 신호는 로우이다. 신호는 인버터를 통해 이동하며, 이는 신호가 포인트 (B) 에서 하이로 되게 한다. 발진 기준 신호 (DCO) (50) 는 포인트 (C) 에서 신호를 오프셋하고, 그 후, 그 신호는 인버터를 통해 이동하며, 이는 신호가 포인트 (D) 에서 로우로 되게 한다. 마지막으로, 포인트 (E) 에서 신호는 DCO (50) 에 의해 다시 오프셋되고, 그 후, 신호가 포인트 (F) 에서 로우로 되게 하는 인버터를 통해 이동한다. 당연히, 전술한 바는 마스터 및 슬레이브 분주기 유닛을 사용하는 일 예시적인 동기화 시스템을 설명하지만; 다른 방법들 및 시스템들이 본 청구되는 발명의 범위로부터 벗어나지 않으면서 구현될 수도 있다.
시간 (t0) 에서, 포인트 (F) 에서의 신호는 기준 신호 (G) 와 동기화되고, 이는 제 1의 미리 결정된 지연 기간 (δT1) 내에 있으며, 그 때 지연 파워온 신호 (420) 가 슬레이브 분주기 유닛 (20(0)) 에서 발생한다. 슬레이브 분주기 유닛 (20(0)) 이 자체-전력공급되고 마스터 분주기 (10) 로부터의 기준 신호 (G) 와 동위상으로 동작하는 것을 보장하기에 충분한 중첩이 존재하므로 파워온 펄스 (410) 는 δT2 이후에 게이트 오프될 수도 있다. 슬레이브 분주기 유닛 (20(0)) 은, 파워온 펄스 (410) 가 게이트 오프된 이후에, 슬레이브 분주기 유닛 (20(0)) 이 파워 오프될 때까지, 슬레이브 분주기 유닛 (20(0)) 의 분주기 위상을 유지할 것이다.
선행하는 논의는 기준 신호 (G) 에 대한 슬레이브 분주기 유닛 (20(0)) 의 동기화에 관한 것이고, 유사한 동작이 다른 슬레이브 분주기 유닛들 (20(1) 내지 20(7)) 에 대해 구현될 수도 있다. 각각의 슬레이브 분주기 유닛 (20(0) 내지 20(7)) 이 기준 신호 (G) 에 동기화하므로, 기준 신호 (G) 가 모든 슬레이브 분주기 유닛들 (20(0) 내지 20(7)) 에 일정하기 때문에, 각각의 슬레이브 분주기 유닛 (20(0) 내지 20(7)) 은 마찬가지로 서로 동기화된다.
도 7은 본 개시의 특정 양태들에 따른, 2 개의 슬레이브 분주기 유닛들 (20(0) 내지 20(7)) 의 과도 응답 시뮬레이션 플롯이다. 플롯들 (700(0) 및 700(1)) 은 각각 2 개의 슬레이브 분주기 유닛들 (20(0) 및 20(1)) 의 과도 응답을 나타낸다. 당연히, 본 개시는 임의의 특정한 수의 슬레이브 분주기 유닛들에 한정되지 않으며, 2 개는 단지 예로서 도시된 것이다.
파워온 펄스 (710(0)) 는 제 1 슬레이브 분주기 유닛 (20(0)) 에서 제공되며, 파워온 펄스 (710(1)) 는 제 2 슬레이브 분주기 유닛 (20(1)) 에서 제공된다. 시간 (t0) 에서, 슬레이브 분주기 유닛 (20(0)) 은 마스터 분주기로부터의 기준 신호와 동기화될 것이다. 제 1의 미리 결정된 지연 기간 (δT1) 이 최소한 슬레이브 분주기 유닛 (20(0)) 이 동기화되는데 필요한 길이만큼 연장하는 것이 주의된다. δT1 의 종료 시에, 지연 파워온 (720(0)) 이 슬레이브 분주기 유닛 (20(0)) 에 대해 실행된다. 지연 파워온 (720(0)) 후 제 2의 미리 결정된 시간 (δT2) 이후에, 파워온 펄스 (710(0)) 가 게이트 오프된다. 제 2 슬레이브 분주기 유닛 (20(1)) 의 동기화는 파워온 펄스 (710(1)) 및 지연 파워온 (720(1)) 을 사용하여 유사하게 수행된다.
각각의 지연 파워온 (720(0) 및 720(1)) 은 사용자가 각각의 슬레이브 분주기 유닛들 (20(0) 및 20(1)) 이 동작하도록 요구하는 한 하이이다. 여기서 설명되는 프로세스는 사용자가 각각의 슬레이브 분주기 유닛들 (20(0) 및 20(1)) 의 동작을 요구할 때마다 반복될 것이다.
슬레이브 분주기 유닛을 마스터 분주기 유닛으로부터의 기준 신호에 동기화시킴으로써, 임의의 수의 슬레이브 분주기 유닛들이 파워온되고 서로 동위상일 수도 있다. 또한, 동기화 시에 파워 오프될 수도 있는 저-전력 마스터 분주기를 기준으로서 사용하여, 슬레이브 분주기 유닛들을 동기화시키는데 적은 전력 소비가 요구된다.
당업자는 정보 및 신호가 임의의 다양한 상이한 기술들 및 기법들을 사용하여 표현될 수도 있다는 것을 이해할 것이다. 예컨대, 상기 설명 전반에 걸쳐 참조될 수도 있는 데이터, 명령들, 커맨드 정보 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기 필드들 또는 입자들, 광학 필드들 또는 입자들, 또는 이들의 임의의 조합에 의해 표현될 수도 있다.
또한, 당업자는 여기서 개시된 실시형태들에 관련하여 설명된 다양한 예시적인 논리 모듈들, 회로들, 및 알고리즘들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들 양자의 조합들로서 구현될 수도 있다는 것을 인식할 것이다. 이러한 하드웨어와 소프트웨어의 상호교환성을 명료하게 예시하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들은 이들의 기능에 관하여 일반적으로 상술되었다. 그러한 기능이 하드웨어로 구현될지 또는 소프트웨어로 구현될지는 특정한 애플리케이션 및 전체 시스템에 부과되는 설계 제약들에 따른다. 당업자는, 설명된 기능을 각각의 특정한 애플리케이션에 대해 다양한 방식들로 구현할 수도 있지만, 그러한 구현 판정들은 본 개시의 범위로부터 벗어나게 하는 것으로 해석되서는 안된다.
여기서 개시된 실시형태들에 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 및 회로들은 범용 프로세서, 디지털 신호 프로세서 (DSP), 주문형 집적 회로 (ASIC), 필드 프로그래머블 게이트 어레이 (FPGA) 또는 다른 프로그래머블 논리 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 여기서 설명된 기능들을 수행하도록 설계된 이들의 임의의 조합으로 구현되거나 또는 수행될 수도 있다. 범용 프로세서는 마이크로프로세서일 수도 있지만, 대안으로, 그 프로세서는 임의의 종래의 프로세스, 제어, 마이크로제어기, 또는 상태 머신일 수도 있다. 또한, 프로세스는, 예컨대 DSP 와 마이크로프로세서의 조합, 복수의 마이크로프로세서들, 일 DSP 코어와 협력하는 하나 이상의 마이크로프로세서들, 또는 임의의 다른 그러한 구성과 같은, 컴퓨팅 디바이스들의 조합으로서 구현될 수도 있다.
하나 이상의 예시적인 실시형태들에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 조합에서 구현될 수도 있다. 소프트웨어에서 구현되는 경우에, 기능들은 컴퓨터-판독가능 매체 상의 하나 이상의 명령들 또는 코드로서 저장되거나 또는 송신될 수도 있다. 컴퓨터-판독가능 매체는 하나의 장소로부터 다른 장소로 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함하는 통신 매체, 및 컴퓨터 저장 매체 양자 모두를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 입수가능한 매체일 수도 있다. 예로써, 한정되지 않게, 그러한 컴퓨터-판독가능 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 스토리지, 자성 디스크 스토리지 또는 다른 자성 저장 디바이스들, 또는 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 운반하거나 또는 저장하는데 사용될 수 있으며 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 접속이 컴퓨터-판독가능 매체라 적절하게 호칭된다. 예컨대, 소프트웨어가, 동축 케이블, 광섬유 케이블, 트위스트 페어, 디지털 가입자 라인 (DSL), 또는 적외선, 무선 및 마이크로파와 같은 무선 기술들을 사용하여 웹싸이트, 서버, 또는 다른 원격 소스로부터 송신되는 경우에, 동축 케이블, 광섬유 케이블, 트위스트 페어, DSL, 또는 적외선, 무선 및 마이크로파와 같은 무선 기술들은 매체의 정의 내에 포함된다. 여기서 사용되는 바와 같은 디스크 (disk) 및 디스크 (disc) 는, 콤팩트 디스크 (CD), 레이저 디스크, 광학 디스크, 디지털 다기능 디스크 (DVD), 플로피 디스크, 및 블루-레이 디스크를 포함하며, 통상적으로, 디스크 (disk) 들은 데이터를 자기적으로 재생하고, 디스크 (disc) 들은 레이저들을 이용하여 데이터를 광학적으로 재생한다. 상기된 바의 조합들이 또한 컴퓨터-판독가능 매체의 범위 내에 포함되어야 한다.
개시된 양태들의 이전의 설명은 당업자로 하여금 본 개시를 만들거나 또는 사용할 수 있게 하기 위해 제공된다. 이들 양태들의 다양한 변형들이 당업자에게 쉽게 명백할 것이며, 여기서 정의된 일반 원리들은 본 개시로부터 벗어나지 않으면서 다른 양태들에 적용될 수도 있다. 따라서, 본 개시는 여기서 나타낸 양태들에 한정되도록 의도되지 않으며, 여기서 개시된 원리들 및 신규한 특징들과 일치하는 최광의 범위가 부여되도록 의도된다.

Claims (40)

  1. 하나 이상의 분주기 유닛들의 위상들을 동기화시키기 위한 방법으로서,
    마스터 분주기 유닛을 파워온하여 기준 신호를 제공하는 단계; 및
    슬레이브 분주기 유닛의 위상을 상기 마스터 분주기 유닛으로부터의 상기 기준 신호에 동기화시키는 단계를 포함하고,
    상기 동기화시키는 단계는,
    상기 기준 신호를 제공하기 위하여 상기 마스터 분주기 유닛이 파워온된 후에 상기 슬레이브 분주기 유닛에서 파워온 펄스를 제공하는 단계;
    디지털 제어 발진기를 사용하여, 상기 기준 신호에 상기 슬레이브 분주기 유닛의 위상을 동기화시키는 단계;
    상기 파워온 펄스의 상승 에지에 뒤이은 제 1의 미리 결정된 지연 기간 이후에 상기 슬레이브 분주기 유닛을 파워온하는 단계로서, 상기 파워온하는 단계는 동작하기에 충분한 전압을 상기 슬레이브 분주기 유닛에 제공하는, 상기 파워온하는 단계; 및
    상기 동기화시키는 단계 이후에, 상기 마스터 분주기 유닛을 저-전력 상태로 터닝하는 단계를 포함하는, 위상 동기화 방법.
  2. 제 1 항에 있어서,
    복수의 슬레이브 분주기 유닛들이 존재하며,
    상기 동기화시키는 단계는 상기 복수의 슬레이브 분주기 유닛들 중 하나 이상의 다른 슬레이브 분주기 유닛들에 대해 수행되는, 위상 동기화 방법.
  3. 제 2 항에 있어서,
    상기 복수의 슬레이브 분주기 유닛들 중 하나의 슬레이브 분주기 유닛은 상기 마스터 분주기 유닛인, 위상 동기화 방법.
  4. 제 1 항에 있어서,
    상기 파워온 펄스의 상승 에지에 뒤이은 상기 제 1의 미리 결정된 지연 기간은, 상기 슬레이브 분주기 유닛의 모든 분주기 컴포넌트들을 파워업하고 상기 기준 신호에 상기 슬레이브 분주기 유닛을 동기화시키는데 요구되는 시간 기간인, 위상 동기화 방법.
  5. 제 1 항에 있어서,
    상기 제 1의 미리 결정된 지연 기간에 뒤이은 제 2의 미리 결정된 지연 기간 이후에 상기 파워온 펄스를 턴오프하여, 상기 슬레이브 분주기 유닛이 파워온되고 상기 기준 신호에 동기화되는 것을 보장하는 단계를 더 포함하는, 위상 동기화 방법.
  6. 제 1 항에 있어서,
    복수의 슬레이브 분주기 유닛들이 존재하며,
    상기 파워온 펄스를 제공하는 단계, 상기 위상을 동기화시키는 단계, 및 상기 슬레이브 분주기 유닛을 파워온하는 단계는, 상기 복수의 슬레이브 분주기 유닛들 중 하나 이상의 다른 슬레이브 분주기 유닛들에 대해 수행되는, 위상 동기화 방법.
  7. 제 1 항에 있어서,
    상기 슬레이브 분주기 유닛은 2-분주 분주기 유닛인, 위상 동기화 방법.
  8. 제 1 항에 있어서,
    상기 슬레이브 분주기 유닛은 n-분주 분주기 유닛이며, 상기 n 은 2 보다 더 큰 정수인, 위상 동기화 방법.
  9. 하나 이상의 분주기 유닛들의 위상들을 동기화시키기 위한 장치로서,
    기준 신호를 제공하는 마스터 분주기 유닛;
    상기 마스터 분주기 유닛으로부터의 상기 기준 신호에 슬레이브 분주기 유닛의 위상을 동기화시키는 상기 슬레이브 분주기 유닛;
    상기 마스터 분주기 유닛이 파워온된 후에 상기 슬레이브 분주기 유닛에서 파워온 펄스를 제공하는 전력 소스;
    상기 기준 신호에 상기 슬레이브 분주기 유닛의 위상을 동기화시키는 디지털 제어 발진기;
    상기 파워온 펄스의 상승 에지에 뒤이은 제 1의 미리 결정된 지연 기간 이후에 상기 슬레이브 분주기 유닛을 파워온하는 전력 소스로서, 상기 전력 소스는 동작하기에 충분한 전압을 상기 슬레이브 분주기 유닛에 제공하는, 상기 전력 소스; 및
    상기 동기화 이후에, 상기 마스터 분주기 유닛을 저-전력 상태로 터닝하는 전력 소스를 포함하는, 위상 동기화 장치.
  10. 제 9 항에 있어서,
    복수의 슬레이브 분주기 유닛들이 존재하며,
    상기 복수의 슬레이브 분주기 유닛들 중 하나 이상의 다른 슬레이브 분주기 유닛들은 상기 마스터 분주기 유닛으로부터의 상기 기준 신호에 상기 하나 이상의 다른 슬레이브 분주기 유닛들의 위상을 동기화시키는, 위상 동기화 장치.
  11. 제 10 항에 있어서,
    상기 복수의 슬레이브 분주기 유닛들 중 하나의 슬레이브 분주기 유닛은 상기 마스터 분주기 유닛인, 위상 동기화 장치.
  12. 제 9 항에 있어서,
    상기 파워온 펄스의 상승 에지에 뒤이은 상기 제 1의 미리 결정된 지연 기간은, 상기 슬레이브 분주기 유닛의 모든 분주기 컴포넌트들을 파워업하고 상기 기준 신호에 상기 슬레이브 분주기 유닛을 동기화시키는데 요구되는 시간 기간인, 위상 동기화 장치.
  13. 제 9 항에 있어서,
    상기 파워온 펄스는 상기 제 1의 미리 결정된 지연 기간에 뒤이은 제 2의 미리 결정된 지연 기간 이후에 턴오프되어, 상기 슬레이브 분주기 유닛이 파워온되고 상기 기준 신호에 동기화되는 것을 보장하는, 위상 동기화 장치.
  14. 제 9 항에 있어서,
    복수의 슬레이브 분주기 유닛들이 존재하며,
    상기 복수의 슬레이브 분주기 유닛들 중 하나 이상의 다른 슬레이브 분주기 유닛들은 상기 마스터 분주기 유닛으로부터의 상기 기준 신호에 상기 하나 이상의 다른 슬레이브 분주기 유닛들의 위상을 동기화시키는, 위상 동기화 장치.
  15. 제 9 항에 있어서,
    상기 슬레이브 분주기 유닛은 2-분주 분주기 유닛인, 위상 동기화 장치.
  16. 제 9 항에 있어서,
    상기 슬레이브 분주기 유닛은 n-분주 분주기 유닛이며, 상기 n 은 2 보다 더 큰 정수인, 위상 동기화 장치.
  17. 하나 이상의 분주기 유닛들의 위상들을 동기화시키기 위한 장치로서,
    마스터 분주기 유닛을 파워온하여 기준 신호를 제공하는 수단; 및
    슬레이브 분주기 유닛의 위상을 상기 마스터 분주기 유닛으로부터의 상기 기준 신호에 동기화시키는 수단을 포함하고,
    상기 동기화시키는 수단은,
    상기 기준 신호를 제공하기 위하여 상기 마스터 분주기 유닛이 파워온된 후에 상기 슬레이브 분주기 유닛에서 파워온 펄스를 제공하는 수단;
    디지털 제어 발진기를 사용하여, 상기 기준 신호에 상기 슬레이브 분주기 유닛의 위상을 동기화시키는 수단;
    상기 파워온 펄스의 상승 에지에 뒤이은 제 1의 미리 결정된 지연 기간 이후에 상기 슬레이브 분주기 유닛을 파워온하는 수단으로서, 상기 파워온하는 수단은 동작하기에 충분한 전압을 상기 슬레이브 분주기 유닛에 제공하는, 상기 파워온하는 수단; 및
    상기 동기화 이후에, 상기 마스터 분주기 유닛을 저-전력 상태로 터닝하는 수단을 포함하는, 위상 동기화 장치.
  18. 제 17 항에 있어서,
    복수의 슬레이브 분주기 유닛들이 존재하며,
    상기 동기화시키는 수단은 상기 복수의 슬레이브 분주기 유닛들 중 하나 이상의 다른 슬레이브 분주기 유닛들에 대해 구현되는, 위상 동기화 장치.
  19. 제 18 항에 있어서,
    상기 복수의 슬레이브 분주기 유닛들 중 하나의 슬레이브 분주기 유닛은 상기 마스터 분주기 유닛인, 위상 동기화 장치.
  20. 제 17 항에 있어서,
    상기 파워온 펄스의 상승 에지에 뒤이은 상기 제 1의 미리 결정된 지연 기간은, 상기 슬레이브 분주기 유닛의 모든 분주기 컴포넌트들을 파워업하고 상기 기준 신호에 상기 슬레이브 분주기 유닛을 동기화시키는데 요구되는 시간 기간인, 위상 동기화 장치.
  21. 제 17 항에 있어서,
    상기 제 1의 미리 결정된 지연 기간에 뒤이은 제 2의 미리 결정된 지연 기간 이후에 상기 파워온 펄스를 턴오프하여, 상기 슬레이브 분주기 유닛이 파워온되고 상기 기준 신호에 동기화되는 것을 보장하는 수단을 더 포함하는, 위상 동기화 장치.
  22. 제 17 항에 있어서,
    복수의 슬레이브 분주기 유닛들이 존재하며,
    상기 파워온 펄스를 제공하는 수단, 상기 위상을 동기화시키는 수단, 및 상기 슬레이브 분주기 유닛을 파워온하는 수단은, 상기 복수의 슬레이브 분주기 유닛들 중 하나 이상의 다른 슬레이브 분주기 유닛들에 대해 구현되는, 위상 동기화 장치.
  23. 제 17 항에 있어서,
    상기 슬레이브 분주기 유닛은 2-분주 분주기 유닛인, 위상 동기화 장치.
  24. 제 17 항에 있어서,
    상기 슬레이브 분주기 유닛은 n-분주 분주기 유닛이며, 상기 n 은 2 보다 더 큰 정수인, 위상 동기화 장치.
  25. 하나 이상의 분주기 유닛들의 위상들을 동기화시키는 방법을 수행하기 위한 명령들을 저장하는 컴퓨터-판독가능 매체로서,
    상기 방법은,
    마스터 분주기 유닛을 파워온하여 기준 신호를 제공하는 단계; 및
    슬레이브 분주기 유닛의 위상을 상기 마스터 분주기 유닛으로부터의 상기 기준 신호에 동기화시키는 단계를 포함하고,
    상기 동기화시키는 단계는,
    상기 기준 신호를 제공하기 위하여 상기 마스터 분주기 유닛이 파워온된 후에 상기 슬레이브 분주기 유닛에서 파워온 펄스를 제공하는 단계;
    디지털 제어 발진기를 사용하여, 상기 기준 신호에 상기 슬레이브 분주기 유닛의 위상을 동기화시키는 단계;
    상기 파워온 펄스의 상승 에지에 뒤이은 제 1의 미리 결정된 지연 기간 이후에 상기 슬레이브 분주기 유닛을 파워온하는 단계로서, 상기 파워온하는 단계는 동작하기에 충분한 전압을 상기 슬레이브 분주기 유닛에 제공하는, 상기 파워온하는 단계; 및
    상기 동기화시키는 단계 이후에, 상기 마스터 분주기 유닛을 저-전력 상태로 터닝하는 단계를 포함하는, 컴퓨터-판독가능 매체.
  26. 제 25 항에 있어서,
    복수의 슬레이브 분주기 유닛들이 존재하며,
    상기 동기화시키는 단계는 상기 복수의 슬레이브 분주기 유닛들 중 하나 이상의 다른 슬레이브 분주기 유닛들에 대해 수행되는, 컴퓨터-판독가능 매체.
  27. 제 26 항에 있어서,
    상기 복수의 슬레이브 분주기 유닛들 중 하나의 슬레이브 분주기 유닛은 상기 마스터 분주기 유닛인, 컴퓨터-판독가능 매체.
  28. 제 25 항에 있어서,
    상기 파워온 펄스의 상승 에지에 뒤이은 상기 제 1의 미리 결정된 지연 기간은, 상기 슬레이브 분주기 유닛의 모든 분주기 컴포넌트들을 파워업하고 상기 기준 신호에 상기 슬레이브 분주기 유닛을 동기화시키는데 요구되는 시간 기간인, 컴퓨터-판독가능 매체.
  29. 제 25 항에 있어서,
    상기 방법은,
    상기 제 1의 미리 결정된 지연 기간에 뒤이은 제 2의 미리 결정된 지연 기간 이후에 상기 파워온 펄스를 턴오프하여, 상기 슬레이브 분주기 유닛이 파워온되고 상기 기준 신호에 동기화되는 것을 보장하는 단계를 더 포함하는, 컴퓨터-판독가능 매체.
  30. 제 25 항에 있어서,
    복수의 슬레이브 분주기 유닛들이 존재하며,
    상기 파워온 펄스를 제공하는 단계, 상기 위상을 동기화시키는 단계, 및 상기 슬레이브 분주기 유닛을 파워온하는 단계는, 상기 복수의 슬레이브 분주기 유닛들 중 하나 이상의 다른 슬레이브 분주기 유닛들에 대해 수행되는, 컴퓨터-판독가능 매체.
  31. 제 25 항에 있어서,
    상기 슬레이브 분주기 유닛은 2-분주 분주기 유닛인, 컴퓨터-판독가능 매체.
  32. 제 25 항에 있어서,
    상기 슬레이브 분주기 유닛은 n-분주 분주기 유닛이며, 상기 n 은 2 보다 더 큰 정수인, 컴퓨터-판독가능 매체.
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