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KR101222474B1 - 반도체 패키지 및 그 반도체 패키지 제조방법 - Google Patents

반도체 패키지 및 그 반도체 패키지 제조방법 Download PDF

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KR101222474B1
KR101222474B1 KR1020110065246A KR20110065246A KR101222474B1 KR 101222474 B1 KR101222474 B1 KR 101222474B1 KR 1020110065246 A KR1020110065246 A KR 1020110065246A KR 20110065246 A KR20110065246 A KR 20110065246A KR 101222474 B1 KR101222474 B1 KR 101222474B1
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KR
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package
package substrate
semiconductor
semiconductor chip
mounting board
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KR1020110065246A
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강태신
유승엽
정효선
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(주)에프씨아이
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Abstract

본 발명의 반도체 패키지(100)는 상면에 도전 패턴들(3a)이 형성된 실장 보드(3)에 패키지 기판(110)이 실장되고, 상기 패키지 기판(110)에 반도체 칩(120)이 실장되는 반도체 패키지에 있어서, 상기 패키지 기판(110) 상면에 도전 패턴들(110a)이 형성되고, 상기 패키지 기판(110)의 하면 중심부에 캐비티(cavity)(111)가 형성되며, 상기 캐비티(cavity)(111)를 제외한 상기 패키지 기판(110)의 하면에 상기 실장 보드(3)와 전기적으로 접속되기 위한 제1 솔더 볼(112)이 형성되며, 상기 반도체 칩(120)은 상기 캐비티(111) 안에 배치되고, 상기 반도체 칩(120)의 비활성 면(120b)이 상기 패키지 기판(110)의 비활성 면(111a)에 접착되고 상기 반도체 칩(120)의 활성 면(120a)이 제2 솔더 볼(121)을 통해서 상기 실장 보드(3)와 전기적으로 접속된다.
본 발명은 패키지 기판의 하면에 형성된 캐비티 안에 반도체 칩이 배치되고, 반도체 칩의 활성 면이 제2 솔더 볼을 통해 실장 보드에 실장되는 페이스 업(face up) 형태로 변경됨으로써, 실질적인 솔더 볼의 증가 없이 외부로 노출되는 솔더 볼을 증가시켜 실질적인 입출력 핀을 확장하여 입출력 신호를 신속히 처리하고 성능을 대폭 향상시킬 수 있다.

Description

반도체 패키지 및 그 반도체 패키지 제조방법{Semiconductor Package and Manufacturing Method thereof}
본 발명은 반도체 패키지에 관한 것으로서, 좀더 상세하게는 반도체 칩이 제2 솔더 볼을 통해 실장 보드에 접속되는 형태로 변경함으로써 물리적인 솔더 볼의 증가 없이 외부로 노출되는 솔더 볼을 증가시켜 실질적인 입출력 핀을 확장할 수 있는 반도체 패키지 및 그 반도체 패키지 제조방법에 관한 것이다.
최근 전자소자의 발달과 사용자의 요구에 따라 전자제품은 더욱더 소형화, 경량화 및 다기능화를 요구받고 있으며, 이러한 요구에 따라 반도체 소자를 탑재하는 패키지 기술은 최소의 공간에 가능한 많은 수의 반도체 칩을 실장할 수 있는 멀티 칩 패키지(multi chip package) 및 CSP(Chip Scale Package)가 주류를 이루고 있다. 이러한 패키지 기술의 하나가 시스템-인-패키지(System In Package, SiP) 기술이다.
시스템-인-패키지(SiP)는 별개의 반도체 칩으로 되어 있는 복수의 회로를 하나의 패키지로 실장하는 소형화 기술을 말하는 것으로, 한 개의 패키지에 이종 또는 복수의 반도체 칩을 배열 또는 적층하여 그 자체가 하나의 완벽한 시스템으로서 작동하는 제품 기술을 말한다. 시스템-인-패키지에서는 다양한 기능을 하는 개별 소자들이 하나의 패키지 안에 내장되어 있어 전자 제품의 소형화가 가능하기 때문에 전자제품의 소형화 및 복합화가 급진전 되면서 더욱 급부상하고 있는 패키지 기술이다.
도 1은 종래 캐비티 다운 시스템-인-패키지를 보인 종단면이고, 도 2는 종래 캐비티 다운 시스템-인-패키지를 설명하기 위해 인쇄회로기판 하부에서 바라본 도면이다.
도 1 및 도 2를 참조하면, 종래 캐비티 다운 시스템-인-패키지(10)는 상면에 다수의 도전 패턴(미 도시)이 형성되고, 하면 중간부에 캐비티(cavity)(11a)가 형성된 인쇄회로기판(Printed Circuit Board, PCB)(11); 상기 인쇄회로기판(11)의 상기 캐비티(cavity)(11a) 안에 실장된 반도체 칩(12); 상기 인쇄회로기판(11)의 상면에 형성되어 제1 비아(18)를 통해 실장 보드(3)와 전기적으로 접속되고 제2 비아(19)를 통해 상기 반도체 칩(12)과 전기적으로 접속되는 수동소자(13)와 수정발진기(14) 등의 전자제품; 그리고 상기 인쇄회로기판(11)의 상면 전체를 외부환경으로부터 보호하기 위하여 상기 인쇄회로기판(11)을 덮는 몰딩 부(15);를 구비한다.
상기 인쇄회로기판(11)은 캐비티(11a)를 제외한 영역에 제1 솔더 볼(16)을 통해 실장 보드(3)의 상면에 실장된다. 상기 제1 솔더 볼(16)은 실장 보드(3)의 도전 패턴(3a)과 연결된다.
상기 반도체 칩(12)은 그 상면에 활성 면(12a)이 형성되고, 하면에 비활성 면(12b)이 형성된다. 상기 반도체 칩(12)은 그 비활성 면(12b)이 실장 보드(board)(3)의 상면을 향하도록 배치되고, 상기 제2 솔더 볼(17)을 통해서 상기 인쇄회로기판(11)에 전기적으로 접촉되도록 구성된다.
종래 캐비티 다운 시스템-인-패키지(10)에서는 반도체 칩(12)이 캐비티(11a) 안에 실장되고, 상기 제2 솔더 볼(17)을 통해 상기 인쇄회로기판(11)에 접속되므로 제2 솔더 볼(17)이 외부로 전혀 노출되지 않는다.
시스템 인 패키지는 복수의 회로를 하나의 패키지로 실장하는 소형화 기술이므로, 다수의 반도체 칩(12), 즉 다수의 전자요소들을 인쇄회로기판(11)의 표면에 모두 실장하기 위해 다수의 도전 패턴(회로배선) 및 접속구조를 최적화하여 설계하여야 한다.
그러나, 종래 캐비티 다운 시스템-인-패키지는 페이스 다운(face down) 형태로 반도체 칩(12)이 제2 솔더 볼(17)을 통해 인쇄회로기판(11)에 실장되고 제2 솔더 볼(17)이 외부로 노출되지 않는 구조를 갖게 됨에 따라 제2 솔더 볼(17)을 입출력 핀으로 사용할 수 없게 되어 초소형 및 고성능의 패키지를 설계하는 데에 큰 제약이 있다.
본 발명의 과제는 전술한 문제점을 해결하기 위한 것으로, 반도체 칩의 활성 면이 제2 솔더 볼을 통해 실장 보드에 접속되는 페이스 업(face up) 형태로 변경함으로써 솔더 볼의 증가 없이 외부로 노출되는 솔더 볼을 증가시켜 실질적인 입출력 핀을 확장하여 입출력 신호를 신속히 처리하고 성능을 대폭 향상시킬 수 있는 반도체 패키지 및 그 반도체 패키지 제조방법을 제공함에 그 목적이 있다.
전술한 목적을 달성하기 위하여 본 발명의 반도체 패키지는 상면에 도전 패턴들이 형성된 실장 보드에 패키지 기판이 실장되고, 상기 패키지 기판에 반도체 칩이 실장되는 반도체 패키지에 있어서, 상기 패키지 기판 상면에 도전 패턴들이 형성되고, 상기 패키지 기판의 하면 중심부에 캐비티(cavity)가 형성되며, 상기 캐비티를 제외한 상기 패키지 기판의 하면에 상기 실장 보드와 전기적으로 접속되기 위한 제1 솔더 볼이 형성되며, 상기 반도체 칩은 상기 캐비티 안에 배치되고, 상기 반도체 칩의 비활성 면이 상기 패키지 기판의 비활성 면에 접착되며 상기 반도체 칩의 활성 면이 제2 솔더 볼을 통해서 상기 실장 보드와 전기적으로 접속된다.
상기 반도체 칩의 상기 활성 면이 상기 제2 솔더 볼을 통해 상기 실장 보드에 실장되는 페이스 업(face up) 형태로 형성되어 입출력 핀의 개수가 확장된다.
상기 패키지 기판에는 상기 제1 솔더 볼을 연결하는 복수의 비아가 형성되고, 상기 패키지 기판의 상면에는 상기 실장 보드와 전기적으로 접속되는 수동소자 및 수정발진기가 실장될 수 있다.
상기 패키지 기판에는 상기 패키지 기판 상부를 덮는 몰딩 부가 형성된다.
상기 제1 솔더 볼 및 상기 제2 솔더 볼은 동일 평면상에서 서로 동일한 높이로 상기 실장 보드의 도전 패턴에 접속된다.
한편, 본 발명의 반도체 패키지 제조방법은 실장 보드 상면에 패키지 기판을 실장하고, 상기 패키지 기판에 반도체 칩을 실장하는 반도체 패키지 제조방법에 있어서, 상기 패키지 기판의 하면 중심부에 캐비티(cavity)를 형성하고, 상기 캐비티를 제외한 상기 패키지 기판의 하면에 상기 실장 보드와 전기적으로 접속하기 위한 제1 솔더 볼을 형성하며, 상기 반도체 칩의 비활성 면을 상기 패키지 기판의 비활성 면(캐비티 상면)에 접착하고, 제2 솔더 볼을 통해서 상기 반도체 칩의 활성 면을 상기 실장 보드와 전기적으로 접속하여 실질적인 입출력 핀의 개수를 확장시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명은 패키지 기판의 하면에 형성된 캐비티 안에 반도체 칩이 배치되고, 반도체 칩의 활성 면이 제2 솔더 볼을 통해 실장 보드에 실장되는 페이스 업(face up) 형태로 변경됨으로써, 물리적인 솔더 볼의 증가 없이 외부로 노출되는 솔더 볼을 증가시켜 실질적인 입출력 핀을 확장하여 초고속 입출력 신호 처리가 가능하며, 최 소형화, 최 경량화를 실현할 수 있다.
도 1은 종래 캐비티 다운 시스템-인-패키지를 보인 종단면도이다.
도 2는 종래 캐비티 다운 시스템-인-패키지를 설명하기 위해 인쇄회로기판 하부에서 바라본 도면이다.
도 3은 본 발명의 바람직한 실시 예에 따른 반도체 패키지를 보인 종단면도이다.
도 4는 본 발명의 바람직한 실시 예에 따른 반도체 패키지를 설명하기 위해 패키지 기판 하부에서 바라본 도면이다.
도 5는 본 발명의 바람직한 실시 예에 따른 반도체 패키지와 종래 반도체 패키지를 비교하기 위하여 도시한 종단면도이다.
이하에서는 도면을 참조하여 본 발명의 바람직한 실시 예에 따른 반도체 패키지 및 및 그 반도체 패키지 제조방법을 상세히 설명한다.
도 3은 본 발명의 바람직한 실시 예에 따른 반도체 패키지를 보인 종단면도, 도 4는 본 발명의 바람직한 실시 예에 따른 반도체 패키지를 설명하기 위해 패키지 기판 하부에서 바라본 도면 그리고, 도 5는 본 발명의 바람직한 실시 예에 따른 반도체 패키지와 종래 반도체 패키지를 비교하기 위하여 도시한 종단면도이다.
도 3 및 도 4를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지(100)는 동종 또는 이종의 칩들이 적층될 수 있고, 로직 칩을 사이에 두고 로직 칩의 양면 각각에 메모리 칩들이 실장된 구조를 가질 수 있으며, 시스템-인-패키지를 구현하는데 유용하게 적용될 수 있다.
참고로, 반도체 칩 별로 각각의 패키징 공정이 수행되어야 하는 기존의 패키지 제조방법은 하나의 웨이퍼에서 얻어지는 반도체 칩의 수를 고려할 때 모든 반도체 칩에 대한 패키징에 소요되는 시간이 너무 길다는 문제점을 안고 있는바, 최근에는 웨이퍼 상태에서 패키징 공정을 우선적으로 실시하고, 그런 다음, 웨이퍼의 스크라이브 라인을 따라 절단하여 개개의 패키지를 제조하는 방법이 제시되었다.
이와 같은 방법으로 제조된 패키지를 웨이퍼 레벨 패키지(WaferLevel Package)라 칭하며, 또한, 웨이퍼 레벨로 패키지를 제조할 경우 그 전체적인 크기가 칩 사이즈와 유사하므로, 웨이퍼 레벨 칩 사이즈 패키지(Wafer Level Chip Size Package : WLCSP)라 한다.
본 발명의 바람직한 실시 예에서 언급되는 반도체 칩(120)은 로직 칩 또는 메모리 칩일 수 있으며, 이러한 반도체 칩(120)은 위에서 언급한 WLCSP(Wafer Level Chip Scale Package) 형태의 칩이거나, 혹은 범핑된 다이 형태의 칩일 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니며, 칩 단위, 웨이퍼 단위, 혹은 패키지 단위의 반도체 소자일 수도 있다.
본 발명의 바람직한 실시 예에 따른 반도체 패키지(100)는 상면에 도전 패턴들(110a)이 형성된 패키지 기판(110)을 구비한다. 상기 패키지 기판(110)은 종래 기술에서의 인쇄회로 기판에 해당된다.
상기 패키지 기판(110)의 하면 중심부에는 캐비티(cavity)(111)가 형성되며, 상기 캐비티(111)를 제외한 상기 패키지 기판(110)의 하면에는 상기 실장 보드(3)와 전기적으로 접속되기 위한 제1 솔더 볼(112)이 형성된다.
상기 패키지 기판(110)에 마련된 캐비티(111)는 마이크로머시닝(micromachining) 내지 MEMS(Micro Electro Mechanical System) 기술과 같은 미세가공 기술을 이용하여 패키지 기판(110)의 중심부에서 비활성 영역을 일부 제거하여 임의의 크기로 형성할 수 있다.
본 발명의 바람직한 실시 예에 따른 반도체 패키지(100)는 상기 캐비티(111) 안에 배치되는 상기 반도체 칩(120)을 구비한다.
상기 반도체 칩(120)의 비활성 면(120b)은 상기 패키지 기판(110)의 비활성면(캐비티 상면)(111a)에 접착되고 상기 반도체 칩(120)의 활성 면(120a)은 제2 솔더 볼(121)을 통해서 상기 실장 보드(3)와 전기적으로 접속된다.
즉, 상기 반도체 칩(120)은 그 비활성 면(120b)이 패키지 기판(110)을 향하고, 그 활성 면(120b)이 실장 보드(3)를 향하는 페이스 업(face up) 구조로 실장 보드(3)의 상면에 실장되어 있다. 이때 반도체 칩(120)의 활성 면(120a)은 제2 솔더 볼(또는, 솔더범프)(121)을 통해 실장 보드(3)에 접속됨으로써 상기 실장 보드(3)와 전기적으로 연결된다.
여기서, 활성 면(120a)이라 함은 반도체 칩(120) 내에 형성된 회로 패턴(회로배선)의 적어도 일부가 노출되어 데이터 입출력이 이루어지는 면을 의미하고, 비활성 면(120b)은 회로 패턴이 노출되지 않아 실질적으로 데이터 입출력이 이루어지지 않는 면을 의미한다.
상기 반도체 칩(120)은 그의 비활성 면(120b)이 패키지 기판(110)의 비활성 면(캐비티 상면)(111a)에 접착되는바, 이때 접착 부재(160)로는 에폭시(epoxy), 폴리이미드(polyimide), 또는 양면 테이프 등을 사용할 수 있다.
상기 제1 솔더 볼(112) 및 상기 제2 솔더 볼(121)은 동일 평면상에서 서로 동일한 높이로 상기 실장 보드(3)의 도전 패턴(3a)에 접속된다.
또한 상기 패키지 기판(110)에는 상기 제1 솔더 볼(112)을 연결하는 적어도 하나 이상의 비아(113)가 형성되고, 상기 패키지 기판(110)의 상면에는 상기 실장 보드(3)와 전기적으로 접속되는 수동소자(130) 및 수정발진기(140)가 실장될 수 있다. 상기 수동소자(130) 및 수정발진기(140)는 전자부품의 한 예를 든 것으로 필요에 따라 다른 전자부품으로 대체될 수 있다.
상기 반도체 칩(120)의 회로 패턴은 비아(113)를 통해 패키지 기판(110)의 상부에 실장된 수동소자(130) 및 수정발진기(140)와 전기적으로 연결되는바, 상기 제2 솔더 볼들(121) 중 일부는 수동소자(130) 및 수정발진기(140)와 전기적으로 연결되는 기능을 하고, 나머지는 데이터 입출력을 위한 입출력 핀으로 기능을 하도록 구성된다.
그리고 상기 패키지 기판(110)에는 상기 패키지 기판(110) 상부를 덮는 몰딩 부(150)가 형성된다. 상기 몰딩 부(150)는 절연체의 수지로서 주지 관용의 기술에 해당하므로 이에 대한 구체적인 설명은 생략한다.
도 4는 본 발명의 바람직한 실시 예에 따른 반도체 패키지(100)를 패키지 기판(110) 하부에서 바라본 도면으로, 도 2에 도시된 종래 반도체 패키지와 비교하여 볼 때, 실장 보드(3)의 중앙부에도 제2 솔더 볼(121)이 배치되어 전체적으로 노출되는 솔더 볼의 개수가 증가하게 됨을 확인할 수 있다. 즉, 종래 캐비티 다운 시스템-인-패키지(10)에 비해 전체적인 솔더 볼의 증가는 없으나, 입출력을 담당하는 입출력 핀으로 기능할 수 있는 실질적인 솔더 볼의 개수가 증가하게 되는 것이다.
따라서 본 발명의 바람직한 실시 예에 따른 반도체 패키지(100)는 페이스 업(face up) 형태로 상기 반도체 칩(120)의 상기 활성 면(120a)이 상기 제2 솔더 볼(121)을 통해 상기 실장 보드(3)에 접속됨으로써 입출력 핀의 개수가 실질적으로 확장된 효과를 얻을 있다.
한편, 도 5는 본 발명의 바람직한 실시 예에 따른 반도체 패키지와 종래 반도체 패키지의 동작 특성을 비교하기 위하여 도시한 단면도로서, 도 5의 (a)는 종래 반도체 패키지의 시그널 경로를 설명하기 위하여 도시한 단면도이고, 도 5의 (b)는 본 발명의 바람직한 실시 예에 따른 반도체 패키지의 시그널 경로를 설명하기 위하여 도시한 단면도이다.
외부 시그널 경로에 있어서, 도 5의 (a)에 도시된 바와 같이, 종래 반도체 패키지 구조에서는 시그널 경로(화살표 참조)가 반도체 칩(12), 제2 솔더 볼(17), 제2 비아(19), 제1 비아(18), 제1 솔더 볼(16), 그리고 도전 패턴(3a)으로 이루어지기 때문에 사실상 제2 솔더 볼(17)은 입출력 핀으로서의 기능을 담당하지 못하여 입출력 핀의 개수가 제1 솔더 볼(16)로 제한적일 수밖에 없다.
반면에, 도 5의 (b)에 도시된 바와 같이, 본 발명의 바람직한 실시 예에 따른 반도체 패키지에서는 시그널 경로(화살표 참조)가 반도체 칩(120), 제2 솔더 볼(121), 그리고 도전 패턴(3a)으로 이루어지는 제1 경로와, 수동소자(130) 및 수정발진기(140), 비아(113), 제1 솔더 볼(112), 및 도전 패턴(3a)으로 이루어지는 제2 경로를 포함한다.
또한 본 발명의 바람직한 실시 예에 따른 반도체 패키지의 내부 시그널 경로에 있어서, 반도체 칩(120)은 제2 솔더 볼(121), 도전패턴(3a), 제1 솔더 볼(112), 및 비아(113)를 통해서 수동소자(130)와 수정발진기(140)에 전기적으로 연결된다.
이와 같이 본 발명에서는 외부 시그널 경로가 다각화됨에 따라 사실상 제1 솔더 볼(112)뿐만 아니라 제2 솔더 볼(121) 또한 입출력 핀으로 사용할 수 있어 종래 반도체 패키지에 비해 물리적인 솔더 볼의 증가 없이도 입출력 핀으로 기능 할 수 있는 솔더 볼의 개수를 늘려 입출력 핀을 확장시킴으로써 입출력 신호를 신속히 처리하고 성능을 대폭 향상시킬 수 있다.
한편, 본 발명의 바람직한 실시 예에 따른 반도체 패키지 제조방법은 패키지 기판(110)의 하면 중심부에 캐비티(cavity)(111)를 형성하고, 상기 캐비티(111)를 제외한 상기 패키지 기판(110)의 하면에 상기 실장 보드(3)와 전기적으로 접속하기 위한 제1 솔더 볼(112)을 형성하며, 상기 반도체 칩(120)의 비활성 면(120b)을 상기 패키지 기판(110)의 하면에 접착하고, 제2 솔더 볼(121)을 통해서 상기 반도체 칩(120)의 활성 면(120)을 상기 실장 보드(3)와 전기적으로 접속하여 입출력 핀의 개수를 확장시킨 것이다.
이상에서 설명한 바와 같이, 본 발명은 패키지 기판의 하면에 형성된 캐비티 안에 반도체 칩이 배치되고, 반도체 칩의 활성 면이 제2 솔더 볼을 통해 실장 보드에 접속되는 페이스 업(face up) 형태로 변경됨으로써, 물리적인 솔더 볼의 증가 없이 외부로 노출되는 솔더 볼을 증가시켜 실질적인 입출력 핀을 확장하여 초고속 입출력 신호 처리가 가능하며, 최 소형화, 최 경량화를 실현할 수 있다.
이와 같이 본 발명의 권리는 상기 설명된 실시 예에 한정되지 않고, 청구범위에 기재된 바에 의해 정의되며, 본 발명의 기술분야에서 통상의 지식을 가진 자가 특허청구범위에 기재된 권리범위 내에서 다양한 변형을 할 수 있다는 것은 자명하다.
100: 반도체 패키지 110: 패키지 기판
111: 캐비티 112: 제1 솔더 볼
113: 비아 120: 반도체 칩
120a: 활성 면 120b: 비활성 면
121: 제2 솔더 볼 130: 수동소자
140: 수정발진기 150: 몰딩 부
160: 접착 부재

Claims (9)

  1. 상면에 도전 패턴들(3a)이 형성된 실장 보드(3)에 패키지 기판(110)이 실장되고, 상기 패키지 기판(110)에 반도체 칩(120)이 실장되는 반도체 패키지에 있어서,
    상기 패키지 기판(110) 상면에 도전 패턴들(110a)이 형성되고, 상기 패키지 기판(110)의 하면 중심부에 캐비티(cavity)(111)가 형성되며, 상기 캐비티(111)를 제외한 상기 패키지 기판(110)의 하면에 상기 실장 보드(3)와 전기적으로 접속되기 위한 제1 솔더 볼(112)이 형성되며,
    상기 반도체 칩(120)은 상기 캐비티(111) 안에 배치되고, 상기 반도체 칩(120)의 비활성 면(120b)이 상기 패키지 기판(110)의 비활성 면(111a)에 접착되고 상기 반도체 칩(120)의 활성 면(120a)이 제2 솔더 볼(121)을 통해서 상기 실장 보드(3)와 전기적으로 접속되는 것을 특징으로 하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 반도체 칩(120)의 활성 면(120a)이 상기 제2 솔더 볼(121)을 통해 상기 실장 보드(3)에 접속되는 페이스 업(face up) 형태로 형성되어 입출력 핀의 개수가 확장되는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항 또는 제2 항에 있어서,
    상기 패키지 기판(110)에는 상기 제1 솔더 볼(112)을 연결하는 복수의 비아(113)가 형성되고, 상기 패키지 기판(110)의 상면에는 상기 실장 보드(3)와 전기적으로 접속되는 수동소자(130) 또는 수정발진기(140)를 포함하는 전자부품이 실장되는 것을 특징으로 하는 반도체 패키지.
  4. 제1 항 또는 제2 항에 있어서,
    상기 패키지 기판(110)에는 상기 패키지 기판(110) 상부를 덮는 몰딩 부(150)가 형성되는 것을 특징으로 하는 반도체 패키지.
  5. 제1 항 또는 제2 항에 있어서,
    상기 제1 솔더 볼(112) 및 상기 제2 솔더 볼(121)은 서로 동일한 높이로 상기 실장 보드(3)의 도전 패턴(3a)에 접속되는 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제2 솔더 볼들(121) 중 일부는 데이터 입출력을 위한 입출력 핀으로 기능 하는 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 반도체 칩(120)은 에폭시, 폴리이미드 또는 양면 테이프 중 선택된 어느 하나의 접착 부재(160)를 이용하여 상기 패키지 기판(110)의 비활성 면(111a)에 접착되는 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 반도체 칩(120)은 WLCSP(Wafer Level Chip Scale Package) 형태의 칩 또는 범핑된 다이(die) 형태의 칩 중 어느 하나인 것을 특징으로 하는 반도체 패키지.
  9. 실장 보드 상면에 패키지 기판을 실장하고, 상기 패키지 기판에 반도체 칩을 실장하는 반도체 패키지 제조방법에 있어서,
    상기 패키지 기판(110)의 하면 중심부에 캐비티(cavity)(111)를 형성하고, 상기 캐비티(111)를 제외한 상기 패키지 기판(110)의 하면에 상기 실장 보드(3)와 전기적으로 접속하기 위한 제1 솔더 볼(112)을 형성하며, 상기 반도체 칩(120)의 비활성 면(120b)을 상기 패키지 기판(110)의 비활성 면(111a)에 접착하고, 제2 솔더 볼(121)을 통해서 상기 반도체 칩(120)의 활성 면(120a)을 상기 실장 보드(3)와 전기적으로 접속하여 입출력 핀의 개수를 확장시킨 것을 특징으로 하는 반도체 패키지 제조방법.
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