JP5855913B2

JP5855913B2 - 半導体装置

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Publication number: JP5855913B2
Application number: JP2011248926A
Authority: JP
Inventors: 泰弘吉川; 諏訪　元大; 元大諏訪; 和彦平沼; 浩享内田
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2011-11-14
Filing date: 2011-11-14
Publication date: 2016-02-09
Anticipated expiration: 2031-11-14
Also published as: JP2013105904A

Description

本発明は、半導体チップが複数の配線層を有する配線基板に搭載された半導体装置に関する。

半導体チップはインターポーザ等の配線基板に搭載された状態で使用される。配線基板は、例えば特許文献１に記載されているように、少なくとも、半導体チップが搭載される第１面と、その反対側の面である第２面に、配線層を有している。これら配線層は、信号を伝える信号線、接地電位を伝える接地配線、及び電源電位を伝える電源配線を有している。

特開２００６−３１９２３７号公報

信号配線がデジタル信号を伝達する場合、図２８に示すように、信号が「１」であるか「０」であるかは、信号の電圧が基準値ＶｉＨ、ＶｉＬを跨いだか否かで判断されている。具体的には、信号が「０」から「１」に切り替わるためには、クロック信号（図２８において点線で示す）に基づいた判定タイミング（ＣＫ／ＣＫＮ）において信号の電圧が基準値ＶｉＨを越えている必要がある。一方、信号が「１」から「０」に切り替わるためには、判定タイミング（ＣＫ／ＣＫＮ）において信号の電圧が基準値ＶｉＬを下回る必要がある。

ここで、信号配線にノイズがのると、図２８の太い実線で示すように、信号の波形が乱れる。この結果、例えば信号が「０」から「１」に切り替わる際、信号の電圧が基準値ＶｉＨを越えるまで遅延時間ｔｄが生じ、信号が「０」から「１」に切り替わるタイミングが遅くなる。このため、判定タイミング（ＣＫ／ＣＫＮ）までのマージンｔｓ´（「タイミングマージン」とも言う）は、信号にノイズがのらない場合（図２８の細い実線で示す）のマージンｔｓと比較して、少なくなる。なお、近年では、半導体装置の高速化に伴い、半導体装置が扱う周波数（通信速度）の値も高くなる傾向にある。そして、扱う周波数の値が高くなると、信号が切り替わった時から、波形上における基準点である判定タイミングまでのセットアップ時間が短くなる。言い換えると、扱う周波数の値が低い場合は、このセットアップ時間を比較的長く確保できた。このため、信号配線あるいは配線上を流れる信号にノイズがのることで信号の波形に乱れが生じたとしても、さほど影響は無かった（誤判定になり難かった）。しかしながら、扱う周波数の値が高くなると、このセットアップ時間が短くなる。このため、信号の電圧が基準値ＶｉＨ、ＶｉＬを跨ぐまで遅延が生じると、タイミングマージンｔｓを十分に確保することができなくなり、半導体装置が信号を誤判定する可能性が出てくる。従って、なるべく信号にノイズがのらないようにする、あるいは、信号配線にノイズがのったとしても信号の波形の乱れを抑制する必要がある。
本発明では、半導体装置の信頼性（電機特性）の低下を抑制できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明に係る代表的な半導体装置は、第１配線基板と、前記第１配線基板の第１面に搭載された第１半導体チップと、前記第１配線基板と前記第１半導体チップとを電気的に接続する複数の第１接続部材と、を備え、前記第１配線基板は、前記第１面に形成された第１配線層と、前記第１面とは反対側の面である第２面に形成された第２配線層と、前記第１面および前記第２面のうちの一方から他方に向って形成された複数の孔の内部にそれぞれ設けられ、かつ、前記第１配線層と前記第２配線層とを電気的に接続する複数のホール配線と、を備え、前記第１配線層は、信号伝達用の前記第１接続部材に接続する信号用第１端子と、前記信号用第１端子に接続する信号用第１配線と、第１の基準電位を伝達する前記第１接続部材に接続する第１基準電位用第１端子と、第２の基準電位を伝達する前記第１接続部材に接続する第２基準電位用第１端子と、前記第１基準電位用第１端子に接続し、かつ、前記信号用第１配線の隣に配置された第１基準電位用第１配線と、前記第２基準電位用第１端子に接続する第２基準電位用第１配線と、を有し、前記第２配線層は、信号伝達用の端子である信号用第２端子と、前記信号用第２端子に接続する信号用第２配線と、前記第１の基準電位を伝達する端子である第１基準電位用第２端子と、前記第２の基準電位を伝達する端子である第２基準電位用第２端子と、前記第１基準電位用第２端子に接続し、かつ、前記信号用第２配線の隣に配置された第１基準電位用第２配線と、前記第２基準電位用第２端子に接続する第２基準電位用第２配線と、を有し、前記複数のホール配線は、前記信号用第１配線と前記信号用第２配線を電気的に接続する信号用ホール配線と、前記第１基準電位用第１配線と前記第１基準電位用第２配線とを電気的に接続し、かつ、前記信号用ホール配線の隣に配置された第１基準電位用ホール配線と、前記第２基準電位用第１配線と前記第２基準電位用第２配線とを電気的に接続する第２基準電位用ホール配線と、を有し、前記第１配線層において、前記第１基準電位用第１配線の総面積は、前記第２基準電位用第１配線の総面積よりも大きく、前記第２配線層において、前記第１基準電位用第２配線の総面積は、前記第２基準電位用第２配線の総面積よりも大きい。

本発明に係る代表的な半導体装置によれば、信号にノイズがのることを抑制できる。

実施形態に係る半導体装置の概略を示す断面図である。第１配線基板の第２面のレイアウトを示す平面図である。第２半導体パッケージの概略を示す平面図である。第２配線基板の第１面に設けられた配線層のレイアウトの概略を示す平面図である。第２配線基板の第２配線層のレイアウトの概略を示す平面図である。第２配線基板の第３配線層のレイアウトの概略を示す平面図である。第２配線基板の第２面が有する配線層のレイアウトの概略を示す平面図である。第１半導体パッケージの概略を示す平面図である。第１配線基板の第１面に設けられた配線層のレイアウトの概略を示す平面図である。第１配線基板の第２面に設けられた配線層のレイアウトの概略を示す平面図である。変形例１に係る第１配線基板の第１面の配線層のレイアウトの概略を示す図である。変形例１に係る第１配線基板の第２面の配線層のレイアウトの概略を示す図である。変形例２に係る第１配線基板の第２面の配線層のレイアウトの概略を示す図である。変形例３に係る第１配線基板の第１面が有する配線層のレイアウトの概略を示す図である。変形例３に係る第１配線基板の第２面が有する配線層のレイアウトを示す図である。変形例４に係る半導体装置の構成の概略を示す断面図である。変形例４に係る第１半導体パッケージの構成の概略を示す平面図である。変形例４に係る第１配線基板の第１面に形成されている配線層のレイアウトの概略を示す平面図である。変形例４に係る第１配線基板の第２面に形成されている配線層のレイアウトの概略を示す平面図である。変形例５に係る第２配線基板の第１面に設けられた配線層のレイアウトの概略を示す平面図である。変形例５に係る第２配線基板の第２配線層のレイアウトの概略を示す平面図である。変形例５に係る第２配線基板の第３配線層のレイアウトの概略を示す平面図である。変形例５に係る第２配線基板の第２面に設けられた配線層のレイアウトの概略を示す平面図である。変形例６に係る半導体装置の構成の概略を示す断面図である。変形例５の変形例に係る第２配線基板の第１面に設けられた配線層のレイアウトの概略を示す平面図である。変形例５の変形例に係る第２配線基板の第２配線層のレイアウトの概略を示す平面図である。変形例５の変形例に係る第２配線基板の第３配線層のレイアウトの概略を示す平面図である。本発明の代表的な課題を説明するための図である。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

図１は、実施形態に係る半導体装置の概略を示す断面図である。この半導体装置は、第１半導体パッケージ１０及び第２半導体パッケージ２０を備えている。第１半導体パッケージ１０は、第２半導体パッケージ２０上に搭載されている。すなわち、本実施の形態の半導体装置は、ＰＯＰ（Package On Package）型の半導体装置である。

第１半導体パッケージ１０は、第１配線基板１００、第１半導体チップ２００、ボンディングワイヤ３１０（第１接続部材）、ボール電極３２０、及び封止樹脂４００を備えている。なお、第１半導体パッケージ１０は、複数の第１半導体チップ２００を第１配線基板１００上に搭載したＭＣＰ（Multi Chip Package）であってもよい。この場合、第１半導体チップ２００は、互いに同一の半導体チップであっても良いし、少なくとも一つが他とは異なるチップであっても良い。

第１配線基板１００は、例えばガラスエポキシ系の樹脂からなる基板（インターポーザ）である。本実施形態において、第１配線基板１００は、図１に示すように、ベースとなる基材（絶縁層）の第１面（上面、チップ搭載面）１０２と、この第１面１０２に形成された配線層（最上層配線層、１層目配線層）と、この第１面１０２とは反対側の第２面（下面、実装面）１０４と、この第２面１０４に形成された配線層（最下層配線層、２層目配線層）を有している。ただし、第１配線基板１００は、さらに多くの配線層を有していても良い。また、図示しないが、第１面１０２上には、さらに絶縁膜（保護膜）が形成され、第１面１０２に設けられた配線層の一部は、この絶縁膜に形成された開口部から露出している。一方、第２面１０４上には、さらに絶縁膜（保護膜）が形成され、第２面１０４に設けられた配線層の一部は、この絶縁膜に形成された開口部から露出している。

第１半導体チップ２００は、第１配線基板１００の第１面１０２上に、能動面（電極パッドが形成されている面）を上に向けて搭載されている。詳細に説明すると、第１半導体チップ２００は、能動面（主面、素子形成面）と、この能動面に形成され、かつ、能動面に形成された回路素子（図示しない）と電気的に接続された電極パッドと、能動面とは反対側の裏面とを有しており、第１半導体チップ２００の裏面が第１配線基板１００の第１面１０２と対向するように、第１半導体チップ２００は第１配線基板１００の第１面１０２上に搭載されている。本実施形態において、第１半導体チップ２００はＤＲＡＭ（Dynamic Random Access Memory）チップである。ただし、第１半導体チップ２００はＤＲＡＭチップ以外のメモリチップであってもよいし、メモリチップ以外の半導体チップであってもよい。また第１半導体チップ２００は、第１配線基板１００にフリップチップ実装されていても良い。

ボンディングワイヤ３１０は、例えば金（Ａｕ）ワイヤ又は銅（Ｃｕ）ワイヤであり、図８に示すように、第１半導体チップ２００の電極パッドと、第１配線基板１００の第１面１０２のボンディング電極１１０とを電気的に接続している。なお、このボンディング電極１１０は、第１配線基板１００の第１面１０２に設けられた配線層に形成されており、第１面１０２を保護する絶縁膜の開口部から露出する部分である。また、本実施の形態では、第１半導体チップ２００と第１配線基板１００とを電気的に接続するための導電性部材（接続部材）として、ボンディングワイヤを用いる例について説明する。ただし、接続部材はこれに限定されるものではなく、バンプ電極を用いても良い。そして、バンプ電極を用いる場合は、第１半導体チップ２００の能動面が第１配線基板１００の第１面１０２と対向するように、第１半導体チップ２００を搭載（フリップチップ実装）する。

封止樹脂４００は、第１配線基板１００の第１面１０２、第１半導体チップ２００、及びボンディングワイヤ３１０を封止している。図１に示すように、封止樹脂４００の端面は、第１配線基板１００の端面と同一面を形成している。ただし、封止樹脂４００の形状は、図１に示した例に限定されず、例えば第１配線基板１００の端面よりも内側に封止樹脂４００の端面が位置する構成であってもよい。

ボール電極（外部端子）３２０は、第１配線基板１００の第２面１０４に取り付けられている。詳細に説明すると、ボール電極（外部端子）３２０は、第１配線基板１００の第２面１０４に設けられた配線層に形成された電極（ボールランド、絶縁膜の開口部から露出する部分）に接合されている。本実施の形態において、ボール電極３２０は、図２に示すように、第２面１０４の縁（辺）に沿って、かつ、複数列に亘って配置されているが、第２面１０４のうちの中央部には配置されていない。この理由は、以下の通りである。本実施の形態における半導体装置では、図１に示すように、第１半導体パッケージ１０は、第２半導体パッケージ２０上に複数のボール電極３２０を介して積層されている。下段側に位置する第２半導体パッケージ２０の配線基板（第２配線基板５００）の第１面５０２（上面、チップ搭載面）には、第２半導体チップ６００が搭載されている。そのため、上段側に位置する第１半導体パッケージ１０の複数のボール電極３２０は、下段側に位置する第２半導体パッケージ２０に搭載された第２半導体チップ６００の周囲に設けられた複数の電極（プリスタックランド）の配列に合わせて、配置されている。

一方、第２半導体パッケージ２０は、第２配線基板５００、第２半導体チップ６００、ボンディングワイヤ７１０、ボール電極７２０、及び封止樹脂８００を備えている。

第２配線基板５００は、例えばガラスエポキシ系の樹脂からなる基板（インターポーザ）である。第２配線基板５００は、図１に示すように、ベースとなる基材（絶縁層）の第１面（上面、チップ搭載面）５０２と、この第１面５０２に設けられた配線層（最上層配線層、１層目配線層）と、この第１面５０２とは反対側の第２面（下面、実装面）５０８と、この第２面５０８に設けられた配線層（最下層配線層、４層目配線層）と、第１面５０２と第２面５０８との間に設けられた複数の配線層（内部配線層：図示せず）を有している。ただし、第２配線基板５００が有する配線層の数は、４層に限定されない。また、図示しないが、第１面５０２上には、さらに絶縁膜（保護膜）が形成され、第１面５０２に設けられた配線層の一部は、この絶縁膜に形成された開口部から露出している。一方、第２面５０８上には、さらに絶縁膜（保護膜）が形成され、第２面５０８に設けられた配線層の一部は、この絶縁膜に形成された開口部から露出している。

第２半導体チップ６００は、第２配線基板５００の第１面５０２上に、能動面（電極パッドが形成されている面）を上に向けて搭載されている。詳細に説明すると、第２半導体チップ６００は、能動面（主面、素子形成面）と、能動面に形成された電極パッドと、能動面とは反対側の裏面とを有している。電極パッドは、能動面に形成された回路素子（図示しない）と電気的に接続されている。第２半導体チップ６００は、裏面が第２配線基板５００の第１面５０２と対向するように、第２配線基板５００の第１面５０２上に搭載されている。本実施形態において、第２半導体チップ６００は、ロジック回路を有しており、例えばＡＳＩＣ（Application Specific Integrated Circuit）である。このロジック回路は、第１半導体チップ２００を制御する内部インタフェース、および外部機器との信号のやり取りを行う外部インタフェースを含む。この場合、第２半導体パッケージ２０は、ＢＡＳＥパッケージである。ただし、第２半導体チップ６００はＡＳＩＣ以外の半導体チップであってもよい。また、第２半導体チップ６００は、第２半導体チップ６００の能動面が第２配線基板５００の第１面５０２と対向するように、第２配線基板５００の第１面５０２上に搭載（フリップチップ実装）されていても良い。

ボンディングワイヤ７１０は、例えば金（Ａｕ）ワイヤ又は銅（Ｃｕ）ワイヤであり、第２半導体チップ６００の電極パッドと、図３に示す第２配線基板５００の第１面５０２のボンディング電極５１０とを電気的に接続している。なお、このボンディング電極５１１０は、第２配線基板５００の第１面５０２に設けられた配線層に形成されており、絶縁膜の開口部から露出する部分である。また、本実施の形態では、第１半導体チップ２００と第１配線基板１００とを電気的に接続するための導電性部材（接続部材）として、ボンディングワイヤを用いる例について説明する。ただし、接続部材はこれに限定されるものではなく、バンプ電極を用いても良い。そして、バンプ電極を用いる場合は、第１半導体チップ２００の能動面が第１配線基板の第１面１０２と対向するように、第１半導体チップ２００を搭載（フリップチップ実装）する。

封止樹脂８００は、第２配線基板５００の第１面５０２の一部、第２半導体チップ６００、及びボンディングワイヤ７１０を封止している。図１に示すように、封止樹脂８００の端面は、第２配線基板５００の端面よりも内側に位置している。言い換えると、第２配線基板５００の第１面５０２に形成された複数の電極（プリスタックランド）５５０を露出するように、封止樹脂８００は第１面５０２に形成されている。なお、本実施の形態では、図１に示すように、封止樹脂８００の端面が第２配線基板５００の端面よりも内側に位置している構成について説明したが、これに限定されるものではなく、電極（プリスタックランド）５５０が覆われなければ、封止樹脂８００の端面が第２配線基板５００の端面と同じ位置に形成されていてもよい。

ボール電極（外部端子）７２０は、第２配線基板５００の第２面５０８に取り付けられている。詳細に説明すると、ボール電極（外部端子）７２０は、第２配線基板５００の第２面５０８に設けられた配線層に形成された電極（ボールランド、絶縁膜の開口部から露出する部分）５６０（図７参照）に接合されている。本実施の形態において、ボール電極７２０（すなわち電極５６０）は、図７に示すように、第２面５０８の縁（辺）に沿って、かつ、複数列に亘って配置されているが、第２面５０８のうちの中央部には配置されていない。

上記したように、第１半導体パッケージ１０の第１半導体チップ２００はメモリチップであり、第２半導体パッケージ２０の第２半導体チップ６００はロジック回路を有している。第２半導体チップ６００は、第１半導体チップ２００に記憶されている情報を読み出して処理を行うとともに、処理によって生成した情報を、第１半導体チップ２００に記憶させる。第１半導体チップ２００と第２半導体チップ６００の間の信号伝達の動作速度は、例えば８００ｂｐｓ以上、好ましくは１ＧＨｚ以上（周波数であれば、４００ＭＨｚ以上、好ましくは５００ＭＨｚ以上）である。そして第２半導体チップ６００は、ボール電極７２０を介して外部の電子装置（例えば半導体パッケージ）と通信する。

図３は、第２半導体パッケージ２０の概略を示す平面図である。上記したように、第２半導体パッケージ２０において、第２配線基板５００の第１面５０２には、第２半導体チップ６００が搭載されている。本図に示す例において、第２配線基板５００は、正方形又は長方形などの四角形であり、第２半導体チップ６００も、正方形又は長方形などの四角形である。

第２配線基板５００の第１面５０２には、複数の電極５５０が設けられている。電極５５０は、第１半導体パッケージ１０の第２面１０４に形成されたボール電極３２０と電気的に接続される。電極５５０は、第２配線基板５００の第１面５０２の各縁（各辺）に沿って、かつ、複数列に亘って設けられている。本図に示す例では、電極５５０は２列に設けられているが、１列、あるいは、３列以上に亘って設けられてもよい。また、電極５５０は、正方格子を構成するように配置されている。すなわち、互いに異なる列に属する電極５５０は、第２配線基板５００の辺に平行な方向を座標軸とした場合、その座標軸において同じ位置に配置されている。ただし、電極５５０が複数列に亘って設けられている場合は、平面視において、辺に沿って千鳥状に配置されても良い。そして、電極５５０の一部は、第２半導体チップ６００と第１半導体チップ２００との間で信号の入出力を行うために設けられている。また、電極５５０の他の一部は、第２半導体パッケージ２０を介して外部から第１半導体チップ２００に電源電位（第２の基準電位）や基準電位（グランド電位）を供給するために設けられている。

第２配線基板５００の第１面５０２に設けられた配線層において、第２配線基板５００の第１面５０２に設けられた配線層に形成された電極（プリスタックランド）５５０と第２半導体チップ６００の間には、複数のボンディング電極５１０が形成されており、第２配線基板５００の第１面５０２に設けられた配線層に形成された配線（信号用配線、電源電位用配線、グランド用配線）を介してボンディング電極５１０は電極（プリスタックランド）５５０と電気的に接続されている。そして、ボンディング電極５１０には、ボンディングワイヤ７１０が接続されている。また、複数のボンディング電極５１０は、第２半導体チップ６００の各辺に沿って配置されている。図３に示すように、ボンディング電極５１０は、一列に配置されている。ただし、ボンディング電極５１０の配置は、本図に示す例に限定されない。例えば、ボンディング電極５１０は、複数列に配置されていても良い。また、第２半導体チップ６００の全ての辺に沿って配置されていなくてもよい。

上記したように、本実施の形態では、第２配線基板５００の第１面５０２に、配線層が設けられている。この配線層は、信号用配線５３２及びグランド用配線５３４を有している。信号用配線５３２及びグランド用配線５３４については、図４を用いて後述する。

図４は、第２配線基板５００の第１面５０２に設けられた配線層のレイアウトの概略を示す平面図である。上記したように、第１面５０２の配線層は、複数のボンディング電極５１０、信号用配線５３２、グランド用配線５３４、及び複数の電極５５０を有している。ボンディング電極５１０には、信号用ボンディング電極５１２及びグランド用ボンディング電極５１４が含まれている。

電極５５０は、ランド状の電極である。電極５５０の一部は、信号用電極５５２及びグランド用電極５５４である。信号用電極５５２は、第１半導体パッケージ１０の第１半導体チップ２００との間で信号を送受信するために設けられている。グランド用電極５５４は、第１半導体パッケージ１０に接地電位を供給するために設けられている。グランド用電極５５４は、信号用電極５５２に隣接している。また、電極５５０の一部は、電源電位用電極５５６になっている。電源電位用電極５５６は、第１半導体パッケージ１０の第１半導体チップ２００に電源電位を供給するために設けられている。

信号用電極５５２は、信号用配線５３２を介して信号用ボンディング電極５１２に接続しており、グランド用電極５５４は、グランド用配線５３４を介してグランド用ボンディング電極５１４に接続している。グランド用ボンディング電極５１４は信号用ボンディング電極５１２に隣接しており、また、グランド用配線５３４は信号用配線５３２に隣接するように延伸している。

すなわち、グランド用電極５５４、グランド用配線５３４、及びグランド用ボンディング電極５１４は、信号用電極５５２、信号用配線５３２、及び信号用ボンディング電極５１２からなる信号経路に隣接している。このため、グランド用電極５５４、グランド用配線５３４、及びグランド用ボンディング電極５１４は、信号用電極５５２、信号用配線５３２、及び信号用ボンディング電極５１２からなる信号経路のリターン・パス（リターンパス配線）として機能する。すなわち、グランド用電極５５４、グランド用配線５３４、及びグランド用ボンディング電極５１４には、信号用電極５５２、信号用配線５３２、及び信号用ボンディング電極５１２に流れる電流（信号）に対するリターン電流が流れる。

第１面５０２の配線層は、さらに電源電位用配線５３６を有している。電源電位用配線５３６は、第２半導体チップ６００に電源電位を供給するための配線であり、ボンディング電極５１０の一つに接続している。

また、第２配線基板５００にはグランド用ホール配線５４４及び電源電位用ホール配線５４６が設けられている。ここで、本実施の形態におけるホール配線とは、配線基板の第１面（上面、チップ搭載面）及び第２面（下面、実装面）のうちの一方から他方に向って形成された孔（ホール、ビア）の内部に形成された配線である。なお、配線層の数が２つの場合は、この孔は、一方の面から他方の面に向って貫通しているが、配線層の数が３つ以上の場合は、この孔は必ずしも貫通していなく、例えば、一方の面から内部の配線層までしか到達していない孔であってもよい。

図４に示すように、一部のグランド用配線５３４は、グランド用電極５５４から、グランド用ボンディング電極５１４を経由して、平面視においてボンディング電極５１０で囲まれている領域Ａまで延伸している。また、他のグランド用配線５３４についても、別のグランド用ボンディング電極５１４を起点として、平面視においてボンディング電極５１０で囲まれている領域Ａまで延伸している。そしてグランド用配線５３４は、ボンディング電極５１０で囲まれている領域Ａ内において、グランド用ホール配線５４４に接続している。グランド用ホール配線５４４は、グランド用配線５３４と、第１面５０２の一つ下の第２配線層５０４（図５を用いて後述）のグランドプレーン５２０とを接続している。本実施の形態では、グランド用ホール配線５４４は、平面視で第２半導体チップ６００と重なる領域に位置している。ただし、グランド用ホール配線５４４は、第２半導体チップ６００と重ならない領域に位置していても良い。

電源電位用ホール配線５４６は、電源電位用配線５３６を介してボンディング電極５１０の一つと接続され、また、第２配線層５０４の電源電位用配線５３７（図５を用いて後述）と接続している。すなわち、電源電位用ホール配線５４６は、第２半導体チップ６００に電源電位を供給するために設けられている。電源電位用ホール配線５４６は、平面視で第２半導体チップ６００と重ならない領域に位置している。詳細には、電源電位用ホール配線５４６は、ボンディング電極５１０と電極５５０の間に位置しており、平面視においてボンディング電極５１０で囲まれている領域Ａまで延伸していない。

図５は、第２配線基板５００のうち第１面５０２の一つ下の配線層（第２配線層５０４）のレイアウトの概略を示す平面図である。第２配線層５０４は、グランドプレーン５２０を有している。グランドプレーン５２０は、プレーン（平板）状の配線であり、第２配線層５０４の中央、すなわち平面視で第２半導体チップ６００と重なる領域に位置している。グランドプレーン５２０は、全部が第２半導体チップ６００と重なっていても良いし、一部が第２半導体チップ６００と重なっていても良い。グランドプレーン５２０は、第２配線層５０４の中で最も面積が大きい配線である。グランドプレーン５２０は、グランド用ホール配線５４４に直接接続している。またグランドプレーン５２０は、グランド用ホール配線５４５にも直接接続している。グランド用ホール配線５４５は、グランド用ホール配線５４４の一つ下の層に位置しており、グランドプレーン５２０と、第２配線層５０４の一つ下の配線層（第３配線層５０６：図６を用いて後述）のグランド用配線５９４とを接続している。なお、本実施の形態において「プレーン」と説明する配線パターンは、上記の構成を満たすもの以外にも、複数のホール配線、複数のボンディング電極、および複数の電極（ボールランド）が繋がるものでもある。

また、第２配線層５０４には、電源電位用配線５３７が設けられている。電源電位用配線５３７は、グランド電位用のプレーンであるグランドプレーン５２０とは重ならない部分に設けられており、電源電位用ホール配線５４６と電源電位用ホール配線５４７とを電気的に接続している。電源電位用ホール配線５４６は、上記したように、第１面５０２の電源電位用配線５３６と電源電位用ホール配線５４７とを電気的に接続している。

図６は、第２配線基板５００のうち第２配線層５０４の一つ下の配線層（第３配線層５０６）のレイアウトの概略を示す平面図である。第３配線層５０６は、電源プレーン５８０を有している。電源プレーン５８０は、プレーン上の電極であり、第３配線層５０６の中央、すなわち平面視で第２半導体チップ６００と重なる領域に位置している。電源プレーン５８０は、全体が第２半導体チップ６００と重なっていても良いし、一部が第２半導体チップ６００と重なっていても良い。電源プレーン５８０は、第３配線層５０６の中で最も面積が広い配線である。電源プレーン５８０は、電源電位用配線５８６を介して電源電位用ホール配線５４７に接続している。また電源プレーン５８０は、電源電位用ホール配線５８４に直接接続している。電源電位用ホール配線５８４は、電源電位用ホール配線５４７の一つ下の層に位置しており、電源プレーン５８０を、第２面５０８の電源電位用配線５８８（図７を用いて後述）に接続している

また、電源プレーン５８０には、グランド用ホール配線５４５と重なる領域に、開口部５８２が設けられている。開口部５８２が設けられることにより、グランド用ホール配線５４５は、電源プレーン５８０と干渉しない。開口部５８２の中には、グランド用配線５９４及びグランド用ホール配線５９２が設けられている。グランド用配線５９４は、グランド用ホール配線５４５をグランド用ホール配線５９２に接続している。グランド用ホール配線５９２は、グランド用ホール配線５４５の一つ下の層（すなわち電源電位用ホール配線５８４と同一の層）に位置しており、グランド用配線５９４を、第２面５０８のグランド用配線５９６（図７を用いて後述）に接続している。

図７は、第２配線基板５００の第２面５０８が有する配線層のレイアウトの概略を示す平面図である。第２面５０８には、複数の電極５６０が設けられている。電極５６０は、ボール電極７２０（図１に図示）が接続される。複数の電極５６０は、電源用電極５６２及びグランド用電極５６４を含んでいる。電源用電極５６２は、電源電位用配線５８８を介して電源電位用ホール配線５８４に接続しており、グランド用電極５６４は、グランド用配線５９６を介してグランド用ホール配線５９２に接続している。

以上をまとめると、第２面５０８のグランド用電極５６４に供給された接地電位は、第２面５０８のグランド用配線５９６、グランド用ホール配線５９２、第３配線層５０６のグランド用配線５９４、グランド用ホール配線５４５、第２配線層５０４のグランドプレーン５２０、及びグランド用ホール配線５４４を介して、第１面５０２のグランド用配線５３４に供給される。また、第２面５０８の電源用電極５６２に供給された電源電位は、第２面５０８の電源電位用配線５８８、電源電位用ホール配線５８４、第３配線層５０６の電源プレーン５８０及び電源電位用配線５８６、電源電位用ホール配線５４７、第２配線層５０４の電源電位用配線５３７、電源電位用ホール配線５４６、電源電位用配線５３６、ボンディング電極５１０、及びボンディングワイヤ７１０を介して、第２半導体チップ６００に供給される。

なお、第２面５０８に設けられた電極５６０の一部は、第２配線基板５００内のホール配線及び各配線層の配線を介して、第１面５０２に設けられた電源電位用電極５５６に接続している。さらに電極５６０の他の一部は、第２配線基板５００内のホール配線及び各配線層の配線、第１面５０２のボンディング電極５１０、及びボンディングワイヤ７１０を介して、第２半導体チップ６００との間で信号を送受信する。

図８は、第１半導体パッケージ１０の概略を示す平面図である。図１を用いて説明したように、第１半導体パッケージ１０において、第１配線基板１００の第１面１０２には、第１半導体チップ２００が搭載されている。本図に示す例において、第１配線基板１００は、正方形又は長方形などの四角形であり、第１半導体チップ２００も、正方形又は長方形などの四角形である。

第１半導体チップ２００の第１面１０２には、複数のボンディング電極１１０が設けられている。ボンディング電極１１０は、第１配線基板１００の辺、例えば互いに対向する２辺に沿って設けられている。ただし、ボンディング電極１１０のレイアウトは本図に示す例に限定されない。

ボンディング電極１１０は、ボンディングワイヤ３１０を介して第１半導体チップ２００の電極パッドに接続している。複数のボンディング電極１１０は、信号用ボンディング電極１１２（信号用第１端子）、グランド用ボンディング電極１１４（第１基準電位用第１端子）、及び電源電位用ボンディング電極１１６（第２基準電位用第１端子）を有している。信号用ボンディング電極１１２は、ボンディングワイヤ３１０を介して、第１半導体チップ２００との間で信号を送受信する。グランド用ボンディング電極１１４は、信号用ボンディング電極１１２に隣接しており、ボンディングワイヤ３１０を介して、第１半導体チップ２００に接地電位を供給する。電源電位用ボンディング電極１１６は、ボンディングワイヤ３１０を介して、第１半導体チップ２００に電源電位を供給する。

図９は、第１配線基板１００の第１面１０２に設けられた配線層のレイアウトの概略を示す平面図である。この配線層は、ボンディング電極１１０の外に、第１グランドプレーン１２０（第１基準電位用第１配線の第１幅広部）、信号用第１配線１３２、グランド用第１配線１３４（第１基準電位用第１配線の第１延伸部）、及び電源電位用第１配線１３６（第２基準電位用第１配線）を有している。

第１グランドプレーン１２０は、プレーン（平板）状の電極であり、第１面１０２の配線層の中では最も面積が広い配線である。第１グランドプレーン１２０は、第１配線基板１００の中央に設けられており、少なくとも半分以上（例えば全部）が、平面視で第１半導体チップ２００と重なっている。本図に示す例では、第１グランドプレーン１２０は、全てが第１半導体チップ２００と重なっている。第１グランドプレーン１２０の幅の最小値は、信号用ボンディング電極１１２の幅の最大値の５倍以上となっている。

第１グランドプレーン１２０の一部には、切欠１２２が設けられている。切欠１２２は、第１グランドプレーン１２０のうち信号用ボンディング電極１１２と対向する領域に設けられている。切欠１２２の内側（例えば最深部）には、信号用ホール配線１４２が設けられている。信号用ホール配線１４２は、信号用第１配線１３２を介して信号用ボンディング電極１１２に接続している。そして信号用ホール配線１４２は、信号用第１配線１３２を、第１配線基板１００の第１面１０２に設けられた信号用第２配線１５２（図１０を用いて後述）に接続している。

グランド用第１配線１３４は、信号用第１配線１３２に隣接するように延伸しており、グランド用ボンディング電極１１４を第１グランドプレーン１２０に接続している。言い換えると、第１グランドプレーン１２０の一部が信号用第１配線１３２に沿って延伸することにより、グランド用第１配線１３４が形成されている。第１グランドプレーン１２０は、グランド用ホール配線１４４（第１基準電位用ホール配線）に直接接続している。グランド用ホール配線１４４は、第１グランドプレーン１２０を、第１面１０２に設けられたグランド用第２配線１５４（図１０を用いて後述）に接続している。

グランド用ホール配線１４４は、信号用ホール配線１４２に隣接している。すなわちグランド用ホール配線１４４と信号用ホール配線１４２を結ぶ直線上には、他のホール配線が設けられていない。信号用ホール配線１４２とグランド用ホール配線１４４の間隔は、グランド用ホール配線１４４を設けるための貫通孔の直径の３倍以下である。また、信号用ホール配線１４２からグランド用ホール配線１４４までの距離は、信号用ホール配線１４２から電源電位用ホール配線１４６（第２基準電位用ホール配線：詳細は後述）までの距離よりも短い。

上記したように、グランド用ボンディング電極１１４は信号用ボンディング電極１１２に隣接している。すなわち信号用ボンディング電極１１２とグランド用ボンディング電極１１４の間には、他のボンディング電極１１０が設けられていない。また、信号用ホール配線１４２は、第１グランドプレーン１２０に設けられた切欠１２２の内側に位置している。そしてグランド用第１配線１３４は、信号用第１配線１３２に隣接するように延伸している。すなわち、信号用第１配線１３２とグランド用第１配線１３４の間には、他の配線が設けられていない。さらにグランド用第１配線１３４は、第１グランドプレーン１２０に接続している。このため、第１面１０２に設けられた配線層において、グランド用ボンディング電極１１４、信号用第１配線１３２、及び第１グランドプレーン１２０は、信号用ボンディング電極１１２及び信号用第１配線１３２のリターンパスとなる。さらに、グランド用ホール配線１４４は信号用ホール配線１４２に隣接している。このため、グランド用ホール配線１４４も、信号用ホール配線１４２のリターンパスになる。

また、電源電位用第１配線１３６は、電源電位用ボンディング電極１１６を電源電位用ホール配線１４６に接続している。電源電位用ホール配線１４６は、電源電位用ボンディング電極１１６と第１グランドプレーン１２０の間に位置している。電源電位用ホール配線１４６は、平面視で第１半導体チップ２００とは重ならない部分に設けられているのが好ましい。このようにすると、電源電位用第１配線１３６を短くして、電源電位用第１配線１３６に起因したインピーダンスを少なくすることができる。

なお、電源電位用第１配線１３６は、いずれの部分も幅が電源電位用ボンディング電極１１６の幅の５倍未満であり、プレーン形状を有していない。また、電源電位用第１配線１３６の総面積は、グランド用第１配線１３４の総面積及び第１グランドプレーン１２０の総面積の和よりも小さく、例えば１／５以下である。

図１０は、第１配線基板１００の第２面１０４に設けられた配線層のレイアウトの概略を示す平面図である。第２面１０４の配線層は、信号用第２配線１５２、グランド用第２配線１５４（第１基準電位用第２配線の第２延伸部）、電源電位用第２配線１５６（第２基準電位用第２配線）、第２グランドプレーン１６０（第１基準電位用第２配線の第２幅広部）、及び複数の電極１７０を有している。

電極１７０はランド状の電極であり、第１配線基板１００の４つの辺に沿って複数列（図に示す例では２列）に設けられている。電極１７０には、ボール電極３２０（図１に図示）が接続されている。すなわち電極１７０は、ボール電極３２０を介して、第２半導体パッケージ２０の電極５５０に接続している。電極１７０には、信号用電極１７２（信号用第２端子）、グランド用電極１７４（第１基準電位用第２端子）、及び電源電位用電極１７６（第２基準電位用第２端子）が含まれている。信号用電極１７２は、ボール電極３２０を介して第２半導体パッケージ２０の信号用電極５５２に接続している。グランド用電極１７４は、ボール電極３２０を介して第２半導体パッケージ２０のグランド用電極５５４に接続している。グランド用電極１７４は信号用電極１７２に隣接している。電源電位用電極１７６は、ボール電極３２０を介して第２半導体パッケージ２０の電源電位用電極５５６に接続している。

信号用第２配線１５２は、信号用ホール配線１４２を信号用電極１７２に接続している。グランド用第２配線１５４は、第２グランドプレーン１６０をグランド用電極１７４に接続している。電源電位用第２配線１５６は、電源電位用ホール配線１４６を電源電位用電極１７６に接続している。上記したように、電源電位用ホール配線１４６は、平面視で第１半導体チップ２００と重ならない領域に位置している。このため、電源電位用第２配線１５６を短くして、電源電位用第２配線１５６に起因したインピーダンスを小さくすることができる。

第２グランドプレーン１６０は、プレーン（平板）状の電極であり、第２面１０４の配線層の中では最も面積が広い配線である。第２グランドプレーン１６０は、第１配線基板１００の中央に設けられており、少なくとも半分以上（例えば全部）が、平面視で第１半導体チップ２００と重なっている。本図に示す例では、第２グランドプレーン１６０は、全てが第１半導体チップ２００と重なっている。第２グランドプレーン１６０の幅の最小値は、グランド用電極１７４の幅の最大値の５倍以上となっている。第２グランドプレーン１６０は、グランド用ホール配線１４４に直接接続している。

第２グランドプレーン１６０の一部には、切欠１６２が設けられている。切欠１６２は、第２グランドプレーン１６０のうち信号用第２配線１５２と重なる領域に設けられている。このため、信号用第２配線１５２と第２グランドプレーン１６０は干渉しない。また、信号用ホール配線１４２は、切欠１６２の内側（例えば最深部）に位置することになる。

グランド用第２配線１５４は、信号用第２配線１５２に隣接するように延伸しており、グランド用電極１７４を第２グランドプレーン１６０に接続している。言い換えると、第２グランドプレーン１６０の一部が信号用第２配線１５２に沿って延伸することにより、グランド用第２配線１５４が形成されている。

なお、電源電位用第２配線１５６は、いずれの部分も幅が電源電位用電極１７６の幅の５倍未満であり、プレーン形状を有していない。また、電源電位用第２配線１５６の総面積は、グランド用第２配線１５４の総面積及び第２グランドプレーン１６０の総面積の和よりも小さく、例えば１／５以下である。

次に、第２半導体パッケージ２０の第２半導体チップ６００から第１半導体パッケージ１０の第１半導体チップ２００までの信号伝達経路について、説明する。第２半導体チップ６００から出力された信号は、ボンディングワイヤ７１０、第２配線基板５００の信号用ボンディング電極５１２、信号用配線５３２、及び信号用電極５５２、ボール電極３２０、第１配線基板１００の信号用電極１７２、信号用第２配線１５２、信号用ホール配線１４２、信号用第１配線１３２、信号用ボンディング電極１１２、並びに、ボンディングワイヤ３１０を介して、第１半導体チップ２００に入力される。第１半導体チップ２００から出力された信号は、上記とは逆のルートを通る。

そして、第２配線基板５００の第１面５０２において、信号用ボンディング電極５１２はグランド用ボンディング電極５１４に隣接しており、信号用配線５３２はグランド用配線５３４に隣接しており、信号用電極５５２はグランド用電極５５４に隣接している。また第１配線基板１００の第２面１０４において、信号用電極１７２はグランド用電極１７４に隣接しており、信号用第２配線１５２はグランド用第２配線１５４及び第２グランドプレーン１６０に隣接している。また、第１配線基板１００の第１面１０２において、信号用第１配線１３２はグランド用第１配線１３４及び第２グランドプレーン１６０に隣接しており、信号用ボンディング電極１１２はグランド用ボンディング電極１１４に隣接している。さらにボンディング電極１１０において、信号用ホール配線１４２はグランド用ホール配線１４４に隣接している。

従って、第２半導体チップ６００から第１半導体チップ２００までの信号伝達経路は、いずれも、リターンパスとなるグランド配線に隣接している。従って、第２半導体チップ６００から第１半導体チップ２００までの信号伝達経路において信号にノイズがのることを抑制できる。

また、本実施形態では、第１配線基板１００の第１面１０２及び第２面１０４の両面において、プレーン状の配線の電位をグランド電位にしている（第１グランドプレーン１２０及び第２グランドプレーン１６０）。このため、第２半導体チップ６００から第１半導体チップ２００までの信号伝達経路において信号にノイズがのることを、さらに抑制できる。

なお、一般的な配線基板では、グランド配線及び電源電位配線のそれぞれのインピーダンスを下げるために、第１面１０２及び第２面１０４の一方にグランドプレーンが設けられており、他方に電源プレーンが設けられている。本実施形態では、電源プレーンが設けられていない。その代わり、電源電位用ホール配線１４６を、ボンディング電極１１０と第１半導体チップ２００の間に配置している。これにより、電源配線のインピーダンスが上昇することが抑制される。

さらに本実施形態では、リターンパスとしてグランド電位の配線等を用いている。第１半導体チップ２００と第２半導体チップ６００は、互いに異なる電源電位を有している場合がある。このような場合においても、本実施形態のようにリターンパスとしてグランド電位の配線等を用いると、第２半導体チップ６００から第１半導体チップ２００に至るまでの全てのリターンパスを、互いに接続することができる。この場合、信号にノイズがのることをさらに抑制できる。

なお、本実施形態では、リターンパスとしてグランド電位の配線等を用いたが、リターンパスは、電源電位の配線等であっても良い。この場合、第１グランドプレーン１２０及び第２グランドプレーン１６０は、いずれも電源プレーンになる。

次に、実施形態に係る半導体装置の製造方法を説明する。まず、以下のようにして第２半導体パッケージ２０を製造する。

まず、第２配線基板５００を準備する。この工程は、例えば、他の場所で製造した第２配線基板５００を入手する工程である。ただし、この工程において、第２配線基板５００を製造してもよい。

また、第２半導体チップ６００を準備する。この工程は、例えば、他の場所で製造した第２半導体チップ６００を入手する工程である。ただし、この工程において、第２半導体チップ６００を製造してもよい。第２半導体チップ６００の最上位の配線層には、電極パッドが形成されている。

次いで、第２半導体チップ６００を、第２配線基板５００の所定の領域に接着材を介して搭載する。なお、本実施の形態では、接着材の材料として、例えば熱硬化性の樹脂からなり、かつ流動性を有するペースト状の接着材を用いているが、これに限定されるものではなく、他にもフィルム状の接着材を用いても良い。このとき、第２半導体チップ６００のうち電極パッドを有する面は、上記のように、上に向けた状態になる。次いで、ボンディングワイヤ７１０を用いて、第２配線基板５００のボンディング電極５１０と、第２半導体チップ６００の電極パッドを電気的に接続する。次いで、封止樹脂８００で第２半導体チップ６００およびボンディングワイヤ７１０を封止し、封止体（樹脂封止体）を形成する。

次に、以下のようにして第１半導体パッケージ１０を製造する。

まず、第１配線基板１００を準備する。この工程は、例えば、他の場所で製造した第１配線基板１００を入手する工程である。ただし、この工程において、第１配線基板１００を製造してもよい。

また、第１半導体チップ２００を準備する。この工程は、例えば、他の場所で製造した第１半導体チップ２００を入手する工程である。ただし、この工程において、第１半導体チップ２００を製造してもよい。第１半導体チップ２００の最上位の配線層には、電極パッドが形成されている。

次いで、第１半導体チップ２００を、第１配線基板１００の所定の領域に接着材を介して搭載する。なお、第１半導体チップ２００を搭載するために使用する接着材については、第２半導体チップ６００を搭載する際に使用する接着材と同じであるが、異なる接着材を用いても良い。このとき、第１半導体チップ２００のうち電極パッドを有する面は、上記のように、上に向けた状態になる。次いで、ボンディングワイヤ３１０を用いて、第１配線基板１００のボンディング電極１１０と、第１半導体チップ２００の電極パッドを電気的に接続する。次いで、封止樹脂４００で第１半導体チップ２００およびボンディングワイヤ３１０を封止し、封止体（樹脂封止体）を形成する。

その後、ボール電極（外部端子）３２０を第１配線基板１００の第２面１０４に取り付ける。

次いで、ボール電極３２０を介して、第１半導体パッケージ１０を、第２半導体パッケージ２０の上に搭載する。これにより、第１半導体チップ２００を、第１配線基板１００の第２面（下面、実装面）１０４に設けられた電極（ボールランド）、この電極（ボールランド）に形成されたボール電極３２０、第２配線基板１００の第１面（上面、チップ搭載面）５０２に設けられた電極（プリスタックランド）、第２配線基板１００の第１面（上面、チップ搭載面）５０２に形成された配線、および第２配線基板１００の第１面（上面、チップ搭載面）５０２に形成されたボンディング電極５１０を介して、第２半導体チップ６００と電気的に接続する。

その後、第２配線基板５００の第２面５０８にボール電極７２０を取り付ける。ただしボール電極７２０は、第２半導体パッケージ２０を製造する段階で第２面５０８に取り付けられても良い。

（変形例１）
変形例１に係る半導体装置は、第１半導体パッケージ１０の第１配線基板１００の構成を除いて、実施形態に係る半導体装置と同様の構成である。

図１１は、変形例１に係る第１配線基板１００の第１面１０２の配線層のレイアウトの概略を示す図である。本変形例において、第１グランドプレーン１２０の切欠１２２の中には、複数の信号用ホール配線１４２が配置されている。そして、それぞれの信号用ホール配線１４２には、互いに異なる信号用第１配線１３２が接続している。複数の信号用第１配線１３２は、互いに異なる信号用ボンディング電極１１２に接続している。

本変形例では、複数の信号用第１配線１３２は、互いに同一方向に延伸している。グランド用第１配線１３４及び第１グランドプレーン１２０は、これら複数の信号用第１配線１３２を挟むように設けられている。

また、グランド用第１配線１３４は、複数の信号用第１配線１３２それぞれに対して設けられている。さらに、グランド用ホール配線１４４は、複数の信号用ホール配線１４２それぞれに対応して設けられている。

図１２は、変形例１に係る第１配線基板１００の第２面１０４の配線層のレイアウトの概略を示す図である。上記したように、信号用ホール配線１４２は複数設けられている。これに対応して、切欠１６２内には、複数の信号用第２配線１５２が設けられている。複数の信号用第２配線１５２は、互いに異なる信号用電極１７２に接続している。さらに、グランド用第２配線１５４は、複数の信号用第２配線１５２それぞれに対して設けられている。

また本変形例では、複数の信号用第２配線１５２は、互いに同一方向に延伸している。グランド用第２配線１５４及び第２グランドプレーン１６０は、これら複数の信号用第２配線１５２を挟むように設けられている。

本変形例では、図示した信号伝達経路を含め、第１配線基板１００の中には複数の信号伝達経路（信号用ボンディング電極１１２、信号用第１配線１３２、信号用ホール配線１４２、信号用第２配線１５２、及び信号用電極１７２）が設けられている。そして複数の信号伝達経路の全てに対して、リターンパス（グランド用ボンディング電極１１４、グランド用第１配線１３４、グランド用ホール配線１４４、グランド用第２配線１５４、及びグランド用電極１７４）が設けられている。そして各リターンパスは、信号伝達経路の全ての部分（信号用ホール配線１４２を含む）に対して設けられている。従って、すべての信号経路において信号にノイズが生じることを抑制できる。

（変形例２）
変形例２に係る半導体装置は、第１配線基板１００の第２面１０４が有する配線層の構成を除いて、変形例１に係る半導体装置と同様の構成である。

図１３は、変形例２に係る第２面１０４の配線層のレイアウトの概略を示す図である。本変形例において、第２グランドプレーン１６０には切欠１６２が複数設けられている。そして複数の切欠１６２それぞれの内側には、信号用ホール配線１４２及び信号用第２配線１５２が設けられている。すなわち複数の信号用ホール配線１４２は、互いに異なる向きに延伸している。このため複数のグランド用第２配線１５４も、互いに異なる向きに延伸している。

そして、グランド用ホール配線１４４の数は、電源電位用ホール配線１４６の数よりも多くなる。また、グランド用電極１７４の数も、電源電位用電極１７６の数よりも多くなる。

本変形例においても、変形例１と同様の効果を得ることができる。また、複数の信号用第２配線１５２が互いに異なる方向に延伸しているため、複数の信号用第２配線１５２の引き回しの自由度が向上する。さらに、信号用第２配線１５２の両側において、第２グランドプレーン１６０が信号用第２配線１５２に近づく。このため、信号用第２配線１５２を伝達する際に信号にノイズがのることをさらに抑制できる。

なお、第１配線基板１００の第１面１０２においても、第２面１０４と同様に、第１グランドプレーン１２０に切欠１２２が複数設けられていてもよい。この場合、複数の切欠１２２それぞれの内側には、信号用第１配線１３２及び信号用第２配線１５２が設けられる。そして複数の信号用ホール配線１４２は、互いに異なる向きに延伸する。複数のグランド用第２配線１５４も、互いに異なる向きに延伸する。

（変形例３）
図１４は、変形例３に係る第１配線基板１００の第１面１０２が有する配線層のレイアウトの概略を示す図である。図１５は、変形例３に係る第１配線基板１００の第２面１０４が有する配線層のレイアウトを示す図である。本変形例の第１配線基板１００は、複数の信号用ホール配線１４２に対して一つのグランド用ホール配線１４４が設けられている点を除いて、変形例１に係る第１配線基板１００と同様の構成である。

本実施形態においても、変形例１と同様の効果を得ることができる。また、グランド用ホール配線１４４を設けるために必要なスペースを少なくすることができる。

（変形例４）
図１６は、変形例４に係る半導体装置の構成の概略を示す断面図であり、実施形態の図１に対応している。本実施形態に係る半導体装置は、以下の点を除いて、実施形態、又は第１〜第３の変形例のいずれかに係る半導体装置と同様の構成である。

本変形例に係る半導体装置は、第１半導体パッケージ１０が第３半導体チップ２０２を有している。第３半導体チップ２０２は、第１半導体チップ２００上に搭載されている。第３半導体チップ２０２は、例えばフラッシュメモリチップやＭＲＡＭ（Magnetoresistive Random Access Memory）チップなどの不揮発メモリチップである。本変形例において第１半導体チップ２００もＤＲＡＭなどのメモリチップであるが、第３半導体チップ２０２よりも動作速度が速い。第３半導体チップ２０２の動作速度は、例えば６００ｂｐｓ（周波数なら、３００ＭＨｚ）以下であり、第１半導体チップ２００の動作速度は８００ｂｐｓ（周波数なら、４００ＭＨｚ）以上である。

図１７は、第１半導体パッケージ１０の構成の概略を示す平面図である。上記したように、第３半導体チップ２０２は第１半導体チップ２００上に搭載されている。第３半導体チップ２０２は、ボンディングワイヤ３１２を介して、第１配線基板１００の第１面１０２に設けられたボンディング電極１８０に接続している。ボンディング電極１８０は、信号用ボンディング電極１８２及びグランド用ボンディング電極１８４を有している。信号用ボンディング電極１８２は、ボンディングワイヤ３１２を介して第３半導体チップ２０２との間で信号を送受信する。グランド用ボンディング電極１８４は、ボンディングワイヤ３１２を介して２０２にグランド電位を供給する。

図１８は、第１配線基板１００の第１面１０２に形成されている配線層のレイアウトの概略を示す平面図である。第１面１０２の配線層のレイアウトは、以下の点を除いて、変形例１（図１１）に示したレイアウトと同様である。

上記したように、第１面１０２には、ボンディング電極１８０（信号用ボンディング電極１８２及びグランド用ボンディング電極１８４を含む）が設けられている。第１面１０２には、さらに、信号用配線１３３、グランド用配線１３５、信号用ホール配線１４３、及びグランド用ホール配線１４５が設けられている。信号用配線１３３は、信号用ボンディング電極１８２を信号用ホール配線１４３に接続している。グランド用配線１３５は、グランド用ボンディング電極１８４をグランド用ホール配線１４５に接続している。信号用ホール配線１４３は第１配線基板１００を貫通しており、信号用配線１３３を第２面１０４側の配線に接続している。グランド用ホール配線１４５も第１配線基板１００を貫通しており、グランド用配線１３５を第２面１０４側の配線に接続している。

なお、信号用配線１３３の全てに、グランド用配線１３５が隣接して設けられていても良いが、このようにしなくても良い。さらに、信号用ホール配線１４３の少なくとも一部には、グランド用ホール配線１４５が隣接していない。

図１９は、第１配線基板１００の第２面１０４に形成されている配線層のレイアウトの概略を示す平面図である。第２面１０４の配線層のレイアウトは、以下の点を除いて、変形例１（図１２）に示したレイアウトと同様である。

第２面１０４には、信号用配線１５３及びグランド用配線１５５が設けられている。信号用配線１５３は、信号用ホール配線１４３を電極１７０の一つである信号用電極１７３に接続している。グランド用配線１５５は、グランド用ホール配線１４５を電極１７０の一つであるグランド用電極１７５に接続している。またグランド用配線１５５は、グランド用ホール配線１４５を第２グランドプレーン１６０に接続している。

本変形例によっても、変形例１と同様の効果を得ることができる。また、第３半導体チップ２０２は第１半導体チップ２００と比較して動作速度が遅い。このため、第３半導体チップ２０２に接続する信号用配線１３３の少なくとも一部はグランド用配線１３５に隣接しておらず、また、信号用ホール配線１４３の少なくとも一部にはグランド用ホール配線１４５が隣接していない。従って、第１配線基板１００の配線密度が上がることを抑制できる。これによって、第１配線基板１００の配線の設計の自由度が向上する。

（変形例５）
変形例５に係る半導体装置は、第２配線基板５００の構成を除いて、実施形態、及び変形例１〜４のいずれかに係る半導体装置と同様の構成である。

図２０、図２１、図２２、及び図２３は、変形例５に係る第２配線基板５００の構成の概略を示す図であり、それぞれ実施形態に係る図４、図５、図６、及び図７に対応している。本変形例に係る第２配線基板５００は、図２２に示すように、第３配線層５０６に電源プレーン５８０を有しておらず、その代わりにグランドプレーン５９１を有している。グランドプレーン５９１は、グランド用ホール配線５９２及びグランド用ホール配線５４５に直接接続している。また、電源電位用ホール配線５８４は、電源用配線５８３を介して電源電位用ホール配線５４７に接続している。

本変形例によっても、実施形態、及び変形例１〜４のいずれかと同様の効果を得ることができる。また、第２配線層５０４及び第３配線層５０６の双方にグランドプレーンを設けているため、グランド電位を安定にすることができる。特に、図２５乃至図２７の変形例に示すように、内部の配線層（２層目の配線層と３層目の配線層）に、信号用配線５３８，５９５が引き回される場合においても、信号用配線に対するリターン・パスを容易に確保することができる。

詳細には、図２５乃至図２７に示す例においては、第２配線基板５００の第１面５０２には、第１配線基板１００の第１面１０２と同様に、グランドプレーン５１８が設けられている。グランドプレーン５１８は、グランド用配線５３９を介して、グランド用ホール配線５４４に接続している。そしてグランドプレーン５１８の一部に凹部が形成されており、その中を信号用配線５３２が延伸している。この信号用配線５３２は、信号用ホール配線５４２を介して第２配線層５０４の信号用配線５３８に接続している。信号用配線５３８は、少なくとも一部がグランドプレーン５２０に形成された凹部内を延伸している。

また、図２５に示す例では、信号用配線５３２の一つ（図中左側）は、グランドプレーン５１８に囲まれた部分を有していない。しかしこの信号用配線５３２は、信号用ホール配線５４２、信号用配線５３８及び信号用ホール配線５４８を介して、第３配線層５０６の信号用配線５９５に接続している。第３配線層５０６には、グランドプレーン５８１が設けられている。グランドプレーン５８１には開口が設けられている。この開口は、グランドプレーン５８１の一辺から他の辺にかけて形成されている。信号用配線５９５は、グランドプレーン５８１の開口内を延伸している。

（変形例６）
図２４は、変形例６に係る半導体装置の構成の概略を示す断面図であり、実施形態に係る図１に対応している。本変形例に係る半導体装置は、ＰＯＰ構造を有しておらず、第１半導体パッケージ１０のみで構成されている。第１半導体パッケージ１０の構成は、実施形態、又は第１〜第４の変形例と同様である。このようにしても、第１配線基板１００を伝達する信号にノイズがのることを抑制できる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

例えば、前記実施の形態では、第１半導体パッケージ１０が第２半導体パッケージ２０上に積層されているＰＯＰ型の半導体装置を一つの例として説明したが、本発明はこれに限定されるものではなく、第１半導体パッケージ１０、あるいは、第２半導体パッケージ２０のみとする、所謂、ＢＧＡ（Ball Grid Array）型の半導体装置に本発明を採用してもよい。さらには、外部端子となるボール電極を形成しない、所謂、ＬＧＡ（Land Grid Array）型の半導体装置に採用してもよい。

本発明は、半導体装置を製造する製造業に幅広く利用することができる。

１０第１半導体パッケージ
２０第２半導体パッケージ
１００第１配線基板
１０２第１面
１０４第２面
１１０ボンディング電極
１１２信号用ボンディング電極（信号用第１端子）
１１４グランド用ボンディング電極（第１基準電位用第１端子）
１１６電源電位用ボンディング電極（第２基準電位用第１端子）
１２０第１グランドプレーン（第１基準電位用第１配線の第１幅広部）
１２２切欠
１３２信号用第１配線
１３３信号用配線
１３４グランド用第１配線（第１基準電位用第１配線の第１延伸部）
１３５グランド用配線
１３６電源電位用第１配線（第２基準電位用第１配線）
１４２信号用ホール配線
１４３信号用ホール配線
１４４グランド用ホール配線（第１基準電位用ホール配線）
１４５グランド用ホール配線
１４６電源電位用ホール配線（第２基準電位用ホール配線）
１５２信号用第２配線
１５３信号用配線
１５４グランド用第２配線（第１基準電位用第２配線の第２延伸部）
１５５グランド用配線
１５６電源電位用第２配線（第２基準電位用第２配線）
１６０第２グランドプレーン（第１基準電位用第２配線の第２幅広部）
１６２切欠
１７０電極
１７２信号用電極（信号用第２端子）
１７３信号用電極（信号用第２端子）
１７４グランド用電極（第１基準電位用第２端子）
１７５グランド用電極（第１基準電位用第２端子）
１７６電源電位用電極（第２基準電位用第２端子）
１８０ボンディング電極
１８２信号用ボンディング電極
１８４グランド用ボンディング電極
２００第１半導体チップ
２０２第３半導体チップ
３１０ボンディングワイヤ
３１２ボンディングワイヤ
３２０ボール電極
４００封止樹脂
５００第２配線基板
５０２第１面
５０４第２配線層
５０６第３配線層
５０８第２面
５１０ボンディング電極
５１２信号用ボンディング電極
５１４グランド用ボンディング電極
５１８グランドプレーン
５２０グランドプレーン
５３２信号用配線
５３４グランド用配線
５３６電源電位用配線
５３７電源電位用配線
５３８信号用配線
５３９グランド用配線
５４２信号用ホール配線
５４４グランド用ホール配線
５４５グランド用ホール配線
５４６電源電位用ホール配線
５４７電源電位用ホール配線
５４８信号用ホール配線
５５０電極
５５２信号用電極
５５４グランド用電極
５５６電源電位用電極
５６０電極
５６２電源用電極
５６４グランド用電極
５８０電源プレーン
５８１グランドプレーン
５８２開口部
５８３電源用配線
５８４電源電位用ホール配線
５８６電源電位用配線
５８８電源電位用配線
５９１グランドプレーン
５９２グランド用ホール配線
５９４グランド用配線
５９５信号用配線
５９６グランド用配線
６００第２半導体チップ
７１０ボンディングワイヤ
７２０ボール電極
８００封止樹脂

Claims

第１面、平面視において前記第１面の中央部に位置する第１領域内に形成された第１プレーン状配線、平面視において前記第１面の前記第１領域外に形成された複数の第１端子、前記第１面とは反対側の第２面、平面視において前記第２面の中央部に位置する第２領域内に形成された第２プレーン状配線、平面視において前記第２面の第２領域外に形成された複数の第２端子、前記第１面および前記第２面のうちの一方から他方に向かって形成された複数の孔、前記複数の孔内にそれぞれ形成された複数のホール配線、前記第１面に形成され、かつ、前記複数の第１端子にそれぞれ繋がる複数の第１配線、および前記第２面に形成され、かつ、前記複数の第２端子にそれぞれ繋がる複数の第２配線、を有する配線基板と、
複数の電極パッドを有し、前記配線基板の前記第１面上に搭載された第１半導体チップと、
前記複数の第１端子と前記複数の電極パッドとをそれぞれ電気的に接続する複数の接続部材と、
を備え、
平面視において、前記第１プレーン状配線の面積は、前記複数の第１端子のそれぞれの面積、および前記複数の第１配線のそれぞれの面積よりも大きく、
平面視において、前記第２プレーン状配線の面積は、前記複数の第２端子のそれぞれの面積、および前記複数の第２配線のそれぞれの面積よりも大きく、
前記複数の孔は、平面視において前記第１領域内および平面視において前記第２領域内に位置する第１孔と、平面視において前記第１領域内および平面視において前記第２領域内に位置する第２孔と、平面視において前記第１領域外および平面視において前記第２領域外に位置する第３孔と、を有し、
前記複数の第１端子のうちの第１信号用端子は、前記複数の第１配線のうちの第１信号用配線、前記第１孔内に形成された信号用ホール配線、および前記複数の第２配線のうちの第２信号用配線を介して、前記複数の第２端子のうちの第２信号用端子と電気的に接続されており、
前記複数の第１端子のうちの第１基準電位用端子は、前記複数の第１配線のうちの第１基準電位用配線、前記第１プレーン状配線、前記第２孔内に形成された基準電位用ホール配線、前記第２プレーン状配線、および前記複数の第２配線のうちの第２基準電位用配線を介して、前記複数の第２端子のうちの第２基準電位用端子と電気的に接続されており、
前記複数の第１端子のうちの第１電源電位用端子は、前記複数の第１配線のうちの第１電源電位用配線、前記第３孔内に形成された電源電位用ホール配線、および前記複数の第２配線のうちの第２電源電位用配線を介して、前記複数の第２端子のうちの第２電源電位用端子と電気的に接続されており、
前記第１プレーン状配線は、前記信号用ホール配線および前記第１信号用配線から離間しており、
前記第２プレーン状配線は、前記信号用ホール配線および前記第２信号用配線から離間しており、
平面視において、前記第１基準電位用端子は、前記第１信号用端子の隣に配置されており、
平面視において、前記第２基準電位用端子は、前記第２信号用端子の隣に配置されている、半導体装置。
請求項１に記載の半導体装置において、
前記配線基板の平面形状は四角形であり、
平面視において、前記複数の第１端子は、前記第１面の辺に沿って配置されており、
平面視において、前記複数の第２端子は、前記第２面の辺に沿って配置されている、半導体装置。
請求項１に記載の半導体装置において、
前記第１基準電位用端子の数は、前記第２基準電位用端子の数よりも多い、半導体装置。
請求項１に記載の半導体装置において、
前記複数の接続部材のそれぞれは、金または銅から成るワイヤである、半導体装置。
第１配線基板、前記第１配線基板の第１面上に搭載された第１半導体チップ、および前記第１配線基板の複数の第１端子と前記第１半導体チップの複数の電極パッドとをそれぞれ電気的に接続する複数の第１接続部材、を有する第１半導体パッケージと、
第２配線基板、前記第２配線基板上に搭載された第２半導体チップ、および前記第２配線基板と前記第２半導体チップとを電気的に接続する複数の第２接続部材、を有し、前記第１半導体チップが前記第１配線基板と前記第２配線基板の間に位置するように、前記第１配線基板の前記第１面上に配置された第２半導体パッケージと、
を備え、
前記第１配線基板は、前記第１面と、平面視において前記第１面の中央部に位置する第１領域内に形成された第１プレーン状配線と、平面視において前記第１面の前記第１領域外に形成された前記複数の第１端子と、前記第１面とは反対側の第２面と、平面視において前記第２面の中央部に位置する第２領域内に形成された第２プレーン状配線と、平面視において前記第２面の第２領域外に形成された複数の第２端子と、前記第１面および前記第２面のうちの一方から他方に向かって形成された複数の孔と、前記複数の孔内にそれぞれ形成された複数のホール配線と、前記第１面に形成され、かつ、前記複数の第１端子にそれぞれ繋がる複数の第１配線と、および前記第２面に形成され、かつ、前記複数の第２端子にそれぞれ繋がる複数の第２配線と、を有し、
平面視において、前記第１プレーン状配線の面積は、前記複数の第１端子のそれぞれの面積、および前記複数の第１配線のそれぞれの面積よりも大きく、
平面視において、前記第２プレーン状配線の面積は、前記複数の第２端子のそれぞれの面積、および前記複数の第２配線のそれぞれの面積よりも大きく、
前記複数の孔は、平面視において前記第１領域内および平面視において前記第２領域内に位置する第１孔と、平面視において前記第１領域内および平面視において前記第２領域内に位置する第２孔と、平面視において前記第１領域外および平面視において前記第２領域外に位置する第３孔と、を有し、
前記複数の第１端子のうちの第１信号用端子は、前記複数の第１配線のうちの第１信号用配線、前記第１孔内に形成された信号用ホール配線、および前記複数の第２配線のうちの第２信号用配線を介して、前記複数の第２端子のうちの第２信号用端子と電気的に接続されており、
前記複数の第１端子のうちの第１基準電位用端子は、前記複数の第１配線のうちの第１基準電位用配線、前記第１プレーン状配線、前記第２孔内に形成された基準電位用ホール配線、前記第２プレーン状配線、および前記複数の第２配線のうちの第２基準電位用配線を介して、前記複数の第２端子のうちの第２基準電位用端子と電気的に接続されており、
前記複数の第１端子のうちの第１電源電位用端子は、前記複数の第１配線のうちの第１電源電位用配線、前記第３孔内に形成された電源電位用ホール配線、および前記複数の第２配線のうちの第２電源電位用配線を介して、前記複数の第２端子のうちの第２電源電位用端子と電気的に接続されており、
前記第１プレーン状配線は、前記信号用ホール配線および前記第１信号用配線から離間しており、
前記第２プレーン状配線は、前記信号用ホール配線および前記第２信号用配線から離間しており、
平面視において、前記第１基準電位用端子は、前記第１信号用端子の隣に配置されており、
平面視において、前記第２基準電位用端子は、前記第２信号用端子の隣に配置されている、半導体装置。
請求項５に記載の半導体装置において、
前記第１配線基板の平面形状は四角形であり、
平面視において、前記複数の第１端子は、前記第１面の辺に沿って配置されており、
平面視において、前記複数の第２端子は、前記第２面の辺に沿って配置されている、半導体装置。
請求項５に記載の半導体装置において、
前記第１基準電位用端子の数は、前記第２基準電位用端子の数よりも多い、半導体装置。
請求項５に記載の半導体装置において、
前記第２半導体チップは、メモリチップであり、
前記第１半導体チップは、前記メモリチップを制御するロジックチップである、半導体装置。
請求項５に記載の半導体装置において、
前記複数の第１接続部材のそれぞれは、金または銅から成るワイヤである、半導体装置。
第１面、平面視において前記第１面の中央部に位置する第１領域内に形成された第１プレーン状配線、平面視において前記第１面の前記第１領域外に形成された複数の第１端子、前記第１面とは反対側の第２面、平面視において前記第２面の中央部に位置する第２領域内に形成された第２プレーン状配線、平面視において前記第２面の第２領域外に形成された複数の第２端子、前記第１面および前記第２面のうちの一方から他方に向かって形成された複数の孔、前記複数の孔内にそれぞれ形成された複数のホール配線、前記第１面に形成され、かつ、前記複数の第１端子にそれぞれ繋がる複数の第１配線、および前記第２面に形成され、かつ、前記複数の第２端子にそれぞれ繋がる複数の第２配線、を有する配線基板と、
複数の電極パッドを有し、前記配線基板の前記第１面上に搭載された第１半導体チップと、
前記複数の第１端子と前記複数の電極パッドとをそれぞれ電気的に接続する複数の接続部材と、
を備え、
平面視において、前記第１プレーン状配線の面積は、前記複数の第１端子のそれぞれの面積、および前記複数の第１配線のそれぞれの面積よりも大きく、
平面視において、前記第２プレーン状配線の面積は、前記複数の第２端子のそれぞれの面積、および前記複数の第２配線のそれぞれの面積よりも大きく、
前記複数の孔は、平面視において前記第１領域内および平面視において前記第２領域内に位置する第１孔と、平面視において前記第１領域内および平面視において前記第２領域内に位置する第２孔と、平面視において前記第１領域外および平面視において前記第２領域外に位置する第３孔と、を有し、
前記複数の第１端子のうちの第１信号用端子は、前記複数の第１配線のうちの第１信号用配線、前記第１孔内に形成された信号用ホール配線、および前記複数の第２配線のうちの第２信号用配線を介して、前記複数の第２端子のうちの第２信号用端子と電気的に接続されており、
前記複数の第１端子のうちの第１電源電位用端子は、前記複数の第１配線のうちの第１電源電位用配線、前記第１プレーン状配線、前記第２孔内に形成された電源電位用ホール配線、前記第２プレーン状配線、および前記複数の第２配線のうちの第２電源電位用配線を介して、前記複数の第２端子のうちの第２電源電位用端子と電気的に接続されており、
前記複数の第１端子のうちの第１基準電位用端子は、前記複数の第１配線のうちの第１基準電位用配線、前記第３孔内に形成された基準電位用ホール配線、および前記複数の第２配線のうちの第２基準電位用配線を介して、前記複数の第２端子のうちの第２基準電位用端子と電気的に接続されており、
前記第１プレーン状配線は、前記信号用ホール配線および前記第１信号用配線から離間しており、
前記第２プレーン状配線は、前記信号用ホール配線および前記第２信号用配線から離間しており、
平面視において、前記第１電源電位用端子は、前記第１信号用端子の隣に配置されており、
平面視において、前記第２電源電位用端子は、前記第２信号用端子の隣に配置されている、半導体装置。
請求項１０に記載の半導体装置において、
前記配線基板の平面形状は四角形であり、
平面視において、前記複数の第１端子は、前記第１面の辺に沿って配置されており、
平面視において、前記複数の第２端子は、前記第２面の辺に沿って配置されている、半導体装置。
請求項１０に記載の半導体装置において、
前記第１電源電位用端子の数は、前記第２電源電位用端子の数よりも多い、半導体装置。
請求項１０に記載の半導体装置において、
前記複数の接続部材のそれぞれは、金または銅から成るワイヤである、半導体装置。
第１配線基板、前記第１配線基板の第１面上に搭載された第１半導体チップ、および前記第１配線基板の複数の第１端子と前記第１半導体チップの複数の電極パッドとをそれぞれ電気的に接続する複数の第１接続部材、を有する第１半導体パッケージと、
第２配線基板、前記第２配線基板上に搭載された第２半導体チップ、および前記第２配線基板と前記第２半導体チップとを電気的に接続する複数の第２接続部材、を有し、前記第１半導体チップが前記第１配線基板と前記第２配線基板の間に位置するように、前記第１配線基板の前記第１面上に配置された第２半導体パッケージと、
を備え、
前記第１配線基板は、前記第１面と、平面視において前記第１面の中央部に位置する第１領域内に形成された第１プレーン状配線と、平面視において前記第１面の前記第１領域外に形成された前記複数の第１端子と、前記第１面とは反対側の第２面と、平面視において前記第２面の中央部に位置する第２領域内に形成された第２プレーン状配線と、平面視において前記第２面の第２領域外に形成された複数の第２端子と、前記第１面および前記第２面のうちの一方から他方に向かって形成された複数の孔と、前記複数の孔内にそれぞれ形成された複数のホール配線と、前記第１面に形成され、かつ、前記複数の第１端子にそれぞれ繋がる複数の第１配線と、および前記第２面に形成され、かつ、前記複数の第２端子にそれぞれ繋がる複数の第２配線と、を有し、
平面視において、前記第１プレーン状配線の面積は、前記複数の第１端子のそれぞれの面積、および前記複数の第１配線のそれぞれの面積よりも大きく、
平面視において、前記第２プレーン状配線の面積は、前記複数の第２端子のそれぞれの面積、および前記複数の第２配線のそれぞれの面積よりも大きく、
前記複数の孔は、平面視において前記第１領域内および平面視において前記第２領域内に位置する第１孔と、平面視において前記第１領域内および平面視において前記第２領域内に位置する第２孔と、平面視において前記第１領域外および平面視において前記第２領域外に位置する第３孔と、を有し、
前記複数の第１端子のうちの第１信号用端子は、前記複数の第１配線のうちの第１信号用配線、前記第１孔内に形成された信号用ホール配線、および前記複数の第２配線のうちの第２信号用配線を介して、前記複数の第２端子のうちの第２信号用端子と電気的に接続されており、
前記複数の第１端子のうちの第１電源電位用端子は、前記複数の第１配線のうちの第１電源電位用配線、前記第１プレーン状配線、前記第２孔内に形成された電源電位用ホール配線、前記第２プレーン状配線、および前記複数の第２配線のうちの第２電源電位用配線を介して、前記複数の第２端子のうちの第２電源電位用端子と電気的に接続されており、
前記複数の第１端子のうちの第１基準電位用端子は、前記複数の第１配線のうちの第１基準電位用配線、前記第３孔内に形成された基準電位用ホール配線、および前記複数の第２配線のうちの第２基準電位用配線を介して、前記複数の第２端子のうちの第２基準電位用端子と電気的に接続されており、
前記第１プレーン状配線は、前記信号用ホール配線および前記第１信号用配線から離間しており、
前記第２プレーン状配線は、前記信号用ホール配線および前記第２信号用配線から離間しており、
平面視において、前記第１電源電位用端子は、前記第１信号用端子の隣に配置されており、
平面視において、前記第２電源電位用端子は、前記第２信号用端子の隣に配置されている、半導体装置。
請求項１４に記載の半導体装置において、
前記第１配線基板の平面形状は四角形であり、
平面視において、前記複数の第１端子は、前記第１面の辺に沿って配置されており、
平面視において、前記複数の第２端子は、前記第２面の辺に沿って配置されている、半導体装置。
請求項１４に記載の半導体装置において、
前記第１電源電位用端子の数は、前記第２電源電位用端子の数よりも多い、半導体装置。
請求項１４に記載の半導体装置において、
前記第２半導体チップは、メモリチップであり、
前記第１半導体チップは、前記メモリチップを制御するロジックチップである、半導体装置。
請求項１４に記載の半導体装置において、
前記複数の第１接続部材のそれぞれは、金または銅から成るワイヤである、半導体装置。