JP3425898B2 - エリアアレイ型半導体装置 - Google Patents
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
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Description
【０００１】
【発明の属する技術分野】本発明は、高速伝達性が要求
されるエリアアレイ型半導体装置に関するものである。
されるエリアアレイ型半導体装置に関するものである。
【０００２】
【従来の技術】近時、ますます半導体装置における信号
速度は高速化しつつあるが、かかる信号の高速化は信号
波形の乱れ（崩れ）によって律速される。そこで、より
高速化された信号が印可されても、その信号波形の乱れ
を抑止でき、十分な信頼性のある半導体装置の構造が望
まれる。
速度は高速化しつつあるが、かかる信号の高速化は信号
波形の乱れ（崩れ）によって律速される。そこで、より
高速化された信号が印可されても、その信号波形の乱れ
を抑止でき、十分な信頼性のある半導体装置の構造が望
まれる。
【０００３】両面配線基板では、片面にシグナル配線
を、反対面にはグランドプレーンを形成しグランド導通
領域を広くすることで、特性インピーダンスを整合させ
信号波形の乱れを抑止していた。これにより両面配線基
板は片面配線基板に比較してより高速すなわち高周波数
の信号の動作が可能であった。反対に、片面配線基板の
配線は一層形成であるため、グランドプレーンを形成す
ることができず高速動作の点で両面配線基板に劣るとい
う問題点があった。なお、本出願の発明者の行ったシュ
ミレーションによれば、片面配線基板の特性インピーダ
ンスに対する両面配線基板の特性インピーダンスの割合
は、６７％であり、かかる値は片面配線基板に比較して
両面配線基板の方が高速対応力が高いことを示す一つの
指標となる。ただし、これは、ボディーサイズが４０ｍ
ｍ四方、pin数が５７６pinのtape ＢＧＡについて行っ
たシュミレーションである。
を、反対面にはグランドプレーンを形成しグランド導通
領域を広くすることで、特性インピーダンスを整合させ
信号波形の乱れを抑止していた。これにより両面配線基
板は片面配線基板に比較してより高速すなわち高周波数
の信号の動作が可能であった。反対に、片面配線基板の
配線は一層形成であるため、グランドプレーンを形成す
ることができず高速動作の点で両面配線基板に劣るとい
う問題点があった。なお、本出願の発明者の行ったシュ
ミレーションによれば、片面配線基板の特性インピーダ
ンスに対する両面配線基板の特性インピーダンスの割合
は、６７％であり、かかる値は片面配線基板に比較して
両面配線基板の方が高速対応力が高いことを示す一つの
指標となる。ただし、これは、ボディーサイズが４０ｍ
ｍ四方、pin数が５７６pinのtape ＢＧＡについて行っ
たシュミレーションである。
【０００４】しかし、両面配線基板の場合、両面すなわ
ち二層に配線を形成するため、当然に工程数が片面配線
基板の２倍となり、配線基板製造期間が片面配線基板の
２倍かかるという問題がある。特に、各種基板の中でも
ＴＡＢテープ用フィルム基板での両面配線基板は製造コ
ストが高いという問題点があった。
ち二層に配線を形成するため、当然に工程数が片面配線
基板の２倍となり、配線基板製造期間が片面配線基板の
２倍かかるという問題がある。特に、各種基板の中でも
ＴＡＢテープ用フィルム基板での両面配線基板は製造コ
ストが高いという問題点があった。
【０００５】図６にフイルム基盤、ＴＡＢ（tape autom
ated bonding）及びＢＧＡ（ball grid array）、片面
配線を採用する従来のエリアアレイ型半導体装置（片面
配線のＴＢＧＡ（tape ＢＧＡ））を示す。一般に、半
導体チップ１のグランドパッド数は、その増大に伴う生
産能力の低下を回避する必要があるため必要最小限に抑
えられる。図６（a）に示す従来のエリアアレイ型半導
体装置においても、グランドパッド数は必要最小限に抑
えられ、また、基板上においても必要最小限のグランド
配線がなされている。その結果、信号パッド、信号配線
が他のパッド、配線より多いこととなっている。図６
（ｂ）に示すように、従来のエリアアレイ型半導体装置
では、半導体チップ１の各辺には、信号パッドＳpad、
グランドパッドＧpad、電源パッドＰpadが配列し、信号
パッドＳpadの数が他のパッドより多いために、信号パ
ッドＳpadが隣り合う箇所が多数存在する。図６に示す
従来のエリアアレイ型半導体装置では、空パッドＲが存
在し、空パッドＲを挟んで信号パッドＳpadが隣り合っ
ている箇所と、空パッドＲを挟まず信号パッドＳpadが
隣り合っている箇所とが存在する。また、かかる信号パ
ッドから引かれた信号配線Ｓleadも隣り合って並走して
いる。かかる構成では、２の信号波が並走するため信号
波形の乱れの一因となり、信号の高速化の支障となると
いう問題点があった。一般に信号が負荷を通して戻って
くるルートであるグランド配線を平行な隣接配線とする
方が信号波形は安定する傾向にある。
ated bonding）及びＢＧＡ（ball grid array）、片面
配線を採用する従来のエリアアレイ型半導体装置（片面
配線のＴＢＧＡ（tape ＢＧＡ））を示す。一般に、半
導体チップ１のグランドパッド数は、その増大に伴う生
産能力の低下を回避する必要があるため必要最小限に抑
えられる。図６（a）に示す従来のエリアアレイ型半導
体装置においても、グランドパッド数は必要最小限に抑
えられ、また、基板上においても必要最小限のグランド
配線がなされている。その結果、信号パッド、信号配線
が他のパッド、配線より多いこととなっている。図６
（ｂ）に示すように、従来のエリアアレイ型半導体装置
では、半導体チップ１の各辺には、信号パッドＳpad、
グランドパッドＧpad、電源パッドＰpadが配列し、信号
パッドＳpadの数が他のパッドより多いために、信号パ
ッドＳpadが隣り合う箇所が多数存在する。図６に示す
従来のエリアアレイ型半導体装置では、空パッドＲが存
在し、空パッドＲを挟んで信号パッドＳpadが隣り合っ
ている箇所と、空パッドＲを挟まず信号パッドＳpadが
隣り合っている箇所とが存在する。また、かかる信号パ
ッドから引かれた信号配線Ｓleadも隣り合って並走して
いる。かかる構成では、２の信号波が並走するため信号
波形の乱れの一因となり、信号の高速化の支障となると
いう問題点があった。一般に信号が負荷を通して戻って
くるルートであるグランド配線を平行な隣接配線とする
方が信号波形は安定する傾向にある。
【０００６】
【発明が解決しようとする課題】本発明は以上の従来技
術における問題に鑑みてなされたものであって、低製造
コストの片面配線基盤を採用し、より高速な信号が印可
されても信号波形が乱れにくく、安定し、従来技術より
信頼性の高い高速動作を実現するエリアアレイ型半導体
装置を提供することを目的とする。
術における問題に鑑みてなされたものであって、低製造
コストの片面配線基盤を採用し、より高速な信号が印可
されても信号波形が乱れにくく、安定し、従来技術より
信頼性の高い高速動作を実現するエリアアレイ型半導体
装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決するため
の本願１の発明は、信号パッド、グランドパッド及び電
源パッドとを各々複数備える半導体素子と、該半導体素
子が搭載されるとともに、信号用外部端子、グランド用
外部端子、及び電源用外部端子とが前記半導体素子の周
囲にアレイ状に配置された基板とからなるエリアアレイ
型半導体装置であって、前記基板には、前記信号パッド
と前記信号用外部端子とを接続する信号配線と、前記グ
ランドパッドと前記グランド用外部端子とを接続するグ
ランド配線と、前記電源パッドと前記電源用外部端子と
を接続する電源配線とが形成され、前記グランド配線
は、グランド外部端子に共通に接続された第１及び第２
のグランド配線を有し、前記第１のグランド配線は第１
のグランドパッドに接続され、前記第２のグランド配線
は前記信号配線間に配置されるとともに第２のグランド
パッドに接続されることを特徴とするエリアアレイ型半
導体装置である。
の本願１の発明は、信号パッド、グランドパッド及び電
源パッドとを各々複数備える半導体素子と、該半導体素
子が搭載されるとともに、信号用外部端子、グランド用
外部端子、及び電源用外部端子とが前記半導体素子の周
囲にアレイ状に配置された基板とからなるエリアアレイ
型半導体装置であって、前記基板には、前記信号パッド
と前記信号用外部端子とを接続する信号配線と、前記グ
ランドパッドと前記グランド用外部端子とを接続するグ
ランド配線と、前記電源パッドと前記電源用外部端子と
を接続する電源配線とが形成され、前記グランド配線
は、グランド外部端子に共通に接続された第１及び第２
のグランド配線を有し、前記第１のグランド配線は第１
のグランドパッドに接続され、前記第２のグランド配線
は前記信号配線間に配置されるとともに第２のグランド
パッドに接続されることを特徴とするエリアアレイ型半
導体装置である。
【０００８】信号パッド、グランドパッド、電源パッド
という場合には、それぞれ半導体チップの信号電極パッ
ド、グランド電極パッド、電源電極パッドをいうものと
する。信号配線という場合には、半導体チップの信号パ
ッドから引かれた基板上の配線を、グランド配線という
場合には、半導体チップのグランドパッドから引かれた
基板上の配線を、電源配線という場合には、半導体チッ
プの電源パッドから引かれた基板上の配線をいうものと
する。信号用外部端子という場合には、信号配線と接線
されたエリアアレイ型半導体装置の外部端子を、グラン
ド用外部端子という場合には、グランド配線上の外部端
子を、電源用外部端子という場合には、電源配線上の外
部端子をいうものとする。本出願第１の発明のエリアア
レイ型半導体装置によれば、二のグランドパッド及び一
のグランド用外部端子と接続するグランド配線を備え、
そのグランド配線の少なくとも一のグランドパッドと接
続する側は信号配線間に配置されるので、グランド配線
は信号配線を伝達する信号による磁場の影響を受けにく
い。従って、このため係る半導体装置では、片面配線基
板としての製造上の利益を享受しつつ、特に高速の信号
を用いても高い動作信頼性が確保される。また、本出願
第２の発明は、本願第１の発明に係るエリアアレイ型半
導体装置であって、その第２のグランド配線は、信号用
外部端子、電源用外部端子、前記信号配線、及び電源配
線が形成された領域外の基板上にプレーン状に形成され
ているエリアアレイ型半導体装置である。本出願第２の
発明のエリアアレイ型半導体装置によれば、前記基板上
の信号配線及び電源配線並びにこれらの周囲を除く領域
にプレーン状のグランド配線が形成され、信号配線の周
囲に広いグランド配線が存在することとなる。このた
め、信号線からの磁場によって発生する電流は速やかに
グランド外部端子を通じて接地側に流れるから、信号配
線で伝達される信号波形の特性インピーダンスが整合さ
れやすい。従って、本発明に係る半導体装置は、片側配
線基板でありながら、両側配線基板と同等の高速動作性
能が実現される。 なお、グランド配線と電源配線との間
隔は、絶縁信頼性の観点から少なくとも２０μｍ程度と
ることが好ましい。
という場合には、それぞれ半導体チップの信号電極パッ
ド、グランド電極パッド、電源電極パッドをいうものと
する。信号配線という場合には、半導体チップの信号パ
ッドから引かれた基板上の配線を、グランド配線という
場合には、半導体チップのグランドパッドから引かれた
基板上の配線を、電源配線という場合には、半導体チッ
プの電源パッドから引かれた基板上の配線をいうものと
する。信号用外部端子という場合には、信号配線と接線
されたエリアアレイ型半導体装置の外部端子を、グラン
ド用外部端子という場合には、グランド配線上の外部端
子を、電源用外部端子という場合には、電源配線上の外
部端子をいうものとする。本出願第１の発明のエリアア
レイ型半導体装置によれば、二のグランドパッド及び一
のグランド用外部端子と接続するグランド配線を備え、
そのグランド配線の少なくとも一のグランドパッドと接
続する側は信号配線間に配置されるので、グランド配線
は信号配線を伝達する信号による磁場の影響を受けにく
い。従って、このため係る半導体装置では、片面配線基
板としての製造上の利益を享受しつつ、特に高速の信号
を用いても高い動作信頼性が確保される。また、本出願
第２の発明は、本願第１の発明に係るエリアアレイ型半
導体装置であって、その第２のグランド配線は、信号用
外部端子、電源用外部端子、前記信号配線、及び電源配
線が形成された領域外の基板上にプレーン状に形成され
ているエリアアレイ型半導体装置である。本出願第２の
発明のエリアアレイ型半導体装置によれば、前記基板上
の信号配線及び電源配線並びにこれらの周囲を除く領域
にプレーン状のグランド配線が形成され、信号配線の周
囲に広いグランド配線が存在することとなる。このた
め、信号線からの磁場によって発生する電流は速やかに
グランド外部端子を通じて接地側に流れるから、信号配
線で伝達される信号波形の特性インピーダンスが整合さ
れやすい。従って、本発明に係る半導体装置は、片側配
線基板でありながら、両側配線基板と同等の高速動作性
能が実現される。 なお、グランド配線と電源配線との間
隔は、絶縁信頼性の観点から少なくとも２０μｍ程度と
ることが好ましい。
【０００９】また本出願第３の発明は、本出願第１又は
２の発明に係るエリアアレイ型半導体装置であって、半
導体素子が備えるグランドパッドの数はグランド用外部
端子の数より多いことを特徴とするエリアアレイ型半導
体装置である。 本出願第３の発明のエリアアレイ型半導
体装置によれば、グランドパッドの数がグランド用外部
端子の数より多く設けられているので、従来、半導体チ
ップ上で隣り合っていた２つの信号パッドの間に、増加
分のグランドパッドを配置することができる。その結
果、隣り合う信号パッドひいては隣り合う信号配線を減
少させ、その代わりに、グランドパッドに隣り合う信号
パッドひいてはグランド配線に隣り合う信号配線を増加
させることができるためノイズの原因となるループ回路
（信号パットとグランドパットで構成される）が小さく
でき、より高周波の信号が印可されても、信号波形が乱
れにくく、安定し、従来技術より高速対応力が向上する
という利点がある。本出願第３の発明は、グランドパッ
ドの数がグランド用外部端子の数より多く設けられた結
果、グランドパッドとグランド用外部端子とは１対１に
対応せず、グランド用外部端子のうち少なくとも１以上
は複数のグランドパッドからの配線に共有されるとこと
なる。
２の発明に係るエリアアレイ型半導体装置であって、半
導体素子が備えるグランドパッドの数はグランド用外部
端子の数より多いことを特徴とするエリアアレイ型半導
体装置である。 本出願第３の発明のエリアアレイ型半導
体装置によれば、グランドパッドの数がグランド用外部
端子の数より多く設けられているので、従来、半導体チ
ップ上で隣り合っていた２つの信号パッドの間に、増加
分のグランドパッドを配置することができる。その結
果、隣り合う信号パッドひいては隣り合う信号配線を減
少させ、その代わりに、グランドパッドに隣り合う信号
パッドひいてはグランド配線に隣り合う信号配線を増加
させることができるためノイズの原因となるループ回路
（信号パットとグランドパットで構成される）が小さく
でき、より高周波の信号が印可されても、信号波形が乱
れにくく、安定し、従来技術より高速対応力が向上する
という利点がある。本出願第３の発明は、グランドパッ
ドの数がグランド用外部端子の数より多く設けられた結
果、グランドパッドとグランド用外部端子とは１対１に
対応せず、グランド用外部端子のうち少なくとも１以上
は複数のグランドパッドからの配線に共有されるとこと
なる。
【００１０】
【００１１】なお、グランド配線を他の配線（信号配
線、電源配線）に比較して幅広にし、できるだけ面積を
大きくした方が良い。そのような場合には、グランド配
線と信号配線との間隔は狭くなるが、絶縁信頼性の観点
から少なくとも２０μｍ程度とることが好ましい。
線、電源配線）に比較して幅広にし、できるだけ面積を
大きくした方が良い。そのような場合には、グランド配
線と信号配線との間隔は狭くなるが、絶縁信頼性の観点
から少なくとも２０μｍ程度とることが好ましい。
【００１２】
【００１３】
【００１４】
【００１５】また本出願第４の発明は、本出願第１から
３のいずれかの発明のエリアアレイ型半導体装置であっ
て、プレーン状にされたグランド配線は全面に所定のパ
ターンを刻まれてなるエリアアレイ型半導体装置であ
る。
３のいずれかの発明のエリアアレイ型半導体装置であっ
て、プレーン状にされたグランド配線は全面に所定のパ
ターンを刻まれてなるエリアアレイ型半導体装置であ
る。
【００１６】したがって本出願第４の発明のエリアアレ
イ型半導体装置によれば、本出願第４の発明の利点があ
るとともに、配線表面を保護する樹脂類との密着性の低
下を防止することができるという利点がある。また、所
定のパターンによって配線プレーンに生ずる応力を低減
し、発熱、抵抗値の増大、銅箔の劣化等を防ぐことがで
きる。所定のパターンは、例えば、メッシュ状、水玉模
様状とすれば上記密着性と局所応力の防止の双方の利点
が得られる。
イ型半導体装置によれば、本出願第４の発明の利点があ
るとともに、配線表面を保護する樹脂類との密着性の低
下を防止することができるという利点がある。また、所
定のパターンによって配線プレーンに生ずる応力を低減
し、発熱、抵抗値の増大、銅箔の劣化等を防ぐことがで
きる。所定のパターンは、例えば、メッシュ状、水玉模
様状とすれば上記密着性と局所応力の防止の双方の利点
が得られる。
【００１７】また、電源配線は幅広にした方がインダク
タンスが少なく信号波形の乱れを抑えられる。そこで本
出願第５の発明は、本出願第１〜４の発明のうちいずれ
か一の発明のエリアアレイ型半導体装置において、電源
配線が信号配線より幅広であることを特徴とする。
タンスが少なく信号波形の乱れを抑えられる。そこで本
出願第５の発明は、本出願第１〜４の発明のうちいずれ
か一の発明のエリアアレイ型半導体装置において、電源
配線が信号配線より幅広であることを特徴とする。
【００１８】また本出願第６の発明は、本出願第１〜５
の発明のうちいずれか一の発明のエリアアレイ型半導体
装置において、電源用外部端子は、アレイ状の配置位置
のうち、半導体素子と隣接する位置にのみ配置されるこ
とを特徴とする。
の発明のうちいずれか一の発明のエリアアレイ型半導体
装置において、電源用外部端子は、アレイ状の配置位置
のうち、半導体素子と隣接する位置にのみ配置されるこ
とを特徴とする。
【００１９】したがって本出願第６の発明のエリアアレ
イ型半導体装置によれば、本出願第１〜５の発明の利点
があり、さらに、電源用外部端子は、アレイ状の配置位
置のうち、半導体素子と隣接する位置にのみ配置される
ので、各電源を等電位にし、半導体装置の特性インピー
ダンスを下げることができ、信号波形の乱れを抑止し、
従来より高速対応力が向上するという利点がある。
イ型半導体装置によれば、本出願第１〜５の発明の利点
があり、さらに、電源用外部端子は、アレイ状の配置位
置のうち、半導体素子と隣接する位置にのみ配置される
ので、各電源を等電位にし、半導体装置の特性インピー
ダンスを下げることができ、信号波形の乱れを抑止し、
従来より高速対応力が向上するという利点がある。
【００２０】
【発明の実施の形態】本発明のエリアアレイ型半導体装
置は、グランドパッドを従来より多く設け配置するため
に狭ピッチになる。現在の技術では、本発明の実施にあ
たって半導体チップの接続は、狭パッドピッチボンディ
ング可能なＴＡＢ技術を推奨する。しかし、ワイヤボン
ディングの技術においても、狭パッドピッチに対応する
ボンディング技術が著しく進歩している。本発明はワイ
ヤボンディングやフリップチップボンディング等の接続
方法にも適用でき、外部端子の接続方法も、ＢＧＡ（ba
ll grid array）、ＬＧＡ（land grid array）、ＰＧＡ
（pin grid array）等の別を問わない。ここでは本発明
をＴＢＧＡ（tape ＢＧＡ）に適応した一実施の形態に
つき図面を参照して説明する。
置は、グランドパッドを従来より多く設け配置するため
に狭ピッチになる。現在の技術では、本発明の実施にあ
たって半導体チップの接続は、狭パッドピッチボンディ
ング可能なＴＡＢ技術を推奨する。しかし、ワイヤボン
ディングの技術においても、狭パッドピッチに対応する
ボンディング技術が著しく進歩している。本発明はワイ
ヤボンディングやフリップチップボンディング等の接続
方法にも適用でき、外部端子の接続方法も、ＢＧＡ（ba
ll grid array）、ＬＧＡ（land grid array）、ＰＧＡ
（pin grid array）等の別を問わない。ここでは本発明
をＴＢＧＡ（tape ＢＧＡ）に適応した一実施の形態に
つき図面を参照して説明する。
【００２１】図１は本発明の一実施形態のエリアアレイ
型半導体装置を示す模式的平面図である。
型半導体装置を示す模式的平面図である。
【００２２】図１に示すように、本実施の形態のエリア
アレイ型半導体装置は、基板中央の正方形の孔部２に半
導体チップ１が配置され、半導体チップ１の各パッドに
配線がボンディングされている。各配線は基板上に導か
れており、信号パッドＳpadから引かれた信号配線は、
基板上を走り、その末端おいては信号配線ランドＳland
を設けるために、円盤状に形成されている。同じく、電
源パッドＰpadから引かれた電源配線は基板上を走り、
その末端おいては電源配線ランドＰlandを設けるため
に、円盤状に形成されている。グランドパッドＧpadか
ら引かれたグランド配線Ｇleadは、基板上の信号配線及
び電源配線並びにこれらの周囲の絶縁性を確保のための
わずかなスペースを除く領域にプレーン状に敷設されて
いる。その結果、グランド配線相互がショートしている
ことを特徴とする本発明のうちの一形態となる。
アレイ型半導体装置は、基板中央の正方形の孔部２に半
導体チップ１が配置され、半導体チップ１の各パッドに
配線がボンディングされている。各配線は基板上に導か
れており、信号パッドＳpadから引かれた信号配線は、
基板上を走り、その末端おいては信号配線ランドＳland
を設けるために、円盤状に形成されている。同じく、電
源パッドＰpadから引かれた電源配線は基板上を走り、
その末端おいては電源配線ランドＰlandを設けるため
に、円盤状に形成されている。グランドパッドＧpadか
ら引かれたグランド配線Ｇleadは、基板上の信号配線及
び電源配線並びにこれらの周囲の絶縁性を確保のための
わずかなスペースを除く領域にプレーン状に敷設されて
いる。その結果、グランド配線相互がショートしている
ことを特徴とする本発明のうちの一形態となる。
【００２３】基板には配線層の上からカバーレジストが
敷設される。カバーレジストには、外部端子数に相当す
る数の円形孔があけられ、かかる円形孔から前述の信号
配線の円盤状の末端部及び電源配線の円盤状の末端部が
露出し、その露出部分がそれぞれ信号配線ランドＳlan
d、電源配線ランドＰlandとなる。このとき、円盤状の
末端部の周縁はカバーレジストによりわずかに覆われて
いる。一方、グランド配線Ｇleadのプレーン状にされて
いる部分の一部もカバーレジストの円形孔から露出し、
その露出部分がグランド配線ランドＧlandとなる。図示
しないが各ランドには、外部端子となる半田ボールが固
着される。このようにして、基板上には、各ランドひい
ては各外部端子が格子状に配置される。
敷設される。カバーレジストには、外部端子数に相当す
る数の円形孔があけられ、かかる円形孔から前述の信号
配線の円盤状の末端部及び電源配線の円盤状の末端部が
露出し、その露出部分がそれぞれ信号配線ランドＳlan
d、電源配線ランドＰlandとなる。このとき、円盤状の
末端部の周縁はカバーレジストによりわずかに覆われて
いる。一方、グランド配線Ｇleadのプレーン状にされて
いる部分の一部もカバーレジストの円形孔から露出し、
その露出部分がグランド配線ランドＧlandとなる。図示
しないが各ランドには、外部端子となる半田ボールが固
着される。このようにして、基板上には、各ランドひい
ては各外部端子が格子状に配置される。
【００２４】図１（a）に示すように、本実施の形態の
エリアアレイ型半導体装置においては、半導体チップ１
から電源用外部端子までの距離のばらつきが抑えられ、
かつ、半導体チップ１から電源用外部端子までの距離
が、平均的には半導体チップ１から信号用外部端子まで
の距離及び半導体チップ１からグランド用外部端子まで
の距離より短距離になるように、電源配線ランドが最も
半導体チップ１寄り、すなわち、最内周に配置されてい
る。かかる構成は、信号波形の安定ひいては高速対応力
の向上に寄与する。
エリアアレイ型半導体装置においては、半導体チップ１
から電源用外部端子までの距離のばらつきが抑えられ、
かつ、半導体チップ１から電源用外部端子までの距離
が、平均的には半導体チップ１から信号用外部端子まで
の距離及び半導体チップ１からグランド用外部端子まで
の距離より短距離になるように、電源配線ランドが最も
半導体チップ１寄り、すなわち、最内周に配置されてい
る。かかる構成は、信号波形の安定ひいては高速対応力
の向上に寄与する。
【００２５】本実施の形態のエリアアレイ型半導体装置
は、グランドパッドＧpadの数がグランド用外部端子の
数より多く設けられてる。図１（ｂ）と図６（ｂ）とを
比較すればわかるように、その多く設けられた分のグラ
ンドパッドＧpadは、信号パッドＳpadの間に配置されて
いる。すなわち、図６（ｂ）に示す空パッドＲに相当す
る位置に、図１（ｂ）に示すようにグランドパッドＧpa
dが配置され、隣り合う信号パッドＳpad間に挿入されて
いる。かかる構成は、より高周波の信号が印可されて
も、信号波形が乱れにくく、安定し、従来技術より高速
対応力が向上するという効果に寄与する。また、設計の
許される範囲でグランド配線Ｇleadを他の配線（信号配
線Ｓlead、電源配線Ｐlead）に比較して幅広にされ、グ
ランド配線Ｇleadと信号配線Ｓleadとの間隔及びグラン
ド配線Ｇleadと電源配線Ｐleadとの間隔がほぼリード先
端部の高密度配線領域で３０μｍでの配線が可能とされ
ている。
は、グランドパッドＧpadの数がグランド用外部端子の
数より多く設けられてる。図１（ｂ）と図６（ｂ）とを
比較すればわかるように、その多く設けられた分のグラ
ンドパッドＧpadは、信号パッドＳpadの間に配置されて
いる。すなわち、図６（ｂ）に示す空パッドＲに相当す
る位置に、図１（ｂ）に示すようにグランドパッドＧpa
dが配置され、隣り合う信号パッドＳpad間に挿入されて
いる。かかる構成は、より高周波の信号が印可されて
も、信号波形が乱れにくく、安定し、従来技術より高速
対応力が向上するという効果に寄与する。また、設計の
許される範囲でグランド配線Ｇleadを他の配線（信号配
線Ｓlead、電源配線Ｐlead）に比較して幅広にされ、グ
ランド配線Ｇleadと信号配線Ｓleadとの間隔及びグラン
ド配線Ｇleadと電源配線Ｐleadとの間隔がほぼリード先
端部の高密度配線領域で３０μｍでの配線が可能とされ
ている。
【００２６】また、プレーン状にされたグランド配線Ｇ
leadにメッシュ状のパターンが刻まれている。図１(a)
に示すメッシュ状の模様は、カバーレジストのものでは
なく、グランド配線Ｇlead上に刻まれたメッシュ状のパ
ターンを表している。また、図では区別していないが、
本実施の形態のエリアアレイ型半導体装置は、電源配線
が信号配線より幅広にされている。
leadにメッシュ状のパターンが刻まれている。図１(a)
に示すメッシュ状の模様は、カバーレジストのものでは
なく、グランド配線Ｇlead上に刻まれたメッシュ状のパ
ターンを表している。また、図では区別していないが、
本実施の形態のエリアアレイ型半導体装置は、電源配線
が信号配線より幅広にされている。
【００２７】次に、以上の説明の補足として、本実施の
形態のエリアアレイ型半導体装置につき図２、図３を参
照して説明する。
形態のエリアアレイ型半導体装置につき図２、図３を参
照して説明する。
【００２８】図２は、図１における配線基盤の外周部分
を拡大して詳細に示した部分拡大図である。図３は、図
２に示すＡ１−Ａ２断面図(a)と、Ｂ１−Ｂ２断面図
（ｂ）である。
を拡大して詳細に示した部分拡大図である。図３は、図
２に示すＡ１−Ａ２断面図(a)と、Ｂ１−Ｂ２断面図
（ｂ）である。
【００２９】図２に破線で示すように、本実施の形態の
エリアアレイ型半導体装置は、グランド配線Ｇleadが、
基板上の信号配線Ｓlead及び電源配線（図示せず）並び
にこれらの周囲の絶縁性を確保のためのわずかなスペー
スを除く領域にプレーン状に敷設されている。半導体チ
ップ１の多数のグランドパッドＧpadから基板上に引か
れたグランド配線Ｇleadは、かかる基板上の領域で単一
のプレーンを形成する。その結果、互いにショートし、
グランドパッドＧpadは、グランドパッドＧpadの数に比
較して少数のグランド用外部端子を共有している。表面
にはメッシュ上のパターンが刻まれている。
エリアアレイ型半導体装置は、グランド配線Ｇleadが、
基板上の信号配線Ｓlead及び電源配線（図示せず）並び
にこれらの周囲の絶縁性を確保のためのわずかなスペー
スを除く領域にプレーン状に敷設されている。半導体チ
ップ１の多数のグランドパッドＧpadから基板上に引か
れたグランド配線Ｇleadは、かかる基板上の領域で単一
のプレーンを形成する。その結果、互いにショートし、
グランドパッドＧpadは、グランドパッドＧpadの数に比
較して少数のグランド用外部端子を共有している。表面
にはメッシュ上のパターンが刻まれている。
【００３０】図２に実線の円で示すのは、カバーレジス
トの円形孔の縁である。かかる円形孔から露出した銅箔
が外部端子たる半田ボールを搭載するためのランドとな
る。
トの円形孔の縁である。かかる円形孔から露出した銅箔
が外部端子たる半田ボールを搭載するためのランドとな
る。
【００３１】Ａ１−Ａ２断面は、図３（a）に示すよう
に、下手に基板Ｂｓが位置し、その上に左から順にグラ
ンド配線Ｇlead、信号配線Ｓlead、信号配線Ｓlead、グ
ランド配線Ｇlead、信号配線Ｓlead、グランド配線Ｇle
ad、信号配線Ｓlead、グランド配線Ｇleadが並ぶ。Ｂ１
−Ｂ２断面は、図３（ｂ）に示すように、下手に基板Ｂ
ｓが位置し、その上に左から順にグランド配線Ｇlead、
信号配線Ｓlead、グランド配線Ｇlead、グランド配線Ｇ
leadが並ぶ。このように、信号配線Ｓleadの両隣にグラ
ンド配線Ｇleadが配置される割合が従来技術に比較して
高いので、本構成は、特性インピーダンス整合ひいては
高速対応力の向上に寄与するのである。
に、下手に基板Ｂｓが位置し、その上に左から順にグラ
ンド配線Ｇlead、信号配線Ｓlead、信号配線Ｓlead、グ
ランド配線Ｇlead、信号配線Ｓlead、グランド配線Ｇle
ad、信号配線Ｓlead、グランド配線Ｇleadが並ぶ。Ｂ１
−Ｂ２断面は、図３（ｂ）に示すように、下手に基板Ｂ
ｓが位置し、その上に左から順にグランド配線Ｇlead、
信号配線Ｓlead、グランド配線Ｇlead、グランド配線Ｇ
leadが並ぶ。このように、信号配線Ｓleadの両隣にグラ
ンド配線Ｇleadが配置される割合が従来技術に比較して
高いので、本構成は、特性インピーダンス整合ひいては
高速対応力の向上に寄与するのである。
【００３２】図３（a）（ｂ）に示すように、カバーレ
ジストＣＲは、配線を被覆して保護するとともに、配線
間に充填され、絶縁性を高める。配線の表面のうちカバ
ーレジストＣＲにより被覆されない面は、外部端子たる
半田ボールを搭載するためのランドとなる。
ジストＣＲは、配線を被覆して保護するとともに、配線
間に充填され、絶縁性を高める。配線の表面のうちカバ
ーレジストＣＲにより被覆されない面は、外部端子たる
半田ボールを搭載するためのランドとなる。
【００３３】以上説明したように、本実施の形態のエリ
アアレイ型半導体装置は、本出願第１〜７の発明をすべ
て盛り込んだ最良の実施の形態である。したがって、本
出願第１〜７の発明について説明した各利点（効果）が
すべて得られる。また、いうまでもなく、本出願に係る
発明は本実施形態に限定されるものではなく、生産コス
ト等の諸事情との関係で、本出願第１〜７の発明のから
一又は二以上を選択して適応し実施しても良い。
アアレイ型半導体装置は、本出願第１〜７の発明をすべ
て盛り込んだ最良の実施の形態である。したがって、本
出願第１〜７の発明について説明した各利点（効果）が
すべて得られる。また、いうまでもなく、本出願に係る
発明は本実施形態に限定されるものではなく、生産コス
ト等の諸事情との関係で、本出願第１〜７の発明のから
一又は二以上を選択して適応し実施しても良い。
【００３４】[シュミレーション]本出願の発明者は、上
記実施の形態に係るＴＢＧＡつき、その効果の程度を計
るため、シュミレーションを行った。以下に、シュミレ
ーションの内容と結果につき説明する。
記実施の形態に係るＴＢＧＡつき、その効果の程度を計
るため、シュミレーションを行った。以下に、シュミレ
ーションの内容と結果につき説明する。
【００３５】（解析ツール）シュミレーション方法は有
限要素法による二次元の断面構造を解析するシュミレー
ション方法を採用し、解析ツールは、Ansoft Maxwell S
I(Signal Integrity) 2D-Extractorを用いた。
限要素法による二次元の断面構造を解析するシュミレー
ション方法を採用し、解析ツールは、Ansoft Maxwell S
I(Signal Integrity) 2D-Extractorを用いた。
【００３６】（解析モデル）解析モデルは、モデル１と
して、図６を参照して説明した従来のエリアアレイ型半
導体装置に係るＴＢＧＡと、モデル２として本実施の形
態のエリアアレイ型半導体装置に係るＴＢＧＡである。
その断面構造と物性値は図４に示した。断面構造の組成
と厚みは、下から、基準グランドＧＮＤ：0.2mm、空間a
ir：0.5mm、カバーレジスト：0.015mm、配線(Cu)：0.01
6mm、接着剤Ｂ：0.012mm、ポリミドテープ：0.125mm、
接着剤Ａ：0.05mm、スティフナーＳ／Ｒ（Cu）：0.35m
m、接着剤Ａ：0.08mm、ヒートスプレッダーＨ／ＳＰ（C
u）：0.2mm、空間air：1.0mmであり、モデル１、モデル
２につき共通である。物性値は、Cuの導電率σが、σ＝
58.14×106 S/m、誘電率εrが、接着剤Ａ：εr＝3.5、
接着剤Ｂ：εr＝2.8、ポリミド(PI)：εr＝3.5、カバー
レジスト：εr＝2.19、誘電正接tanδが、ポリミド(P
I)：tanδ＝1.3×10-3、カバーレジスト：tanδ＝15×1
0-3であり、モデル１、モデル２につき共通である。
して、図６を参照して説明した従来のエリアアレイ型半
導体装置に係るＴＢＧＡと、モデル２として本実施の形
態のエリアアレイ型半導体装置に係るＴＢＧＡである。
その断面構造と物性値は図４に示した。断面構造の組成
と厚みは、下から、基準グランドＧＮＤ：0.2mm、空間a
ir：0.5mm、カバーレジスト：0.015mm、配線(Cu)：0.01
6mm、接着剤Ｂ：0.012mm、ポリミドテープ：0.125mm、
接着剤Ａ：0.05mm、スティフナーＳ／Ｒ（Cu）：0.35m
m、接着剤Ａ：0.08mm、ヒートスプレッダーＨ／ＳＰ（C
u）：0.2mm、空間air：1.0mmであり、モデル１、モデル
２につき共通である。物性値は、Cuの導電率σが、σ＝
58.14×106 S/m、誘電率εrが、接着剤Ａ：εr＝3.5、
接着剤Ｂ：εr＝2.8、ポリミド(PI)：εr＝3.5、カバー
レジスト：εr＝2.19、誘電正接tanδが、ポリミド(P
I)：tanδ＝1.3×10-3、カバーレジスト：tanδ＝15×1
0-3であり、モデル１、モデル２につき共通である。
【００３７】グランド配線Ｇleadの幅、信号配線Ｓlead
の幅、グランド配線Ｇleadと信号配線Ｓleadとの間隔
は、モデル１につき図５（a）に、モデル２につき図５
（ｂ）に示した。モデル１に比較して、モデル２は、グ
ランド配線Ｇleadの幅を大きく240μｍと、信号配線Ｓl
eadの幅を小さく40μｍとした。その結果、グランド配
線Ｇleadと信号配線Ｓleadとの間隔は狭く40μｍとなっ
ている。
の幅、グランド配線Ｇleadと信号配線Ｓleadとの間隔
は、モデル１につき図５（a）に、モデル２につき図５
（ｂ）に示した。モデル１に比較して、モデル２は、グ
ランド配線Ｇleadの幅を大きく240μｍと、信号配線Ｓl
eadの幅を小さく40μｍとした。その結果、グランド配
線Ｇleadと信号配線Ｓleadとの間隔は狭く40μｍとなっ
ている。
【００３８】モデル１、モデル２ともに、実装面をidea
l-ＧＮＤに設定した。配線以外の導体たるスティフナー
Ｓ／Ｒ（Cu）はFloatingで処理した。基準グランドＧＮ
ＤからスティフナーＳ／Ｒ（Cu）までをモデル化し、ヒ
ートスプレッダーＨ／ＳＰ（Cu）は省略し、誤差率は１
％に設定して計算した。
l-ＧＮＤに設定した。配線以外の導体たるスティフナー
Ｓ／Ｒ（Cu）はFloatingで処理した。基準グランドＧＮ
ＤからスティフナーＳ／Ｒ（Cu）までをモデル化し、ヒ
ートスプレッダーＨ／ＳＰ（Cu）は省略し、誤差率は１
％に設定して計算した。
【００３９】（シュミレーション結果）以上の条件で算
出したモデル１及びモデル２の特性インピーダンスは、
モデル１：102Ω、モデル２：71Ω となった。モデル
１の特性インピーダンスに対するモデル２の特性インピ
ーダンスの割合は、７２／１０２＝７１％であり、かか
る値はモデル１すなわち従来の片面配線のＴＢＧＡに比
較してモデル２すなわち本発明に係る片面配線のＴＢＧ
Ａの方が高速対応力が高いことを示す一つの指標とな
る。上述のように（段落００３）、従来の片面配線のＴ
ＢＧＡに対して、両面配線ＴＢＧＡの特性インピーダン
スの低下率は６７％であるから、片面配線基盤を採用す
る本発明によれば、両面配線基板をとほぼ同等の高速対
応力が実現できる。
出したモデル１及びモデル２の特性インピーダンスは、
モデル１：102Ω、モデル２：71Ω となった。モデル
１の特性インピーダンスに対するモデル２の特性インピ
ーダンスの割合は、７２／１０２＝７１％であり、かか
る値はモデル１すなわち従来の片面配線のＴＢＧＡに比
較してモデル２すなわち本発明に係る片面配線のＴＢＧ
Ａの方が高速対応力が高いことを示す一つの指標とな
る。上述のように（段落００３）、従来の片面配線のＴ
ＢＧＡに対して、両面配線ＴＢＧＡの特性インピーダン
スの低下率は６７％であるから、片面配線基盤を採用す
る本発明によれば、両面配線基板をとほぼ同等の高速対
応力が実現できる。
【００４０】
【発明の効果】上述のように本発明は、片面配線のエリ
アアレイ型半導体装置に、特性インピーダンス整合の向
上と特性インピーダンスの低下を図る種々の手段を講じ
ることにより、片面配線のエリアアレイ型半導体装置の
高速対応力を向上させることができるという効果があ
る。また、そのような高速対応力をの高いエリアアレイ
型半導体装置を安価に提供することができるという効果
がある。
アアレイ型半導体装置に、特性インピーダンス整合の向
上と特性インピーダンスの低下を図る種々の手段を講じ
ることにより、片面配線のエリアアレイ型半導体装置の
高速対応力を向上させることができるという効果があ
る。また、そのような高速対応力をの高いエリアアレイ
型半導体装置を安価に提供することができるという効果
がある。
【図１】 本発明の一実施形態のエリアアレイ型半導体
装置を示す模式的平面図である。
装置を示す模式的平面図である。
【図２】 図１における配線基盤の外周部分を拡大して
詳細に示した部分拡大図である。
詳細に示した部分拡大図である。
【図３】 図２に示すＡ１−Ａ２断面図(a)と、図２に
示すＢ１−Ｂ２断面図（ｂ）である。
示すＢ１−Ｂ２断面図（ｂ）である。
【図４】 シュミレーションの対象たるモデル１（従来
例）及びモデル２（本発明）の断面構造のの組成を示す
断面図である。
例）及びモデル２（本発明）の断面構造のの組成を示す
断面図である。
【図５】 シュミレーションの対象たるモデル１（従来
例）の配線ピッチを示す断面図(a）と、シュミレーショ
ンの対象たるモデル２（本発明）の配線ピッチを示す断
面図（ｂ）である。
例）の配線ピッチを示す断面図(a）と、シュミレーショ
ンの対象たるモデル２（本発明）の配線ピッチを示す断
面図（ｂ）である。
【図６】 片面配線を採用する従来のエリアアレイ型半
導体装置を示す模式的平面図である。
導体装置を示す模式的平面図である。
Ｓｐａｄ 信号パッド
Ｇｐａｄ グランドパッド
Ｐｐａｄ 電源パッド
Ｓｌｅａｄ 信号配線
Ｇｌｅａｄ グランド配線
Ｓｌａｎｄ 信号配線ランド
Ｇｌａｎｄ グランドは配線ランド
Ｐｌａｎｄ 電源配線ランド
１ 半導体チップ
２ 孔部
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平８−274212（ＪＰ，Ａ)
特開 平11−40698（ＪＰ，Ａ)
特開 平11−163214（ＪＰ，Ａ)
特開2000−77559（ＪＰ，Ａ)
特開 平10−41434（ＪＰ，Ａ)
特開2000−3978（ＪＰ，Ａ)
特開 平４−79262（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 23/12,23/50
Claims (6)
- 【請求項１】信号パッド、グランドパッド及び電源パッ
ドとを各々複数備える半導体素子と、 該半導体素子が搭載されるとともに、信号用外部端子、
グランド用外部端子、及び電源用外部端子とが前記半導
体素子の周囲にアレイ状に配置された基板とからなるエ
リアアレイ型半導体装置であって、 前記基板には、前記信号パッドと前記信号用外部端子と
を接続する信号配線と、前記グランドパッドと前記グラ
ンド用外部端子とを接続するグランド配線と、前記電源
パッドと前記電源用外部端子とを接続する電源配線とが
形成され、 前記グランド配線は、グランド外部端子に共通に接続さ
れた第１及び第２のグランド配線を有し、 前記第１のグランド配線は第１のグランドパッドに接続
され、前記第２のグランド配線は前記信号配線間に配置
されるとともに第２のグランドパッドに接続されること
を特徴とするエリアアレイ型半導体装置。 - 【請求項２】前記第２のグランド配線は、前記信号用外
部端子、前記電源用外部端子、前記信号配線、及び前記
電源配線が形成された領域外の前記基板上にプレーン状
に形成されていることを特徴とする請求項１記載のエリ
アアレイ型半導体装置。 - 【請求項３】前記半導体素子が備えるグランドパッドの
数は前記グランド用外部端子の数より多いことを特徴と
する請求項１又は２記載のエリアアレイ型半導体装置。 - 【請求項４】前記プレーン状のグランド配線は全面に所
定のパターンが刻まれてなることを特徴とする請求項１
から３のいずれか記載のエリアアレイ型半導体装置。 - 【請求項５】電源配線が信号配線より幅広であることを
特徴とする請求項１から請求項４のうちいずれか一に記
載のエリアアレイ型半導体装置。 - 【請求項６】前記電源用外部端子は、アレイ状の配置位
置のうち、前記半導体素子と隣接する位置にのみ配置さ
れることを特徴とする請求項１から５のいずれか一記載
のエリアアレイ型半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19623699A JP3425898B2 (ja) | 1999-07-09 | 1999-07-09 | エリアアレイ型半導体装置 |
| KR10-2000-0038511A KR100382088B1 (ko) | 1999-07-09 | 2000-07-06 | 에리어 어레이형 반도체 장치 |
| US09/613,304 US6433441B1 (en) | 1999-07-09 | 2000-07-10 | Area array type semiconductor device |
Applications Claiming Priority (1)
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