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KR102053535B1 - 전자 장치 및 그의 전자 회로 기판 - Google Patents

전자 장치 및 그의 전자 회로 기판 Download PDF

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KR102053535B1
KR102053535B1 KR1020180065820A KR20180065820A KR102053535B1 KR 102053535 B1 KR102053535 B1 KR 102053535B1 KR 1020180065820 A KR1020180065820 A KR 1020180065820A KR 20180065820 A KR20180065820 A KR 20180065820A KR 102053535 B1 KR102053535 B1 KR 102053535B1
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파워테크 테크놀로지 인코포레이티드
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Abstract

본 발명은 전자 장치 및 그의 전자 회로 기판에 관한 것이다. 전자 회로 기판에 있어서, 절연 기판에는 도전성 패드, 제1 도전성 비아(conductive via), 제2 도전성 비아, 제3 도전성 비아, 제1 도전성 트레이스(conductive trace), 제2 도전성 트레이스 및 제3 도전성 트레이스가 있고, 도전성 패드는 2열로 배열되고, 각 열에는 바이어싱 패드(biasing pad)와 시그널 패드가 포함되고, 제2 도전성 비아 및 제3 도전성 비아는 각각 상기 제1 도전성 비아의 내측 및 외측에 위치하고, 상기 제2 도전성 비아에 가장 인접하게 배열되는 각 하나의 시그널 패드는 제1 도전성 트레이스를 통하여 제2 도전성 비아까지 대응하여 전기적으로 연결되고, 상기 제3 도전성 비아에 가장 인접하게 배열되는 각 하나의 시그널 패드는 제2 도전성 트레이스를 통하여 제3 도전성 비아까지 대응하여 전기적으로 연결되고, 제3 도전성 트레이스는 절연 기판 내에 삽입 설치되어 시그널 패드 하방의 수직 위치까지 연장된다.

Description

전자 장치 및 그의 전자 회로 기판 {ELECTRONIC DEVICE AND ELECTRONIC CIRCUIT BOARD THEREOF}
본 발명은 전자 기술 분야에 관한 것으로서, 더욱 상세하게는 전자 장치 및 그의 전자 회로 기판에 관한 것이다.
반도체 웨이퍼 패키징의 밀도가 갈수록 증가 추세를 보이면서 FBGA(fine ball grid array) 패키징이 발전하였고, 이로 인해 반도체 패키징 윤곽을 감소하고 패키징 밀도가 증가되는 것이 가능하게 되었다. 일반적으로, FBGA 패키징은 반도체 결정립이 접합된 리드 프레임(lead frame)을 포함하고, 리드 프레임은 인쇄 회로 기판(PCB)의 꼭대기면에 설치되고, 반도체 결정립에는 복수개의 접합 패드가 형성되어 리드 프레임에 전기적으로 연결되고, 또한, 접합 리드는 반도체 결정립의 상기와 같은 접합 패드 및 리드 프레임의 도전성 패드에 연결하는 데 사용된다. 도전유닛, 예를 들어 솔더 볼(solder ball)은 PCB에 접합되는 도전성 트레이스(conductive trace)이고, 반도체 결정립, 리드 프레임 및 접합 리드는 패키징 콜로이드로 패키징을 진행한다.
PCB 제조업체는 BGA와 기타 고밀도 어레이 패키징을 사용하여 특정 제품에 필요한 회로 기판의 공간을 감소시킨다. 회로 기판 공간을 줄이기 위하여, PCB 제조업체는 더 작은 피치의 솔더 볼 간격, 즉 솔더 볼 행과 열 사이의 간격을 사용한다. 상기와 같은 더 작은 피치를 사용하기 위하여, PCB 제조업체는 비싼 기술을 사용해 PCB를 제조해야 한다. 종래 기술의 PCB(12)의 복수 개 BGA 용접 패드(10)는 도 1에서 도시하는 바와 같으며, 도 1 및 도 2에 있어서, 2개의 인접하는 BGA 용접 패드(10)의 중심의 사이 간격(D1)은 대략 0.4mm보다 크고, 상기 PCB(12)에는 도전성 트레이스(14)와 도전성 비아(16)가 있고, 여기에서 도전성 비아(16)은 PCB(12)를 관통하며 각각 BGA 용접 패드(10)의 수직 하방에 설치되고, 도전성 비아(16)와 BGA 용접 패드(10)는 같은 위치에 위치한다. 2개의 도전성 비아(16) 사이에 설치되는 도전성 트레이스(14)의 폭이 더욱 좁고, 2개의 도전성 비아(16) 사이에 설치되지 않는 기타 도전성 트레이스(14)의 폭이 비교적 넓다. 다시 말해, PCB(12)의 도전성 트레이스(14)의 폭은 그 소재 위치에 따라 달라져 도전성 트레이스(14)의 저항이 매칭되지 않게 된다.
상기 문제를 극복하기 위하여, 본 발명은 전자 장치 및 그의 전자 회로 기판을 제안함으로써 종래 기술의 단점을 보완하고자 한다.
본 발명의 목적은 전자 장치 및 그의 전자 회로 기판을 제안함으로써, 도전성 비아에 대응하는 시그널 패드의 위치를 바꾸어 2개의 인접하는 도전성 비아 사이의 간격을 증가시키고, 이를 통하여 절연 기판 내에 삽입되는 도전성 트레이스의 폭을 고정하여 도전성 트레이스의 저항을 매칭시켜 PCB 제조업체의 제조 능력의 한계를 줄이고 PCB의 제조 원가를 절감사키는 데에 있다.
상기 목적을 구현하기 위하여, 본 발명의 전자 회로 기판은 하나의 절연 기판, 복수개의 도전성 패드, 복수개의 제1 도전성 비아, 복수개의 제2 도전성 비아, 복수개의 제3 도전성 비아, 복수개의 제1 도전성 트레이스, 복수개의 제2 도전성 트레이스, 및 복수개의 제3 도전성 트레이스를 포함한다.
상기 절연 기판에는 적어도 하나의 제1 영역, 제2 영역 및 제3 영역이 있고, 상기 제1 영역에는 복수개의 제1 비아가 있고, 상기 제2 영역에는 복수개의 제2 비아가 있으며, 상기 제3 영역에는 복수개의 제3 비아가 있고, 상기 제1 영역은 상기 제3 영역을 감싸고, 상기 제2 영역은 상기 제1 영역을 감싼다.
상기 도전성 패드는 적어도 2열의 방식으로 상기 제1 영역에 설치되고, 각 열은 복수개의 바이어싱 패드(biasing pad) 및 복수개의 시그널 패드를 포함하며, 적어도 하나의 상기 바이어싱 패드는 2개의 상기 시그널 패드의 사이에 설치된다. 상기 제1 도전성 비아는 상기 절연 기판의 제1 비아 내에 대응하여 형성되고, 상기 도전성 패드의 바이어싱 패드에 대응하여 전기적으로 연결된다. 복수개의 제2 도전성 비아는 절연 기판의 제2 비아 내에 대응하여 형성되고, 상기 제2 영역에 가장 가까이 배열되는 각 하나의 시그널 패드는 제1 영역에 위치하는 제1 도전성 트레이스를 통하여 그중 하나의 제2 도전성 비아에 대응하여 전기적으로 연결된다.
복수개의 제3 도전성 비아는 절연 기판의 제3 비아 내에 대응하여 형성되고, 상기 제3 영역에 가장 가까이 배열되는 각 하나의 시그널 패드는, 제1 영역에 위치하는 제2 도전성 트레이스를 통하여 그중 하나의 제3 도전성 비아에 대응하여 전기적으로 연결된다. 제3 도전성 트레이스는 절연 기판 내에 삽입 설치되어 시그널 패드 하방의 수직 위치까지 연장된다.
본 발명의 일실시예에 있어서, 제1 도전성 트레이스와 제2 도전성 트레이스는 직선 도전성 트레이스이고, 제1 도전성 트레이스와 제2 도전성 트레이스의 길이는 제3 도전성 트레이스의 폭 및 서로 이웃하는 시그널 패드 중심과 바이어싱 패드 중심 사이의 간격에 의해 결정된다.
본 발명의 일실시예에 있어서, 상기와 같은 도전성 패드는 전기적으로 연결되어 BGA(Ball Grid Array) 패키징의 도전성 솔더 볼에 물리적으로 접촉한다.
본 발명의 일실시예에 있어서, BGA 패키징은 FBGA 패키징, VFBGA(Very Fine Ball Grid Array) 패키징, μ패키징 또는 WBGA(Window Ball Grid Array) 패키징일 수 있다.
본 발명의 일실시예에 있어서, 절연 기판은 폴리이미드(polyimide)를 포함하고, 제1 도전성 트레이스, 제2 도전성 트레이스, 제3 도전성 트레이스, 도전성 패드, 제1 도전성 비아, 제2 도전성 비아 및 제3 도전성 비아는 구리 또는 알루미늄을 포함한다.
본 발명의 일실시예에 있어서, 상기와 같은 도전성 패드는 4열로 배열된다.
본 발명의 일실시예에 있어서, 도전성 패드는 원형 또는 다각형이다.
본 발명의 일실시예에 있어서, 본 발명은 4개의 제1 영역을 더 포함한다.
본 발명의 일실시예에 있어서, 바이어싱 패드는 접지 패드 또는 전원 패드이다.
본 발명의 일실시예에 있어서, 각 제3 도전성 트레이스의 폭은 고정적이다.
또한, 본 발명은 전자 장치에 관한 것으로서, 전자 회로 기판 및 BGA 패키징을 포함한다. 상기 전자 회로 기판은 하나의 절연 기판, 복수개의 도전성 패드, 복수개의 제1 도전성 비아, 복수개의 제2 도전성 비아, 복수개의 제3 도전성 비아, 복수개의 제1 도전성 트레이스, 복수개의 제2 도전성 트레이스, 및 복수개의 제3 도전성 트레이스를 포함한다.
상기 절연 기판에는 적어도 하나의 제1 영역, 제2 영역 및 제3 영역이 있고, 상기 제1 영역에는 복수개의 제1 비아가 있고, 상기 제2 영역에는 복수개의 제2 비아가 있으며, 상기 제3 영역에는 복수개의 제3 비아가 있고, 상기 제1 영역은 제3 영역을 감싸고, 상기 제2 영역은 제1 영역을 감싼다.
도전성 패드는 작어도 2열의 방식으로 제1 영역에 설치하고, 각 열은 복수개의 바이어싱 패드 및 복수개의 시그널 패드를 포함하고, 적어도 하나의 바이어싱 패드는 2개의 상기 시그널 패드의 사이에 설치된다. 제1 도전성 비아는 절연 기판의 제1 비아 내에 대응하여 형성되고, 상기 도전성 패드의 바이어싱 패드에 대응하여 전기적으로 연결된다. 복수개의 제2 도전성 비아는 절연 기판의 제2 비아 내에 대응하여 형성되고, 상기 제2 영역에 가장 가까이 배열되는 각 하나의 시그널 패드는 제1 영역 상에 위치하는 제1 도전성 트레이스를 통하여 그중 하나의 제2 도전성 비아에 대응하여 전기적으로 연결된다. 복수개의 제3 도전성 비아는 절연 기판의 제3 비아 내에 대응하여 형성되고, 상기 제3 영역에 가장 가까이 배열되는 각 하나의 시그널 패드는 제1 영역 상에 위치하는 제2 도전성 트레이스를 통하여 그중 하나의 제3 도전성 비아에 대응하여 전기적으로 연결된다. 제3 도전성 트레이스는 절연 기판 내에 삽입 설치되어 시그널 패드 하방의 수직 위치까지 연장된다.
상기 도전성 패드는 BGA 패키징의 복수개 도전성 솔더 볼에 전기적으로 연결되어 물리적으로 접촉한다.
본 발명의 일실시예에 있어서, 상기 제1 도전성 트레이스와 상기 제2 도전성 트레이스는 직선 도전성 트레이스이고, 상기 제1 도전성 트레이스와 제2 도전성 트레이스의 길이는 제3 도전성 트레이스의 폭 및 서로 이웃하는 시그널 패드 중심과 바이어싱 패드 중심 사이의 간격에 의해 결정된다.
본 발명의 일실시예에 있어서, BGA 패키징은 FBGA 패키징, VFBGA(Very Fine Ball Grid Array) 패키징, μ패키징 또는 WBGA(Window Ball Grid Array) 패키징일 수 있다.
본 발명의 일실시예에 있어서, 상기 절연 기판은 폴리이미드를 포함하고, 제1 도전성 트레이스, 제2 도전성 트레이스, 제3 도전성 트레이스, 도전성 패드, 제1 도전성 비아, 제2 도전성 비아 및 제3 도전성 비아는 구리 또는 알루미늄을 포함한다.
본 발명의 일실시예에 있어서, 상기와 같은 도전성 패드는 4열로 배열된다.
본 발명의 일실시예에 있어서, 도전성 패드는 원형 또는 다각형이다.
본 발명의 일실시예에 있어서, 본 발명은 4개의 제1 영역을 더 포함한다.
본 발명의 일실시예에 있어서, 바이어싱 패드는 접지 패드 또는 전원 패드이다.
이하에서는 구체적인 실시예와 도면을 통하여 본 발명의 목적, 기술내용 및 기술효과를 더욱 상세하게 설명한다.
도 1은 선행 기술의 인쇄 회로 기판(PCB) 및 그 상방의 BGA 용접 패드의 평면도;
도 2는 선행 기술의 도전성 비아 및 도전성 트레이스의 설명도;
도 3은 본 발명 일실시예에 있어서 전자 회로 기판의 평면도;
도 4는 도 3에 있어서 A-A'선 구간을 따르는 단면도;
도 5는 도 3에 있어서 B-B'선 구간을 따르는 단면도;
도 6은 본 발명 일실시예에 있어서 제1 도전성 비아 및 제3 도전성 비아의 설명도; 및
도 7은 본 발명 일실시예에 있어서 전자 장치의 설명도.
이하에서는 첨부 도면을 통하여 본 발명의 실시예를 더욱 상세히 설명한다. 상기 도면은 설명도를 간소화한 것으로서 도시하는 구조 또는 방법은 본 발명의 관련 부품 및 조합 관계를 설명하는 것이다. 따라서 도면에서 도시하는 부품은 실제 실시에 따른 수량, 형상, 크기 등을 비율에 맞추어 제도한 것이 아니므로, 일부 크기 비율과 다른 관련 크기 비율이 과장되거나 간소화되어 처리되었을 수 있는데, 이는 보다 명확하기 설명하기 위한 것이다. 실제 실시에 따른 수량, 형상 또는 크기 비율은 선택적으로 설계 및 배치할 수 있으며, 상세한 부품 배치 구도는 더욱 복잡할 수 있다.
도 3 내지 6에서 도시하는 바와 같이, 도 4는 도 3에 있어서 A-A'선을 따르는 단면도이고, 도 5는 도 3에 있어서 B-B'선을 따르는 단면도이다. 따라서 전자 회로 기판의 완전한 구조는 도 3 내지 6에서 도시하는 바와 같다. 본 발명의 전자 회로 기판은 하나의 절연 기판(18), 복수개의 도전성 패드(20), 복수개의 제1 도전성 비아(22), 복수개의 제2 도전성 비아(24), 복수개의 제3 도전성 비아(26), 복수개의 제1 도전성 트레이스(28), 복수개의 제2 도전성 트레이스(30), 및 복수개의 제3 도전성 트레이스(32)를 포함한다. 각 제1 도전성 비아(22), 제2 도전성 비아(24) 및 제3 도전성 비아(26)는 모두 원주 형상이고, 상기 원주는 횡단면 반경 r을 가진다.
도전성 패드(20)는 원형 또는 다각형 형상일 수 있고, 시범적 일실시예에 있어서 도전성 패드(20)는 원형 형상이다. 절연 기판(18)은 폴리이미드(polyimide)를 포함한다. 1 도전성 트레이스(28), 제2 도전성 트레이스(30), 제3 도전성 트레이스(32), 도전성 패드(20), 제1 도전성 비아(22), 제2 도전성 비아(24) 및 제3 도전성 비아는 구리 또는 알루미늄을 포함할 수 있다.
절연 기판(18)에는 제1 표면(181) 및 제1 표면(181)과 상대하는 제2 표면(182)이 있고, 절연 기판(18)의 제1 표면(181)에는 제1 도전성 트레이스(28) 및 제2 도전성 트레이스(30)가 설치된다. 절연 기판(18)에는 적어도 하나의 제1 영역(34), 제2 영역(36) 및 제3 영역(38)이 있고, 제1 영역(34)에는 복수개의 제1 비아(183)가 있고, 제2 영역(36)에는 복수개의 제2 비아(184)가 있으며, 제3 영역(38)에는 복수개의 제3 비아(185)가 있다. 상기 제1 영역(34)은 제3 영역(38)을 감싸고, 제2 영역(36)은 제1 영역(34)을 감싼다.
도 3에서 도시하는 시범적 일실시예에 있어서, 상기 실시예는 4개의 제1 영역(34)이 있고, 도전성 패드(20)는 절연 기판(18)의 제1 표면(181)에 설치되어 제1 영역(34) 내에 위치한다. 도전성 패드(20)는 적어도 2열로 배열할 수 있고, 각 열은 복수개의 바이어싱 패드(biasing pad)(40) 및 복수개의 시그널 패드(signal pad)(42)를 포함한다. 상기 바이어싱 패드(40)와 시그널 패드(42)는 절연 기판(18)의 제1 표면(181)에 설치된다.
하나의 제1 영역(34)에는 3열의 도전성 패드(20)가 설치될 수 있고, 나머지 제1 영역(34)에는 각각 2열의 도전성 패드(20)가 설치될 수 있다. 도전성 패드(20)는 4열 이하로 배열될 수 있다.
바이어싱 패드(40)는 접지 패드 또는 전원 패드일 수 있고, 적어도 하나의 바이어싱 패드(40)는 2개의 이웃하는 시그널 패드(42) 사이에 설치된다. 제1 도전성 비아(22)는 제1 영역(34) 내에 설치되고, 제1 도전성 비아(22)는 절연 기판(18)의 제1 비아(183) 내에 대응하여 형성되고, 상기 도전성 패드(40)의 바이어싱 패드(20)에 대응하여 전기적으로 연결된다.
제2 도전성 비아(24)는 제2 영역(36) 내에 설치되고, 제2 도전성 비아(24)는 절연 기판(18)의 제2 비아(24) 내에 대응하여 형성되고, 제2 영역(36)에 가장 가까이 배열되는 각 하나의 시그널 패드(42)는 제1 도전성 트레이스(28)를 통하여 그중 하나의 제2 도전성 비아(24)에 대응하여 전기적으로 연결되고, 제1 도전성 트레이스(28)는 제1 영역(34)의 도전성 트레이스에 형성되어 제2 영역(36)까지 연장될 수 있고, 제1 도전성 트레이스(28)는 직선 도전성 트레이스일 수 있다.
제3 도전성 비아(26)는 제3 영역(38) 내에 설치되고, 제3 도전성 비아(26)는 절연 기판(18)의 제3 비아(185) 내에 대응하여 형성되고, 상기 제3 영역(38)에 가장 가까이 배열되는 각 하나의 시그널 패드(42)는 제2 도전성 트레이스(30)를 통하여 그중 하나의 제3 도전성 비아(26)에 대응하여 전기적으로 연결되고, 제2 도전성 트레이스(30)는 제1 영역(34)의 도전성 트레이스에 형성되어 제3 영역(38)까지 연장될 수 있고, 제2 도전성 트레이스(30)는 직선 도전성 트레이스일 수 있다.
제3 도전성 트레이스(32)는 절연 기판(18)의 제1 표면(181)과 제2 표면(182) 사이에 삽입 설치되고, 제3 도전성 트레이스(32)는 시그널 패드(42) 하방의 수직 위치까지 연장된다.
도 3 및 6에서 도시하는 바와 같이, 시그널 패드(42)는 도면의 점선 동그라미에서 도시하는 바와 같으며, 제1 도전성 트레이스(28)와 제2 도전성 트레이스(30)의 길이는 제3 도전성 트레이스(32)의 폭(w) 및 시그널 패드(42)의 중심과 그 이웃하는 바이어싱 패드(40)의 중심 사이 간격(D2)에 의해 결정되고, 바이어싱 패드(40)의 중심과 제1 도전성 비아(22)의 중심은 서로 상대적으로 가지런하고, 제3 도전성 트레이스(32)와 제1 도전성 비아(22) 사이의 최소 간격은 g이며, 제3 도전성 트레이스(32)와 제2 도전성 비아(24) 사이의 최소 간격도 g이고, 제1 도전성 비아(22)의 중심과 제2 도전성 비아(24) 중심 사이의 거리는 거리(D3)로 표시되고, 상기 거리(D3)는 방정식 D3=w+2g+2r에 의거하여 계산할 수 있으며, D3 > D2이다.
따라서, 제2 도전성 비아(24)의 중심과 시그널 패드(42)의 중심의 사이 거리는 거리(D4)로 표시되며, 거리(D2, D3 및 D4)는 하나의 직각 삼각형을 형성하기 때문에, 거리(D2, D3) 및 피타고라스의 정리에 의거하여 거리(D4)를 획득할 수 있다. D4가 비교적 길면 제1 도전성 트레이스(28)로 비교적 길고, 이러한 방식으로 제3 도전성 트레이스(32)가 어디를 통과하는지를 불문하고, 각 제3 도전성 트레이스(32)의 폭은 모두 고정적이다.
마찬가지로, 제2 도전성 트레이스(30)의 길이도 계산 가능하다. 본 발명은 시그널 패드(42)에 대응하는 도전성 비아의 위치를 바꾸어 2개의 이웃하는 도전성 비아 사이의 거리를 증가시켰다. 따라서, 절연 기판(18) 내에 삽입 설치되는 제3 도전성 트레이스(32)의 폭이 고정적이기 때문에, 제3 도전성 트레이스(32)의 저항을 매칭시키기 편리하고, PCB 제조업체의 제조 능력 한계를 낮추고 PCB 제조 원가를 절감시킬 수 있다.
도 3 및 7에서 도시하는 바와 같이, 본 발명의 전자 장치는 상기 전자 회로 기판 및 BGA 패키징(44), 예를 들어 FBGA 패키징, VFBGA 패키징, μ패키징 또는 WBGA 패키징을 포함하나 이에 한정되지 않는다. 상기와 같은 도전성 패드(20)는 BGA 패키징(44)의 도전성 솔더 볼에 전기적으로 연결되고 물리적으로 접촉된다.
상기 내용을 종합하면, 본 발명은 제3 도전성 트레이스의 폭을 바꾸지 않은 상태에서 전자 회로 기판을 제조하며 BGA 패키징에 응용하는 전자 회로 기판의 제조 원가를 절감시킬 수 있다.
상기 실시예는 본 발명의 기술사상 및 특징을 설명하기 위한 것으로서 본 발명이 속한 기술분야의 당업자가 본 발명의 내용을 이해하고 실시할 수 있도록 하는 데에 목적이 있다. 따라서 상기 실시예는 본 발명의 보호범위를 제한하지 않으며, 본 발명에서 공개한 정신을 기반으로 동등한 수준의 변화 또는 수식을 진행한 경우, 이는 모두 본 발명의 보호범위 내에 속한다.
10:BGA 용접 패드, 12:PCB, 14:도전성 트레이스, 16:도전성 비아, 18:절연 기판, 181:제1 표면, 182:제2 표면, 183:제1 비아, 184:제2 비아, 185:제3 비아, 20:도전성 패드, 22:제1 도전성 비아, 24:제2 도전성 비아, 26:제3 도전성 비아, 28:제1 도전성 트레이스, 30:제2 도전성 트레이스, 32:제3 도전성 트레이스, 34:제1 영역, 36:제2 영역, 38:제3 영역, 40:바이어성 패드, 42:시그널 패드, 44:BGA 패키징

Claims (10)

  1. 하나의 절연 기판, 복수개의 도전성 패드, 복수개의 제1 도전성 비아, 복수개의 제2 도전성 비아, 복수개의 제3 도전성 비아, 복수개의 제1 도전성 트레이스, 복수개의 제2 도전성 트레이스, 및 복수개의 제3 도전성 트레이스를 포함하되;
    상기 절연 기판에는 적어도 하나의 제1 영역, 제2 영역 및 제3 영역이 있고, 상기 제1 영역에는 복수개의 제1 비아가 있으며, 상기 제2 영역에는 복수개의 제2 비아가 있고, 상기 제3 영역에는 복수개의 제3 비아가 있으며, 적어도 하나의 상기 제1 영역은 상기 제3 영역을 감싸고, 상기 제2 영역은 상기 제1 영역을 감싸며;
    상기 복수개의 도전성 패드는 적어도 2열의 방식으로 적어도 하나의 상기 제1 영역에 설치되고, 적어도 2열의 각 열은 복수개의 바이어싱 패드(biasing pad) 및 복수개의 시그널 패드를 포함하며, 적어도 하나의 상기 바이어싱 패드는 2개의 상기 시그널 패드의 사이에 설치되고;
    상기 복수개의 제1 도전성 비아는 상기 절연 기판의 제1 비아 내에 대응하여 형성되고, 상기 도전성 패드의 바이어싱 패드에 대응하여 전기적으로 연결되며;
    상기 복수개의 제2 도전성 비아는 상기 절연 기판의 제2 비아 내에 대응하여 형성되고, 상기 제2 영역에 가장 가까이 배열되는 각 하나의 시그널 패드는 적어도 하나의 제1 영역에 위치하는 제1 도전성 트레이스를 통하여 그중 하나의 제2 도전성 비아에 대응하여 전기적으로 연결되고;
    상기 복수개의 제3 도전성 비아는 상기 절연 기판의 제3 비아 내에 대응하여 형성되고, 상기 제3 영역에 가장 가까이 배열되는 각 하나의 시그널 패드는 적어도 하나의 제1 영역에 위치하는 제2 도전성 트레이스를 통하여 그중 하나의 제3 도전성 비아에 대응하여 전기적으로 연결되며; 및
    상기 복수개의 제3 도전성 트레이스는 상기 절연 기판 내에 삽입 설치되어 상기 시그널 패드 하방의 수직 위치까지 연장되는 것을 특징으로 하는 전자 회로 기판.
  2. 제1항에 있어서,
    상기 제1 도전성 트레이스와 상기 제2 도전성 트레이스는 직선 도전성 트레이스이고, 상기 제1 도전성 트레이스와 상기 제2 도전성 트레이스의 길이는 상기 제3 도전성 트레이스의 폭 및 서로 이웃하는 시그널 패드 중심과 상기 바이어싱 패드 중심 사이의 간격에 의해 결정되며;
    상기 각 제3 도전성 트레이스의 폭은 고정적인 것을 특징으로 하는 전자 회로 기판.
  3. 제1항에 있어서,
    상기 도전성 패드는 전기적으로 연결되어 BGA(Ball Grid Array) 패키징의 도전성 솔더 볼에 물리적으로 접촉하고;
    상기 BGA 패키징은 FBGA(Fine Ball Grid Array) 패키징, VFBGA(Very Fine Ball Grid Array) 패키징, μ패키징 또는 WBGA(Window Ball Grid Array) 패키징인 것을 특징으로 하는 전자 회로 기판.
  4. 제1항에 있어서,
    상기 절연 기판은 폴리이미드(polyimide)를 포함하고;
    상기 제1 도전성 트레이스, 제2 도전성 트레이스, 제3 도전성 트레이스, 도전성 패드, 제1 도전성 비아, 제2 도전성 비아 및 제3 도전성 비아는 구리 또는 알루미늄을 포함하는 것을 특징으로 하는 전자 회로 기판.
  5. 제1항에 있어서,
    상기 바이어싱 패드는 접지 패드 또는 전원 패드인 것을 특징으로 하는 전자 회로 기판.
  6. 하나의 전자 회로 기판을 포함하되;
    상기 전자 회로 기판은,
    적어도 하나의 제1 영역, 하나의 제2 영역 및 하나의 제3 영역이 있고, 적어도 하나의 상기 제1 영역에는 복수개의 제1 비아가 있으며, 상기 제2 영역에는 복수개의 제2 비아가 있고, 상기 제3 영역에는 복수개의 제3 비아가 있으며, 적어도 하나의 상기 제1 영역은 상기 제3 영역을 감싸고, 상기 제2 영역은 적어도 하나의 제1 영역을 감싸는 절연 기판;
    적어도 2열의 방식으로 적어도 하나의 상기 제1 영역에 설치되고, 적어도 2열의 상기 각 열은 복수개의 바이어싱 패드 및 복수개의 시그널 패드를 포함하며, 적어도 하나의 상기 바이어싱 패드는 2개의 상기 시그널 패드의 사이에 설치되는 도전성 패드;
    상기 절연 기판의 상기 제1 비아 내에 대응하여 형성되고, 상기 도전성 패드의 상기 바이어싱 패드에 대응하여 전기적으로 연결되는 복수개의 제1 도전성 비아;
    상기 절연 기판의 상기 제2 비아 내에 대응하여 형성되고, 상기 제2 영역에 가장 가까이 배열되는 상기 각 하나의 시그널 패드는 적어도 하나의 제1 영역에 위치하는 제1 도전성 트레이스를 통하여 상기 각 하나의 제2 도전성 비아에 대응하여 전기적으로 연결되는 복수개의 제2 도전성 비아;
    상기 절연 기판의 상기 제3 비아 내에 대응하여 형성되고, 상기 제3 영역에 가장 가까이 배열되는 상기 각 하나의 시그널 패드는 적어도 하나의 상기 제1 영역에 위치하는 제2 도전성 트레이스를 통하여 상기 각 하나의 제3 도전성 비아에 대응하여 전기적으로 연결되는 복수개의 제3 도전성 비아; 및
    상기 절연 기판 내에 삽입 설치되어 상기 시그널 패드 하방의 수직 위치까지 연장되는 복수개의 제3 도전성 트레이스; 및
    도전성 솔더 볼이 전기적으로 연결되어 상기 도전성 패드에 물리적으로 접촉하는 하나의 BGA 패키징;
    를 포함하는 것을 특징으로 하는 전자 장치.
  7. 제6항에 있어서,
    상기 제1 도전성 트레이스와 상기 제2 도전성 트레이스는 직선 도전성 트레이스이고, 상기 제1 도전성 트레이스와 상기 제2 도전성 트레이스의 길이는 상기 제3 도전성 트레이스의 폭 및 서로 이웃하는 시그널 패드 중심과 상기 바이어싱 패드 중심 사이의 간격에 의해 결정되며;
    상기 각 제3 도전성 트레이스의 폭은 고정적인 것을 특징으로 하는 전자 장치.
  8. 제6항에 있어서,
    상기 BGA 패키징은 FBGA(Fine Ball Grid Array) 패키징, VFBGA(Very Fine Ball Grid Array) 패키징, μ패키징 또는 WBGA(Window Ball Grid Array) 패키징인 것을 특징으로 하는 전자 장치.
  9. 제6항에 있어서,
    상기 절연 기판은 폴리이미드(polyimide)를 포함하고;
    상기 제1 도전성 트레이스, 제2 도전성 트레이스, 제3 도전성 트레이스, 도전성 패드, 제1 도전성 비아, 제2 도전성 비아 및 제3 도전성 비아는 구리 또는 알루미늄을 포함하는 것을 특징으로 하는 전자 장치.
  10. 제6항에 있어서,
    상기 바이어싱 패드는 접지 패드 또는 전원 패드인 것을 특징으로 하는 전자 장치.
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