KR101209045B1 - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents
박막 트랜지스터 표시판 및 그 제조 방법 Download PDFInfo
- Publication number
- KR101209045B1 KR101209045B1 KR1020060089453A KR20060089453A KR101209045B1 KR 101209045 B1 KR101209045 B1 KR 101209045B1 KR 1020060089453 A KR1020060089453 A KR 1020060089453A KR 20060089453 A KR20060089453 A KR 20060089453A KR 101209045 B1 KR101209045 B1 KR 101209045B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- data line
- forming
- contact hole
- pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 43
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000010408 film Substances 0.000 claims abstract description 114
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 46
- 238000000034 method Methods 0.000 claims abstract description 32
- 238000002161 passivation Methods 0.000 claims abstract description 32
- 239000004020 conductor Substances 0.000 claims abstract description 31
- 239000004065 semiconductor Substances 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000005530 etching Methods 0.000 claims abstract description 18
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 25
- 239000012535 impurity Substances 0.000 claims description 13
- 230000000903 blocking effect Effects 0.000 claims description 11
- 230000001681 protective effect Effects 0.000 claims description 7
- 230000005540 biological transmission Effects 0.000 claims description 5
- 238000004380 ashing Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 2
- 238000010030 laminating Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 101
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- 229910045601 alloy Inorganic materials 0.000 description 10
- 239000000956 alloy Substances 0.000 description 10
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 239000011651 chromium Substances 0.000 description 7
- 239000004973 liquid crystal related substance Substances 0.000 description 7
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 6
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 6
- 229910052804 chromium Inorganic materials 0.000 description 6
- 229910052750 molybdenum Inorganic materials 0.000 description 5
- 239000011733 molybdenum Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 239000012044 organic layer Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 229910001316 Ag alloy Inorganic materials 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- ZGHDMISTQPRNRG-UHFFFAOYSA-N dimolybdenum Chemical compound [Mo]#[Mo] ZGHDMISTQPRNRG-UHFFFAOYSA-N 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
- H10D86/021—Manufacture or treatment of multiple TFTs
- H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것으로, 기판 위에 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체층을 형성하는 단계, 상기 반도체층 위에 데이터선 및 드레인 전극을 형성하는 단계, 상기 데이터선 및 상기 드레인 전극 위에 보호막을 적층하는 단계, 상기 보호막 위에 제1 부분과 상기 제1 부분보다 얇은 제2 부분을 포함하는 제1 감광막을 형성하는 단계, 상기 제1 감광막을 마스크로 상기 보호막을 식각하여 상기 데이터선의 일부를 노출하는 제1 예비 접촉 구멍을 형성하는 단계, 상기 제1 감광막의 제2 부분을 제거하는 단계, 상기 제1 감광막의 제1 부분을 마스크로 상기 보호막을 식각하여 상기 제1 예비 접촉 구멍을 넓힌 제1 접촉 구멍 및 개구부를 형성하는 단계, 도전체막을 적층하는 단계, 그리고 상기 제1 감광막과 그 위에 위치한 상기 도전체막 부분을 제거하여 상기 개구부 내의 화소 전극 및 상기 제1 접촉 구멍 내의 제1 접촉 보조 부재를 형성하는 단계를 포함한다.
박막 트랜지스터 표시판, 슬릿, 마스크, 리프트오프, 언더컷, 3매마스크
Description
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 2a 및 도 2b는 각각 도 1의 박막 트랜지스터 표시판을 IIa-IIa 선 및 IIb-IIb 선을 따라 잘라 도시한 단면도이다.
도 3, 도 6, 도 10 및 도 12는 각각 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이다.도 4a 및 도 4b는 각각 도 3의 박막 트랜지스터 표시판을 IVa-IVa 선 및 IVb-IVb 선을 따라 잘라 도시한 단면도이다.도 5a 및 도 5b는 도 4a 및 도 4b 다음 단계에서의 도면이다.도 7a 및 도 7b는 각각 도 6의 박막 트랜지스터 표시판을 VIIa-VIIa선 및 VIIb-VIIb 선을 따라 잘라 도시한 단면도이다.
도 8a 및 도 8b는 도 7a 및 도 7b 다음 단계에서의 도면이다.
도 9a 및 도 9b는 도 8a 및 도 8b 다음 단계에서의 도면이다.
도 11a 및 도 11b는 각각 도 10에 도시한 박막 트랜지스터 표시판을 XIa-XIa 선 및 XIb-XIb 선을 따라 잘라 도시한 단면도이다.
도 13a 및 도 13b는 각각 도 12의 박막 트랜지스터 표시판을 XIIa-XIIa 선 및 XIIb-XIIb 선을 따라 잘라 도시한 단면도이다.
도 14는 도 13b의 다른 모습을 나타낸 도면이다.
도 15a 및 도 15b는 각각 도 13a 및 도 13b 다음 단계에서의 단면도이다.
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
박막 트랜지스터 표시판(thin film transistor, TFT)은 액정 표시 장치나 유기 발광 표시 장치(organic light emitting diode display) 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로 사용된다.
박막 트랜지스터 표시판은 게이트 신호를 전달하는 게이트선과 데이터 신호를 전달하는 데이터선, 게이트선과 데이터선에 연결되어 있는 박막 트랜지스터 및 박막 트랜지스터와 연결되어 있는 화소 전극 등을 포함하고 있다.
박막 트랜지스터는 게이트선을 통하여 전달되는 게이트 신호에 따라 데이터선을 통하여 화소 전극에 전달되는 데이터 신호를 제어하는 스위칭 소자로서, 게이트선에 연결되어 있는 게이트 전극과 채널을 형성하는 반도체층, 데이터선에 연결되어 있는 소스 전극과 반도체층을 중심으로 소스 전극과 마주하는 드레인 전극 등으로 이루어진다.
그런데 이러한 박막 트랜지스터 표시판을 제조하기 위해서는 여러 번의 사진 식각 공정이 소요된다. 각 사진 식각 공정은 복잡한 여러 세부 공정들을 포함하고 있어서 사진 식각 공정의 횟수가 박막 트랜지스터 표시판 제조 공정의 소요 시간과 비용을 좌우한다.
따라서 드레인 전극과 화소 전극의 연결 구조 및 화소 전극, 그리고 게이트선과 데이터선을 외부 구동 회로와 연결하는 접촉 구멍 및 접촉 보조 부재를 동시에 형성함으로써 화소 전극을 형성하기 위한 별도의 사진 식각 공정을 생략하여 전체 공정을 간소화할 수 있다.
이와 같은 박막 트랜지스터 표시판을 제조할 때에는 데이터선 및 드레인 전극 상부에 보호막을 형성하고, 보호막 상부에 감광막을 형성하고, 감광막을 마스크로 보호막을 식각하여 접촉 구멍과 개구부 등을 형성한다. 감광막을 제거하지 않은 상태에서 투명 도전체막을 적층한 다음에 감광막을 제거하면 감광막 위에 위치하는 투명 도전체막 부분이 감광막과 함께 떨어져 나간다. 그러면 투명 도전체막의 남아 있는 부분이 접촉 보조 부재와 화소 전극이 된다.
이와 같은 리프트 오프 방식에서는 보호막에 접촉 구멍과 개구부를 만들 때 접촉 구멍과 개구부를 통해서 노출된 데이터선과 드레인 전극 등이 함께 식각되어 단선이나 접촉 불량이 생길 수 있다. 따라서 접촉 구멍과 개구부를 만들기 위한 감광막의 경사를 완만하게 형성한다. 그러나 이 경우 감광막의 잔류물 없이 완전히 제거하기 어려운 문제점이 있다.
본 발명이 이루고자 하는 한 기술적 과제는 박막 트랜지스터 표시판의 제조 공정을 간소화하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 감광막 찌꺼기로 인한 문제를 줄이는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 게이트선 및 데이터선의 패드가 손상되지 않도록 하는 것이다.
이러한 기술적 과제를 해결하기 위한 본 발명의 한 특징에 따른 박막 트랜지스터 표시판의 제조 방법은, 기판 위에 다른 층 또는 외부 장치와의 접속을 위한 패드를 포함하는 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체층을 형성하는 단계, 상기 반도체층 위에 다른 층 또는 외부 장치와의 접속을 위한 패드를 포함하는 데이터선 및 드레인 전극을 형성하는 단계, 상기 데이터선 및 상기 드레인 전극 위에 보호막을 적층하는 단계, 상기 보호막 위에 제1 부분과 상기 제1 부분보다 얇은 제2 부분을 포함하는 제1 감광막을 형성하는 단계, 상기 제1 감광막을 마스크로 상기 보호막을 식각하여 상기 데이터선의 일부를 노출하는 제1 예비 접촉 구멍을 형성하는 단계, 상기 제1 감광막의 제2 부분을 제거하는 단계, 상기 제1 감광막의 제1 부분을 마스크로 상기 보호막을 식각하여 상기 제1 예비 접촉 구멍을 넓힌 제1 접촉 구멍 및 개구부를 형성하는 단계, 도전체막을 적층하는 단계, 그리고 상기 제1 감광막과 그 위에 위치한 상기 도전체막 부분을 제거하여 상기 개구부 내의 화소 전극 및 상기 제1 접촉 구멍 내의 제1 접촉 보조 부재를 형성하는 단계를 포함한다.
상기 제1 예비 접촉 구멍 형성하는 단계에서 상기 제1 감광막을 마스크로 상 기 보호막 및 게이트 절연막을 식각하여 상기 게이트선의 일부를 노출하는 제2 예비 접촉 구멍을 형성하는 단계를 함께 수행하는 것이 바람직하다.
상기 제1 접촉 구멍 형성하는 단계에서 상기 제1 감광막의 제1 부분을 마스크로 상기 보호막 및 게이트 절연막을 식각하여 상기 제2 예비 접촉 구멍을 넓힌 제2 접촉 구멍을 형성하는 단계를 함께 수행하는 것이 바람직하다.
상기 제1 접촉 보조 부재 형성하는 단계에서 상기 제2 접촉 구멍 내의 제2 접촉 보조 부재를 형성하는 단계를 함께 수행하는 것이 바람직하다.
상기 제1 부분과 제2 부분을 포함하는 제1 감광막을 형성하는 단계는 차광 영역, 슬릿형 반투과 영역 및 투과 영역을 포함하는 광마스크를 이용하여 형성하는 것이 바람직하다.
상기 제1 감광막의 제2 부분은 광마스크의 슬릿형 반투과 영역과 마주하도록 하여 형성하는 것이 바람직하다.
상기 제1 감광막의 제2 부분은 상기 데이터선의 패드의 일부 위에 형성하는 것이 바람직하다.
상기 제1 감광막의 제2 부분은 상기 게이트선의 패드의 일부 위에 형성하는 것이 바람직하다.
상기 제1 예비 접촉 구멍을 넓힌 제1 접촉 구멍 및 개구부를 형성하는 단계에서 상기 제1 예비 접촉 구멍을 일부 방향으로 넓히는 것이 바람직하다.
상기 제2 예비 접촉 구멍을 넓힌 제2 접촉 구멍을 형성하는 단계에서 상기 제2 예비 접촉 구멍을 일부 방향으로 넓히는 것이 바람직하다.
상기 게이트의 패드 및 데이터선의 패드 일부 위에 형성된 제1 감광막의 제2 부분과 상기 게이트의 패드 및 데이터선의 패드 일부 위에 형성된 제1 감광막이 없는 부분의 비율이 (1~10):(1~10)인 것이 바람직하다.
상기 감광막의 제2 부분을 제거하는 단계는 애싱 공정을 포함하는 것이 바람직하다.
상기 화소 전극은 IZO 또는 ITO의 투명한 도전 물질로 형성하는 것이 바람직하다.
상기 반도체층 형성 단계와 상기 데이터선 및 상기 드레인 전극 형성 단계는, 상기 게이트선 위에 게이트 절연막, 진성 비정질 규소층, 불순물 비정질 규소층, 데이터 도전층을 차례로 증착하는 단계, 상기 데이터 도전층 위에 위치에 따라 두께가 상이한 제2 감광막을 형성하는 단계, 그리고 상기 제2 감광막을 마스크로 하여 상기 데이터 도전층, 상기 불순물 비정질 규소층 및 상기 진성 비정질 규소층을 선택적으로 식각하여 상기 반도체층, 상기 데이터선 및 상기 드레인 전극을 형성하는 단계를 포함하는 것이 바람직하다.
이러한 기술적 과제를 해결하기 위한 본 발명의 한 특징에 따른 박막 트랜지스터는 기판, 상기 기판 위에 형성되어 있으며, 다른 층 또는 외부 장치와의 접속을 위한 패드를 포함하는 게이트선, 상기 게이트선 위에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 반도체층, 상기 반도체층 위에 형성되어 있으며, 다른 층 또는 외부 장치와의 접속을 위한 패드를 포함하는 데이터선 및 드레인 전극, 상기 게이트 절연막, 상기 데이터선 및 상기 드레인 전극의 제1 부분 위에 형성되어 있는 보호막, 상기 드레인 전극의 제2 부분 위에 형성되어 있는 화소 전극을 포함하고, 상기 반도체층과 상기 데이터선 및 상기 드레인 전극의 평면 모양이 상기 데이터선 및 상기 드레인 전극 사이를 제외하면 실질적으로 동일하며, 상기 데이터선의 패드의 두께가 균일하지 않다.
상기 반도체와 상기 데이터선 및 상기 드레인 전극 사이에 형성되어 있는 저항성 접촉층을 더 포함하는 것이 바람직하다.
상기 데이터선의 패드 위에는 저항성 접촉 부재가 형성되어 있는 것이 바람직하다.
상기 게이트선의 패드의 두께가 균일하지 않은 것이 바람직하다.
상기 게이트선의 패드 위에는 저항성 접촉 부재가 형성되어 있는 것이 바람직하다.
상기 화소 전극은 IZO 또는 ITO의 투명한 도전 물질로 이루어진 것이 바람직하다.
상기 접촉 보조 부재는 IZO 또는 ITO의 투명한 도전 물질로 이루어진 것이 바람직하다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나 타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법에 대하여 첨부한 도면을 참고로 하여 상세하게 설명한다.
먼저, 도 1 내지 도 2b를 참고로 하여 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 2a는 도 1의 박막 트랜지스터 표시판을 IIa-IIa 선을 따라 잘라 도시한 단면도이며, 도 2b는 도 1의 박막 트랜지스터 표시판을 IIb-IIb 선을 따라 잘라 도시한 단면도이다.
투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 복수의 게이트선(gate line)(121) 이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 위로 돌출한 복수의 게이트 전극(gate electrode)(124)과 다른 층 또는 외부 구동 회로와의 접속을 위한 넓은 패드(129)를 포함한다. 게이트 신호를 생성하는 게이트 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(flexible printed circuit film)(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착되거나, 기판(110)에 집적될 수 있다. 게이트 구동 회로가 기판(110) 위에 집적되어 있는 경우 게이트선(121)이 연장되어 이와 직접 연결될 수 있다.
게이트선(121)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 만들어질 수 있다. 그러나 이들은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수도 있다. 이 중 한 도전막은 신호 지연이나 전압 강하를 줄일 수 있도록 비저항(resistivity)이 낮은 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 만들어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 탄탈륨, 티타늄 등으로 만들어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 (합금) 상부막 및 알루미늄 (합금) 하부막과 몰리브덴 (합금) 상부막을 들 수 있다. 그러나 게이트선(121)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
게이트선(121)의 측면은 기판(110)의 면에 대하여 경사져 있으며, 그 경사각은 약 30 내지 약 80°인 것이 바람직하다.
게이트선(121) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 또는 다결정 규소(polysilicon) 등으로 만들어진 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며, 게이트 전극(124)을 향하여 뻗어 나온 복수의 돌출부(projection)(154)를 포함한다.
반도체(151) 위에는 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 저항성 접촉 부재(161, 165)는 인 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 선형 저항성 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 저항성 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 배치되어 있다.
반도체(151)와 저항성 접촉 부재(161, 165)의 측면 역시 기판(110) 면에 대하여 경사져 있으며 경사각은 30° 내지 80°정도이다.
저항성 접촉 부재(161, 165) 위에는 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.
데이터선(171)은 데이터 전압을 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 게이트 전극(124)을 향하여 뻗어 C자형으로 굽은 복수의 소스 전극(source electrode)(173)과 다른 층 또는 외부 장치와의 접속을 위한 넓은 패드(179)를 포함한다. 데이터 신호를 생성하는 데이터 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(도시하지 않 음) 위에 장착되거나, 기판(110) 위에 직접 장착되거나, 기판(110)에 집적될 수 있다. 데이터 구동 회로가 기판(110) 위에 집적되어 있는 경우, 데이터선(171)이 연장되어 이와 직접 연결될 수 있다.
드레인 전극(175)은 데이터선(171)과 분리되어 있으며 게이트 전극(124)을 중심으로 소스 전극(173)과 마주한다. 각 드레인 전극(175)은 넓은 한 쪽 끝 부분 또는 확장부(177)와 막대형인 다른 끝 부분을 가지고 있으며, 막대형 끝 부분은 소스 전극(173)으로 일부 둘러싸여 있다.
하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
데이터선(171) 및 드레인 전극(175)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어지는 것이 바람직하며, 내화성 금속막(도시하지 않음)과 저저항 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴 (합금) 하부막과 알루미늄 (합금) 상부막의 이중막, 몰리브덴 (합금) 하부막과 알루미늄 (합금) 중간막과 몰리브덴 (합금) 상부막의 삼중막을 들 수 있다. 그러나 데이터선(171) 및 드레인 전극(175)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
데이터선(171) 및 드레인 전극(175) 또한 그 측면이 기판(110) 면에 대하여 30° 내지 80° 정도의 경사각으로 기울어진 것이 바람직하다.
저항성 접촉 부재(161, 165)는 그 아래의 반도체(151)와 그 위의 데이터선(171) 및 드레인 전극(175) 사이에만 존재하며 이들 사이의 접촉 저항을 낮추어 준다.
선형 반도체(151)는 데이터선(171)과 드레인 전극(175) 및 그 아래의 저항성 접촉 부재(161, 165)와 거의 동일한 평면 모양이다. 그러나 반도체(151)에는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)으로 가리지 않고 노출된 부분이 있다.
게이트선(121), 데이터선(171) 및 노출된 반도체(154) 부분 전체와 드레인 전극(175) 일부 위에는 질화규소, 산화규소 따위의 무기 절연물로 만들어진 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 질화규소, 산화규소 따위의 무기 절연물로 만들어질 수 있다. 그러나 보호막(180)은 유전 상수(dielectric constant)는 약 4.0 이하인 유기 절연물로 만들어질 수 있다. 보호막(180)은 또한 유기막의 우수한 절연 특성을 살리면서도 노출된 반도체(151) 부분에 해가 가지 않도록 하부 무기막과 상부 유기막의 이중막 구조를 가질 수도 있다.
보호막(180)은 데이터선(171)의 패드(179)를 드러내는 복수의 접촉 구멍(contact hole)(182)을 가지고 있으며, 게이트선(121)과 데이터선(171)으로 둘러싸인 영역에 위치하는 복수의 개구부(187)을 가지고 있다. 개구부(187)는 드레인 전극(175)의 일부와 게이트 절연막(140)의 일부를 드러내고 있다.
또한 보호막(180)과 게이트 절연막(140)은 게이트선(121)의 패드(129)를 드 러내는 복수의 접촉 구멍(181)을 가지고 있다.
보호막(180)의 개구부(187)에는 복수의 화소 전극(pixel electrode)(191)이 형성되어 있고, 접촉 구멍(181, 182)에는 복수의 접촉 보조 부재(contact assistant)(81, 82)가 형성되어 있다. 화소 전극(191)과 접촉 보조 부재(81, 82)는 IZO 또는 ITO 따위의 투명한 도전 물질이나 알루미늄, 은, 크롬 또는 그 합금 등의 반사성 금속으로 만들어질 수 있다.
화소 전극(191)과 접촉 보조 부재(81, 82)의 경계는 보호막(180)의 경계와 실질적으로 일치한다. 상세하게 설명하자면, 화소 전극(191)의 경계는 개구부(187)의 경계와 실질적으로 일치하고, 접촉 보조 부재(81, 82)의 경계는 접촉 구멍(81, 82)의 경계와 실질적으로 일치한다.
화소 전극(191)은 개구부(187)를 통하여 노출된 드레인 전극(175)과 직접 접촉하며 드레인 전극(175)으로부터 데이터 전압을 인가 받는다.
데이터 전압이 인가된 화소 전극(191)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층(도시하지 않음)의 액정 분자의 방향을 결정한다. 이와 같이 결정된 액정 분자의 방향에 따라 액정층을 통과하는 빛의 편광이 달라진다. 화소 전극(191)과 공통 전극은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지한다.
접촉 보조 부재(81, 82)는 각각 접촉 구멍(181, 182)을 통하여 게이트 선(121)의 패드(129) 및 데이터선(171)의 패드(179)와 연결된다. 접촉 보조 부재(81, 82)는 게이트선(121)의 패드(129) 및 데이터선(171)의 패드(179)와 외부 장치와의 접착성을 보완하고 이들을 보호한다.
그러면, 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에서 대하여 도 3 내지 도 15b와 앞서의 도 1 내지 도 2b를 참고로 하여 상세히 설명한다.
도 3, 도 6, 도 10 및 도 12는 각각 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이다. 도 4a 및 도 4b는 각각 도 3의 박막 트랜지스터 표시판을 IVa-IVa 선 및 IVb-IVb 선을 따라 잘라 도시한 단면도이며, 도 5a 및 도 5b는 도 4a 및 도 4b 다음 단계에서의 도면이다. 도 7a 및 도 7b는 각각 도 6의 박막 트랜지스터 표시판을 VIIa-VIIa선 및 VIIb-VIIb 선을 따라 잘라 도시한 단면도이고, 도 8a 및 도 8b는 도 7a 및 도 7b 다음 단계에서의 도면이고, 도 9a 및 도 9b는 도 8a 및 도 8b 다음 단계에서의 도면이다. 도 11a 및 도 11b는 각각 도 10에 도시한 박막 트랜지스터 표시판을 XIa-XIa 선 및 XIb-XIb 선을 따라 잘라 도시한 단면도이다. 도 13a 및 도 13b는 각각 도 12의 박막 트랜지스터 표시판을 XIIa-XIIa 선 및 XIIb-XIIb 선을 따라 잘라 도시한 단면도이다. 도 14는 도 13b의 다른 모습을 나타낸 도면이다. 도 15a 및 도 15b는 각각 도 13a 및 도 13b 다음 단계에서의 단면도이다.
먼저, 도 3 내지 4b에 도시한 바와 같이, 절연 기판(110) 위에 스퍼터링 따 위의 방법으로 금속막을 적층하고 사진 식각하여 게이트 전극(124)과 패드(129)를 포함하는 복수의 게이트선(121)을 형성한다.
다음, 도 5a 및 도 5b에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(150), 불순물 비정질 규소층(160)을 화학 기상 증착(CVD) 등으로 연속하여 적층한 다음, 금속 따위의 도전체층(170)을 스퍼터링 등의 방법으로 적층한다. 이어 도전체층(170) 위에 약 1 μm 내지 2 μm의 두께의 감광막(40)을 도포하고, 광마스크(도시하지 않음)를 통하여 노광 및 현상한다. 현상된 감광막(40)의 두께는 위치에 따라 다른데, 도 5a 및 도 5b에서 감광막(40)은 복수의 제1 부분(42)과 이보다 얇은 복수의 제2 부분(44)을 포함한다. 제1 부분(42)은 영역(A)(이하 "배선 영역(wire area)"이라 함)에 위치하고 제2 부분(44)은 영역(B)(이하 "채널 영역(channel area)"이라 함)에 위치한다. 감광막(40)은 배선 영역(A)과 채널 영역(B) 외의 나머지 영역(C)(이하 "기타 영역"이라 함)에 존재하지 않는다.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있는데, 노광 마스크에 투과 영역(light transmitting area)과 차광 영역(light blocking area)뿐 아니라 반투과 영역(translucent area)을 두는 것이 그 예이다. 반투과 영역에는 슬릿(slit) 패턴, 격자 패턴(lattice pattern) 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)보다 작은 것이 바람직하다. 다른 예로는 리플로우(reflow)가 가능한 감광막을 사용하는 것이다. 즉, 투과 영역과 차광 영역만을 지닌 통상의 마스 크로 리플로우 가능한 감광막을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성한다.
적절한 공정 조건을 주면 감광막(40)의 두께 차 때문에 하부 층들을 선택적으로 식각할 수 있다. 따라서 일련의 식각 단계를 통하여 도 6 내지 도 7b에 도시한 바와 같은 소스 전극(173) 및 패드(179)를 포함하는 복수의 데이터선(171) 및 복수의 드레인 전극(175)을 형성하고 돌출부(163)를 포함하는 복수의 선형 저항성 접촉 부재(161) 및 복수의 섬형 저항성 접촉 부재(165), 그리고 돌출부(154)를 포함하는 복수의 선형 반도체(151)를 형성한다.
설명의 편의상, 배선 영역(A)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제1 부분이라 하고, 채널 영역(B)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제2 부분이라 하고, 기타 영역(C)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제3 부분이라 하자.
이러한 구조를 형성하는 순서의 한 예는 다음과 같다.
(1) 기타 영역(C)에 위치한 도전체층(170), 불순물 비정질 규소층(160) 및 진성 비정질 규소층(150)의 제3 부분 제거,
(2) 채널 영역(B)에 위치한 감광막(40)의 제2 부분(44) 제거,
(3) 채널 영역(B)에 위치한 도전체층(170) 및 불순물 비정질 규소층(160)의 제2 부분 제거, 그리고
(4) 배선 영역(A)에 위치한 감광막(40)의 제1 부분(42) 제거.
이러한 순서의 다른 예는 다음과 같다.
(1) 기타 영역(C)에 위치한 도전체층(170)의 제3 부분 제거,
(2) 채널 영역(B)에 위치한 감광막(40)의 제2 부분(44) 제거,
(3) 기타 영역(C)에 위치한 불순물 비정질 규소층(160) 및 진성 비정질 규소층(150)의 제3 부분 제거,
(4) 채널 영역(B)에 위치한 도전체층(170)의 제2 부분 제거,
(5) 배선 영역(A)에 위치한 감광막(40)의 제1 부분(42) 제거, 그리고
(6) 채널 영역(B)에 위치한 불순물 비정질 규소층(160)의 제2 부분 제거.
감광막(40)의 제2 부분(44)을 제거할 때 감광막(40)의 제1 부분(42)의 두께가 줄겠지만, 감광막(40)의 제2 부분(44)의 두께가 감광막(40)의 제1 부분(42)보다 얇기 때문에, 하부층이 제거되거나 식각되는 것을 방지하는 제1 부분(42)이 제거되지는 않는다.
도전체층(170)의 표면에 감광막 찌꺼기가 남아 있으면 애싱(ashing)을 통하여 제거한다.
이어 도 8a 및 도 8b에 도시한 바와 같이, 데이터선(171) 및 드레인 전극(175) 위에 보호막(180)을 적층한 다음, 그 위에 감광막(60)을 도포하고 그 위에 광마스크(50)를 정렬한다.
광마스크(50)는 투명한 기판(51)과 그 위의 불투명한 차광 부재(52)를 포함한다. 광마스크(50)는 차광 부재(52)에 따라 투과 영역(D1, D2, D3), 차광 영역(E) 및 반투과 영역(F1, F2, F3)의 세 영역으로 나눌 수 있다. 투과 영역(D1, D2, D3)은 차광 부재(52)가 없는 소정 폭 이상의 영역이며, 차광 영역(E)은 소정 폭 이상의 차광 부재(52)로 덮인 영역이다. 그리고 반투과 영역(F1, F2, F3)은 차광 부재(52)가 존재하지만 차광 부재(52)의 폭 및 간격이 소정 값 이하여서 슬릿을 이루는 영역이다. 투과 영역(D3)는 반투과 영역으로 대체될 수 있다.
투과 영역(D1)은 게이트선(121)의 패드(129)와 마주하고, 투과 영역(D2)은 데이터선(171)의 패드(179)와 마주하며, 투과 영역(D3)은 게이트선(121)과 데이터선(171) 및 드레인 전극(175)으로 둘러싸인 영역의 대부분과 마주 본다. 반투과 영역(F1)은 게이트선(121)의 패드(129) 일부와 마주하며 투과 영역(D1)과 붙어 있다. 반투과 영역(F2)은 데이터선(171)의 패드(179) 일부와 마주 보며 투과 영역(D2)와 붙어 있다. 반투과 영역(F3)은 드레인 전극(175) 일부 위에 위치하며 투과 영역(D3)과 붙어 있다. 차광 영역(E)은 그 외의 부분과 마주 본다.
여기서 투과 영역(D1, D2)과 반투과 영역(F1, F2)의 비율은 (1~10):(1~10)의 범위이다.
이러한 광마스크(50)를 통하여 감광막(60)에 빛을 조사한 후 현상하면 도 9a 및 도 9b에 도시한 바와 같이, 감광막의 두께가 두꺼운 제1 부분(62)과 얇은 제2 부분(64)이 남는데, 이는 도 8a 및 도 8b에서 빗금친 부분을 제외한 나머지 부분에 해당한다.
이어, 도 10 내지 도 11b에 도시한 바와 같이, 감광막(62, 64)을 식각 마스크로 하여 보호막(180) 및 게이트 절연막(140)을 식각하여 게이트 절연막(140)을 드러내는 복수의 예비 개구부(188)와 게이트선(121)의 패드(129) 일부를 드러내는 복수의 예비 접촉 구멍(183) 및 데이터선(171)의 패드(179) 일부를 드러내는 복수의 예비 접촉 구멍(184)을 형성한다.
이어, 애싱 공정 등을 실시하여 감광막 제2 부분(64)을 제거하여 그 아래의 보호막(180) 부분을 노출한다. 이때 감광막 제1 부분(62)의 두께가 얇아질 수 있다.
이어, 도 12 내지 도 13b에 도시한 바와 같이 남은 감광막 제1 부분(62)을 식각 마스크로 보호막(180) 및 그 아래의 게이트 절연막(140)을 다시 식각하여 보호막(180)의 노출된 부분과 그 아래의 게이트 절연막(140) 부분을 제거하고 예비 접촉 구멍(183, 184)을 넓힘으로써 접촉 구멍(181, 182)을 형성함과 동시에 예비 개구부(188)를 넓혀 드레인 전극(175) 일부를 노출하는 개구부(187)를 형성한다.
이때, 게이트 절연막(140)과 보호막(180)의 식각은 이방성이 강한 반응성 이온 식각(reaction ion etching) 대신에 등방성이 강한 플라스마(plasma) 식각을 사용한다. 예를 들면 SF6와 O2의 혼합 기체보다는 SF6와 N2의 혼합 기체를 사용하면 좀더 등방적이 된다.
이와 같이 등방성이 강한 식각 조건을 쓰면, 예비 접촉 구멍(183)의 경계 중에서 감광막 제1 부분(62)의 경계와 거의 일치하는 부분에서는 언더컷(U)의 정도, 즉 게이트 절연막(140)과 보호막(180) 측면이 식각되는 정도가 커서 접촉 구멍(181, 182)의 경계(181a)가 감광막 제1 부분(62) 아래로 이동한다. 그러나 예비 접촉 구멍(183)의 경계 중에서 감광막 제1 부분(62)의 경계와 전혀 다른 부분에서 는 보호막(180)이 감광막 제1 부분(62) 바깥으로 노출되어 있기 때문에, 보호막(180)의 노출된 부분과 그 아래의 게이트 절연막(140) 부분이 먼저 제거되기 시작하므로 접촉 구멍(181, 182)의 경계(181b)에서는 상대적으로 언더컷(U')의 정도가 작다.
한편, 이 과정에서 접촉 구멍(181, 182)의 경계(181a) 부근에서는 데이터선(171)의 패드(179)나 게이트선(121)의 패드(129)가 깎여 나갈 수 있다. 심한 경우에는 도 14에 도시한 바와 같이 하부막이 드러날 정도로 데이터선(171)의 패드(179)가 깎여 나갈 수도 있다. 그러나 이 경우에도 접촉 구멍(182)의 경계(182b) 부근에서는 데이터선(171)의 패드(179)의 상부가 완전히 없어지지 않고 그대로 남아 있다.
이어, 도 15a 및 도 15b에 도시한 바와 같이, IZO 또는 ITO 또는 a-ITO 막을 스퍼터링으로 적층하여 투명 도전체막(190)을 형성한다. 이때, 투명 도전체막(190)은 감광막 제1 부분(62) 위에 위치하는 제1 부분(91)과 그 외의 곳에 위치하는 제2 부분(92)을 포함한다. 이때, 접촉 구멍(181, 182)의 경계 중에서 언더컷(U)이 심한 부분(181a, 182a)에서는 제1 부분(91)과 제2 부분(92)이 확실하게 분리된다.
이어 기판(110)을 감광막 용제에 담그면 용제는 감광막 제1 부분(62)과 보호막(180) 사이의 틈을 통해 용제가 침투하고 이에 따라 감광막 제1 부분(62)이 제거된다. 이때, 투명 도전체막(190)의 제1 부분(91)과 제2 부분(92)이 확실하게 분리된 언더컷(U) 부분을 통하여 용제가 쉽사리 침투할 수 있으므로 감광막 제1 부 분(62)이 남지 않고 모두 제거될 수 있다.
감광막 제1 부분(62) 위에 위치하는 투명 도전체막(90)의 제1 부분(91) 또한 감광막 제1 부분(62)과 함께 떨어져 나가므로, 결국 투명 도전체막(190)의 제2 부분(92)만이 남게 되며 이들은 복수의 화소 전극(191)과 복수의 접촉 보조 부재(81, 82)를 이룬다(도 1과 도 2a 및 도 2b 참조).
이와 같이 하면 도 14와 같이 데이터선(171)의 패드(179) 일부가 제거되더라도 나머지는 남아 있으므로 접촉 불량의 가능성이 줄어든다.
이상에서 설명한 바와 같이 본 발명에 따르면 접촉 구멍의 경계에서 감광막 아래에 생기는 언더컷의 정도를 서로 다르게 함으로써, 감광막을 확실하게 제거함과 동시에 접촉 불량을 줄인다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
Claims (21)
- 기판 위에 다른 층 또는 외부 장치와의 접속을 위한 패드를 포함하는 게이트선을 형성하는 단계,상기 게이트선 위에 게이트 절연막을 형성하는 단계,상기 게이트 절연막 위에 반도체층을 형성하는 단계,상기 반도체층 위에 다른 층 또는 외부 장치와의 접속을 위한 패드를 포함하는 데이터선 및 드레인 전극을 형성하는 단계,상기 데이터선 및 상기 드레인 전극 위에 보호막을 적층하는 단계,상기 보호막 위에 제1 부분과 상기 제1 부분보다 얇은 제2 부분을 포함하는 제1 감광막을 형성하는 단계,상기 제1 감광막을 마스크로 상기 보호막을 식각하여 상기 데이터선의 일부를 노출하는 제1 예비 접촉 구멍을 형성하는 단계,상기 제1 감광막의 제2 부분을 제거하는 단계,상기 제1 감광막의 제1 부분을 마스크로 상기 보호막을 식각하여 상기 제1 예비 접촉 구멍을 넓힌 제1 접촉 구멍 및 개구부를 형성하는 단계,도전체막을 적층하는 단계, 그리고상기 제1 감광막과 그 위에 위치한 상기 도전체막 부분을 제거하여 상기 개구부 내의 화소 전극 및 상기 제1 접촉 구멍 내의 제1 접촉 보조 부재를 형성하는 단계를 포함하는박막 트랜지스터 표시판의 제조 방법.
- 제1항에서,상기 제1 예비 접촉 구멍 형성하는 단계에서 상기 제1 감광막을 마스크로 상기 보호막 및 게이트 절연막을 식각하여 상기 게이트선의 일부를 노출하는 제2 예비 접촉 구멍을 형성하는 단계를 함께 수행하는 박막 트랜지스터 표시판의 제조 방법.
- 제2항에서,상기 제1 접촉 구멍 형성하는 단계에서 상기 제1 감광막의 제1 부분을 마스크로 상기 보호막 및 게이트 절연막을 식각하여 상기 제2 예비 접촉 구멍을 넓힌 제2 접촉 구멍을 형성하는 단계를 함께 수행하는 박막 트랜지스터 표시판의 제조 방법.
- 제3항에서,상기 제1 접촉 보조 부재 형성하는 단계에서 상기 제2 접촉 구멍 내의 제2 접촉 보조 부재를 형성하는 단계를 함께 수행하는 박막 트랜지스터 표시판의 제조 방법.
- 제3항에서,상기 제2 예비 접촉 구멍을 넓힌 제2 접촉 구멍을 형성하는 단계에서 상기 제2 예비 접촉 구멍을 일부 방향으로 넓히는 박막 트랜지스터 표시판의 제조 방법.
- 제5항에서,상기 게이트의 패드 및 데이터선의 패드 일부 위에 형성된 제1 감광막의 제2 부분과 상기 게이트의 패드 및 데이터선의 패드 일부 위에 형성된 제1 감광막이 없는 부분의 비율이 (1~10):(1~10)인 박막 트랜지스터 표시판의 제조 방법.
- 제1항에서,상기 제1 부분과 제2 부분을 포함하는 제1 감광막을 형성하는 단계는 차광 영역, 슬릿형 반투과 영역 및 투과 영역을 포함하는 광마스크를 이용하여 형성하는 박막 트랜지스터 표시판의 제조 방법.
- 제7항에서,상기 제1 감광막의 제2 부분은 광마스크의 슬릿형 반투과 영역과 마주하도록 하여 형성하는 박막 트랜지스터 표시판의 제조 방법.
- 제8항에서,상기 제1 감광막의 제2 부분은 상기 데이터선의 패드의 일부 위에 형성하는 박막 트랜지스터 표시판의 제조 방법.
- 제9항에서,상기 제1 감광막의 제2 부분은 상기 게이트선의 패드의 일부 위에 형성하는 박막 트랜지스터 표시판의 제조 방법.
- 제1항에서,상기 제1 예비 접촉 구멍을 넓힌 제1 접촉 구멍 및 개구부를 형성하는 단계에서 상기 제1 예비 접촉 구멍을 일부 방향으로 넓히는 박막 트랜지스터 표시판의 제조 방법.
- 제1항에서,상기 감광막의 제2 부분을 제거하는 단계는 애싱 공정을 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제1항에서,상기 화소 전극은 IZO 또는 ITO의 투명한 도전 물질로 형성하는 박막 트랜지스터 표시판의 제조 방법.
- 제1항에서,상기 반도체층 형성 단계와 상기 데이터선 및 상기 드레인 전극 형성 단계 는,상기 게이트선 위에 게이트 절연막, 진성 비정질 규소층, 불순물 비정질 규소층, 데이터 도전층을 차례로 증착하는 단계,상기 데이터 도전층 위에 위치에 따라 두께가 상이한 제2 감광막을 형성하는 단계, 그리고상기 제2 감광막을 마스크로 하여 상기 데이터 도전층, 상기 불순물 비정질 규소층 및 상기 진성 비정질 규소층을 선택적으로 식각하여 상기 반도체층, 상기 데이터선 및 상기 드레인 전극을 형성하는 단계를 포함하는박막 트랜지스터 표시판의 제조 방법.
- 기판,상기 기판 위에 형성되어 있으며, 다른 층 또는 외부 장치와의 접속을 위한 패드를 포함하는 게이트선,상기 게이트선 위에 형성되어 있는 게이트 절연막,상기 게이트 절연막 위에 형성되어 있는 반도체층,상기 반도체층 위에 형성되어 있으며, 다른 층 또는 외부 장치와의 접속을 위한 패드를 포함하는 데이터선 및 드레인 전극,상기 게이트 절연막, 상기 데이터선 및 상기 드레인 전극의 제1 부분 위에 형성되어 있는 보호막,상기 드레인 전극의 제2 부분 위에 형성되어 있는 화소 전극을 포함하고,상기 반도체층과 상기 데이터선 및 상기 드레인 전극의 평면 모양이 상기 데이터선 및 상기 드레인 전극 사이를 제외하면 실질적으로 동일하며,상기 데이터선의 패드의 두께가 균일하지 않은박막 트랜지스터 표시판.
- 제15항에서,상기 반도체와 상기 데이터선 및 상기 드레인 전극 사이에 형성되어 있는 저항성 접촉층을 더 포함하는 박막 트랜지스터 표시판.
- 제15항에서,상기 데이터선의 패드 위에는 저항성 접촉 부재가 형성되어 있는 박막 트랜지스터 표시판.
- 제15항에서,상기 게이트선의 패드의 두께가 균일하지 않은 박막 트랜지스터 표시판.
- 제18항에서,상기 게이트선의 패드 위에는 저항성 접촉 부재가 형성되어 있는 박막 트랜지스터 표시판.
- 제19항에서,상기 화소 전극은 IZO 또는 ITO의 투명한 도전 물질로 이루어진 박막 트랜지스터 표시판.
- 제20항에서,상기 접촉 보조 부재는 IZO 또는 ITO의 투명한 도전 물질로 이루어진 박막 트랜지스터 표시판.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060089453A KR101209045B1 (ko) | 2006-09-15 | 2006-09-15 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| US11/696,097 US7776633B2 (en) | 2006-09-15 | 2007-04-03 | Thin film transistor array panel and method of manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060089453A KR101209045B1 (ko) | 2006-09-15 | 2006-09-15 | 박막 트랜지스터 표시판 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080024812A KR20080024812A (ko) | 2008-03-19 |
| KR101209045B1 true KR101209045B1 (ko) | 2012-12-10 |
Family
ID=39187690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060089453A Expired - Fee Related KR101209045B1 (ko) | 2006-09-15 | 2006-09-15 | 박막 트랜지스터 표시판 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7776633B2 (ko) |
| KR (1) | KR101209045B1 (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7988871B2 (en) * | 2007-07-20 | 2011-08-02 | Lg Display Co., Ltd. | Method of lifting off and fabricating array substrate for liquid crystal display device using the same |
| TW201037436A (en) * | 2009-04-10 | 2010-10-16 | Au Optronics Corp | Pixel unit and fabricating method thereof |
| KR101628254B1 (ko) * | 2009-09-21 | 2016-06-09 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그의 제조 방법 |
| KR101711646B1 (ko) * | 2009-12-11 | 2017-03-03 | 엘지디스플레이 주식회사 | 임프린트용 몰드의 제조방법 및 임프린트용 몰드를 이용한 패턴 형성방법 |
| KR20140088810A (ko) * | 2013-01-03 | 2014-07-11 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100372306B1 (ko) | 1998-11-19 | 2003-08-25 | 삼성전자주식회사 | 박막트랜지스터의제조방법 |
| KR100697263B1 (ko) | 1999-08-30 | 2007-03-21 | 삼성전자주식회사 | 탑 게이트형 폴리실리콘 박막트랜지스터 제조방법 |
| JP2002110631A (ja) | 2000-09-29 | 2002-04-12 | Toshiba Corp | 多層薄膜パターンの製造方法 |
| KR100803177B1 (ko) * | 2001-05-14 | 2008-02-14 | 삼성전자주식회사 | 액정표시장치용 박막 트랜지스터 및 그 제조방법 |
| KR100850379B1 (ko) | 2002-01-29 | 2008-08-04 | 비오이 하이디스 테크놀로지 주식회사 | 고개구율 액정표시장치의 제조방법 |
| KR100870009B1 (ko) | 2002-09-04 | 2008-11-21 | 삼성전자주식회사 | 배선의 접촉부 및 그 제조 방법과 이를 포함하는 박막트랜지스터 어레이 기판 및 그 제조 방법 |
| KR20040061292A (ko) * | 2002-12-30 | 2004-07-07 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 제조방법 |
| JP3499861B2 (ja) | 2003-03-07 | 2004-02-23 | 三菱電機株式会社 | 薄膜トランジスタの製法 |
| KR100561646B1 (ko) | 2003-10-23 | 2006-03-20 | 엘지.필립스 엘시디 주식회사 | 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법 |
| KR20050110369A (ko) | 2004-05-18 | 2005-11-23 | 엘지.필립스 엘시디 주식회사 | 액정 표시 장치 및 그의 제조 방법 |
| KR101086478B1 (ko) * | 2004-05-27 | 2011-11-25 | 엘지디스플레이 주식회사 | 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법 |
| KR20060016920A (ko) * | 2004-08-19 | 2006-02-23 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
-
2006
- 2006-09-15 KR KR1020060089453A patent/KR101209045B1/ko not_active Expired - Fee Related
-
2007
- 2007-04-03 US US11/696,097 patent/US7776633B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20080067603A1 (en) | 2008-03-20 |
| US7776633B2 (en) | 2010-08-17 |
| KR20080024812A (ko) | 2008-03-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101112538B1 (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| KR20090096226A (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| JP4898229B2 (ja) | 光マスク、及びそれを用いた薄膜トランジスタ表示パネルの製造方法 | |
| KR20060016920A (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| JP2007108746A (ja) | 薄膜トランジスタ表示板の製造方法 | |
| KR101090249B1 (ko) | 박막 트랜지스터 표시판의 제조 방법 | |
| JP2006201789A (ja) | 薄膜トランジスタ表示板及びその製造方法 | |
| KR101209045B1 (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| KR101061844B1 (ko) | 박막 표시판의 제조 방법 | |
| KR101219041B1 (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| KR20070092455A (ko) | 표시 장치 및 그 제조 방법 | |
| KR101160823B1 (ko) | 박막 트랜지스터 표시판과 그 제조 방법 | |
| KR101282404B1 (ko) | 액정 표시 장치의 제조 방법 | |
| KR20060083247A (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| KR101090256B1 (ko) | 광마스크 및 이를 이용한 박막 트랜지스터 표시판의 제조방법 | |
| KR101046925B1 (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| KR20070014336A (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| KR20050093881A (ko) | 박막 트랜지스터 표시판의 제조 방법 | |
| KR20060016925A (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| KR20060068304A (ko) | 박막 트랜지스터 표시판의 제조 방법 | |
| KR20080027582A (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| KR20060058967A (ko) | 박막 트랜지스터 표시판의 제조 방법 | |
| KR20060046222A (ko) | 박막 트랜지스터 표시판의 제조 방법 | |
| KR20070056246A (ko) | 박막 트랜지스터 표시판의 제조 방법 | |
| KR20060111753A (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20060915 |
|
| PG1501 | Laying open of application | ||
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20110915 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20060915 Comment text: Patent Application |
|
| E701 | Decision to grant or registration of patent right | ||
| N231 | Notification of change of applicant | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20120913 |
|
| PN2301 | Change of applicant |
Patent event date: 20120913 Comment text: Notification of Change of Applicant Patent event code: PN23011R01D |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20121130 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20121130 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| FPAY | Annual fee payment |
Payment date: 20151030 Year of fee payment: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20151030 Start annual number: 4 End annual number: 4 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
Termination category: Default of registration fee Termination date: 20170910 |