[go: up one dir, main page]

KR101156657B1 - 전자 부품 실장 구조의 제조 방법 - Google Patents

전자 부품 실장 구조의 제조 방법 Download PDF

Info

Publication number
KR101156657B1
KR101156657B1 KR1020110062096A KR20110062096A KR101156657B1 KR 101156657 B1 KR101156657 B1 KR 101156657B1 KR 1020110062096 A KR1020110062096 A KR 1020110062096A KR 20110062096 A KR20110062096 A KR 20110062096A KR 101156657 B1 KR101156657 B1 KR 101156657B1
Authority
KR
South Korea
Prior art keywords
electronic component
uncured resin
resin layer
forming
insulating layer
Prior art date
Application number
KR1020110062096A
Other languages
English (en)
Other versions
KR20110081795A (ko
Inventor
기요시 오이
야스요시 호리카와
아키히토 다카노
Original Assignee
신꼬오덴기 고교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신꼬오덴기 고교 가부시키가이샤 filed Critical 신꼬오덴기 고교 가부시키가이샤
Publication of KR20110081795A publication Critical patent/KR20110081795A/ko
Application granted granted Critical
Publication of KR101156657B1 publication Critical patent/KR101156657B1/ko

Links

Images

Classifications

    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47J—KITCHEN EQUIPMENT; COFFEE MILLS; SPICE MILLS; APPARATUS FOR MAKING BEVERAGES
    • A47J47/00—Kitchen containers, stands or the like, not provided for in other groups of this subclass; Cutting-boards, e.g. for bread
    • A47J47/005—Cutting boards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, the devices being individual devices of subclass H10D or integrated devices of class H10
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68377—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support with parts of the auxiliary support remaining in the finished device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525—Means for applying energy, e.g. heating means
    • H01L2224/75251—Means for applying energy, e.g. heating means in the lower part of the bonding apparatus, e.g. in the apparatus chuck
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525—Means for applying energy, e.g. heating means
    • H01L2224/75252—Means for applying energy, e.g. heating means in the upper part of the bonding apparatus, e.g. in the bonding head
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06593—Mounting aids permanently on device; arrangements for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1189—Pressing leads, bumps or a die through an insulating layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Food Science & Technology (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 발명은 열응력에 기인하는 각종 불량 발생이 방지되는 동시에, 전자 부품에 대한 손상을 저감(低減)시킬 수 있는, 전자 부품이 절연층에 매설(埋設)된 구조를 갖는 전자 부품 실장 구조의 제조 방법을 제공하는 것을 과제로 한다.
기판(10) 위에 제 1 미경화(未硬化) 수지층(14)을 형성하는 공정과, 제 1 미경화 수지층(14) 위에 전자 부품(20)을 배치하는 공정과, 전자 부품(20)을 피복하는 제 2 미경화 수지층(16)을 형성하는 공정과, 열처리함으로써 제 1 및 제 2 미경화 수지층(14, 16)을 경화시켜, 전자 부품(20)이 매설된 절연층(18)을 얻는 공정을 포함한다.

Description

전자 부품 실장 구조의 제조 방법{METHOD OF MANUFACTURING AN ELECTRONIC PARTS PACKAGING STRUCTURE}
본 발명은 전자 부품 실장 구조의 제조 방법에 관한 것이며, 보다 상세하게는 전자 부품이 절연층에 매설(埋設)된 구조를 갖는 전자 부품 실장 구조의 제조 방법에 관한 것이다.
종래, 전자 부품이 절연층에 매설된 구조를 갖는 전자 부품 실장 구조가 있다. 그러한 전자 부품 실장 구조의 제조 방법의 일례로서는, 도 1의 (a)의 하측 도면에 나타낸 바와 같이, 우선, 하측 구리 포일(foil)(100) 위에 전자 부품(200)의 범프(bump)(202)를 플립칩(flip-chip) 접속한 후, 전자 부품(200)과 하측 구리 포일(100)의 틈에 언더필(underfill) 수지(102)를 충전한다.
이어서, 도 1의 (a)의 중간 도면 및 상측 도면에 나타낸 바와 같이, 도전성 포스트(post)(104)가 설치된 미경화(未硬化) 수지 필름(106a)과 상측 구리 포일(110)을 전자 부품(200) 위에 배치하고, 이들을 전자 부품(200) 측으로 가압(加壓)한다. 이것에 의해, 도 1의 (b)에 나타낸 바와 같이, 전자 부품(200)을 수지 필름(106a) 중에 매설시키는 동시에, 수지 필름(106a) 위에 상측 구리 포일(110)을 접착한다. 이 때, 도전성 포스트(104)가 하측 구리 포일(100) 및 상측 구리 포일(110)에 각각 전기적으로 접속된다.
이어서, 미경화 수지 필름(106a)을 열처리하여 경화(硬化)시킴으로써 전자 부품(200)이 매설된 층간절연층(106)을 얻는다. 이어서, 도 1의 (c)에 나타낸 바와 같이, 상측 구리 포일(110) 및 하측 구리 포일(100)을 패터닝함으로써, 층간절연층(106)의 양면 측에 도전성 포스트(104)를 통하여 상호 접속되는 배선 패턴(108)을 각각 형성한다. 그 후에, 필요에 따라 배선 패턴(108)에 접속되는 소정의 빌트업(built-up) 배선이 적층된다.
이러한 제조 방법과 유사한 방법은 예를 들어 특허문헌 1에 기재되어 있다.
[특허문헌 1] 일본국 공개특허2002-261449호 공보
그러나, 전자 부품(200)의 하측에는 층간절연층(106)과는 재료가 다른 언더필 수지(102)가 존재하기 때문에, 열사이클에 의한 신뢰성 시험을 행하면, 그들의 열팽창 계수의 차이에 의거한 열응력 발생에 의해 층간절연층(106)에 크랙(crack)이 발생하거나, 전자 부품(200)과 배선 패턴(108)의 컨택트(contact) 불량이 발생하는 문제가 있다. 또한, 전자 부품을 페이스업(face-up)으로 실장할 경우에는, 층간절연층과 재료가 다른 다이 어태칭 재료(die attaching material)에 의해 전자 부품의 배면(背面)을 기판에 접착할 필요가 있기 때문에, 동일한 문제가 발생하기 쉽다.
또한, 미경화 수지 필름에 전자 부품을 가압하여 전자 부품을 수지 필름에 매립하는 방법이 있는데, 이 방법에서는 미경화 수지 필름(106a)이 어느 정도의 유연성을 갖고 있기는 하지만, 전자 부품을 비교적 높은 압력으로 밀어넣을 필요가 있기 때문에, 기계 강도가 약한 전자 부품에 크랙 등의 결점이 발생하는 경우가 있다.
본 발명은 이상의 과제를 감안하여 창작된 것으로서, 전자 부품이 절연층에 매설된 구조를 갖는 전자 부품 실장 구조의 제조 방법에 있어서, 열사이클에 의한 신뢰성 시험에서의 각종 불량 발생이 방지되는 동시에, 전자 부품에 대한 손상을 저감(低減)시킬 수 있는 전자 부품 실장 구조의 제조 방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해, 본 발명은 전자 부품 실장 구조의 제조 방법에 관한 것으로서, 기판 위에 제 1 미경화 수지층을 형성하는 공정과, 상기 제 1 미경화 수지층 위에 전자 부품을 배치하는 공정과, 상기 전자 부품을 피복하는 제 2 미경화 수지층을 형성하는 공정과, 열처리함으로써 상기 제 1 및 제 2 미경화 수지층을 경화시켜, 상기 전자 부품이 매설된 절연층을 얻는 공정을 포함하는 것을 특징으로 한다.
본 발명의 바람직한 형태에서는, 우선, 기판 위에 제 1 미경화 수지층을 임시 접착한 후에, 제 1 미경화 수지층을 가열한 상태에서 전자 부품을 제 1 미경화 수지층 위에 배치한다. 이 때, 전자 부품에 손상이 생기지 않을 정도로 전자 부품이 가압되어 제 1 미경화 수지층 위에 전자 부품이 임시 접착된다.
그 후에, 미경화 수지 필름을 전자 부품 위에 배치하고, 진공 분위기에서 가열하면서 전자 부품 측으로 가압함으로써, 전자 부품을 피복하는 제 2 미경화 수지층을 형성한다. 이 때, 제 2 미경화 수지층은 가열에 의해 유동화된 상태로 전자 부품을 피복하기 때문에, 전자 부품에 손상이 생기는 것이 회피된다.
이어서, 제 1 및 제 2 미경화 수지층을 열처리하여 경화시킴으로써, 전자 부품이 매설된 절연층을 얻는다. 이것에 의해, 전자 부품은 절연층에 의해 기판에 접착된다.
또한, 제 1 및 제 2 미경화 수지층으로서 동일한 절연 재료를 선택할 수 있기 때문에, 전자 부품은 동일 재료의 제 1 층간절연층 속에 매설된다. 따라서, 전자 부품 실장 구조에 대하여 열사이클에 의한 신뢰성 시험을 행할 때에, 열팽창 계수의 차이에 의거한 열응력 발생이 억제되기 때문에, 절연층에 크랙이 발생하거나, 전자 부품과 배선 패턴의 컨택트 불량이 발생하는 결점이 해소되어, 전자 부품 실장 구조의 신뢰성을 향상시킬 수 있다. 즉, 제 1 실시예의 전자 부품 실장 구조를 실제로 사용할 때에, 열응력에 의한 크랙이나 컨택트 불량의 발생이 방지된다.
또한, 상기한 발명의 바람직한 일 형태에서는, 기판은 제 1 가기판이며, 제 2 미경화 수지층을 형성하는 공정의 후로서 절연층을 얻는 공정 전에, 제 1 및 제 2 미경화 수지층을 관통하는 도전성 포스트가 설치되고, 또한 제 2 미경화 수지층 위에 제 2 가기판이 배치된 구조를 형성하며, 절연층을 얻는 공정 후에, 제 1 및 제 2 가기판을 선택적으로 제거하도록 할 수도 있다.
이 형태에서는, 우선, 제거 가능한 금속 기판 등의 제 1 가기판 위에 상기한 발명과 동일하게 제 1 미경화 수지층을 임시 접착한 후에, 그 위에 전자 부품을 배치하고, 전자 부품을 피복하는 제 2 미경화 수지층을 더 형성한다.
그 후에, 제 1 및 제 2 미경화 수지층을 관통하는 도전성 포스트를 형성한 후에, 제 2 미경화 수지층 위에 제 2 가기판을 배치한다. 또는, 도전성 포스트가 세워져 설치된 제 2 가기판의 도전성 포스트를 제 1 및 제 2 미경화 수지층에 끼워넣을 수도 있다.
이어서, 제 1 및 제 2 미경화 수지층을 열처리하여 경화시켜 전자 부품이 매설된 절연층을 얻은 후에, 제 1 및 제 2 가기판을 선택적으로 제거한다.
이 형태에서는 상기한 발명과 동일하게 동일 재료로 이루어지는 절연층 속에 전자 부품을 매설할 수 있기 때문에, 전자 부품 실장 구조의 신뢰성을 향상시킬 수 있다. 또한, 최종적으로 가기판이 제거되어 전자 부품이 매설된 절연층을 코어(core) 기판으로서 사용하기 때문에, 전자 부품 실장 구조의 박형화(薄型化)를 도모할 수 있다.
이상 설명한 바와 같이, 본 발명에서는 동일 재료로 이루어지는 절연층 속에 전자 부품이 손상을 받지 않고 매설되기 때문에, 전자 부품 실장 구조의 신뢰성을 향상시킬 수 있다.
도 1의 (a)～(c)는 종래 기술에 따른 전자 부품 실장 구조의 제조 방법을 나타내는 단면도.
도 2의 (a)～(c)는 본 발명의 제 1 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 1 단면도.
도 3의 (a)～(c)는 본 발명의 제 1 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 2 단면도.
도 4의 (a)～(c)는 본 발명의 제 1 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 3 단면도.
도 5는 본 발명의 제 1 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 4 단면도.
도 6의 (a)～(c)는 본 발명의 제 2 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 1 단면도.
도 7의 (a) 및 (b)는 본 발명의 제 2 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 2 단면도.
도 8의 (a)～(d)는 본 발명의 제 3 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 1 단면도.
도 9의 (a)～(d)는 본 발명의 제 3 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 2 단면도.
도 10의 (a)～(c)는 본 발명의 제 3 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 3 단면도.
도 11의 (a)～(d)는 본 발명의 제 4 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 1 단면도.
도 12의 (a)～(d)는 본 발명의 제 4 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 2 단면도.
도 13의 (a) 및 (b)는 본 발명의 제 4 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 제 3 단면도.
이하, 본 발명의 실시예에 대해서 첨부 도면을 참조하여 설명한다.
(제 1 실시예)
도 2 내지 도 5는 본 발명의 제 1 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 단면도이다.
제 1 실시예의 전자 부품 실장 구조의 제조 방법에서는, 우선, 도 2의 (a)에 나타낸 바와 같이, 양면에 제 1 배선 패턴(12)을 각각 구비한 코어 기판(10)을 준비한다. 코어 기판(10)은 유리 에폭시 수지 등의 절연체로 이루어지고, 코어 기판(10)에는 그것을 관통하는 관통 구멍(10a)이 형성되어 있다. 그 관통 구멍(10a) 내에는 도전성 포스트(11)가 설치되어 있고, 코어 기판(10) 양면 측의 제 1 배선 패턴(12)은 도전성 포스트(11)를 통하여 상호 접속되어 있다.
그 후에, 도 2의 (b)에 나타낸 바와 같이, 코어 기판(10)의 상면 측에 미경화(B-스테이지(반(半)경화 상태)의 수지 필름을 진공 분위기에서 점착함으로써, 막 두께가 예를 들어 10～100㎛인 제 1 미경화 수지층(14)을 형성한다. 제 1 미경화 수지층(14)의 형성 조건의 일례로서는, 진공 분위기의 압력: 133㎩, 온도: 120℃, 누르는 압력: 1㎫, 처리 시간: 15초의 조건이 채용되고, 제 1 미경화 수지층(14)은 코어 기판(10) 위에 임시 접착된 상태로 된다. 제 1 미경화 수지층(14)의 재료로서는, 에폭시 수지, 폴리이미드 수지 또는 폴리페닐렌에테르 수지 등이 사용된다.
이어서, 도 2의 (c)에 나타낸 바와 같은 전자 부품(20)과 전자 부품 실장 장치(40)를 준비한다. 본 실시예에서는 전자 부품(20)으로서 반도체 칩을 예시하고 있다. 전자 부품(20)의 표면에는 접속 패드(21a)가 설치되어 있고, 그 이외의 부분은 패시베이션막(passivation film)(21b)으로 피복되어 있다. 전자 부품(20)으로서는, 반도체 칩 이외에, 콘덴서 부품 등의 수동(受動) 부품이 사용되고, 그 두께는 100㎛(바람직하게는 50㎛) 이하이다.
또한, 전자 부품 실장 장치(40)는 피(被)실장체가 탑재 배치되는 스테이지(stage)(42)와 전자 부품을 이송 적재하기 위한 트랜스퍼 헤드(transfer head)(44)를 구비하고 있다. 스테이지(42)는 가열 기능을 구비하고 있어, 피실장체를 가열할 수 있다. 트랜스퍼 헤드(44)는 진공 흡착에 의해 전자 부품을 픽업(pick-up)하고, x-y-z(수평/수직) 방향으로 이동할 수 있게 되어 있어, 전자 부품을 소정 위치에 위치 맞춤시킨 상태에서 배치할 수 있다. 또한, 트랜스퍼 헤드(44)는 가열 기능과 전자 부품을 하측으로 가압하는 기능을 구비하고 있다. 전자 부품 실장 장치(40)로서는, 플립칩 본더(flip-chip bonder)나 마운터(mounter) 등의 본딩 툴(bonding tool)을 사용할 수 있다.
그리고, 마찬가지로 도 2의 (c)에 나타낸 바와 같이, 스테이지(42) 위에 제 1 미경화 수지층(14)이 형성된 코어 기판(10)을 탑재 배치하고, 전자 부품(20)의 접속 패드(21a)가 상측으로 되도록 하여(페이스업) 트랜스퍼 헤드(44)에 의해 전자 부품(20)을 픽업하며, 소정부에 위치 맞춤한 상태에서 전자 부품(20)을 제 1 미경화 수지층(14) 위에 배치한다.
이 때, 스테이지(42) 및 트랜스퍼 헤드(44)에 의해 제 1 미경화 수지층(14)을 가열하는 동시에, 트랜스퍼 헤드(44)에 의해 전자 부품(20)을 제 1 미경화 수지층(14) 측으로 저(低)압력으로 가압한다. 트랜스퍼 헤드(44)에 의한 전자 부품(20)의 가압은 전자 부품(20)에 손상이 생기지 않을 정도의 최소한의 압력(0.01～1.0㎫)으로 설정된다. 또한, 가열 온도는 100～150℃로 설정되며, 제 1 미경화 수지층(14)은 접착 기능을 가질 정도로 유동화된다. 이것에 의해, 도 3의 (a)에 나타낸 바와 같이, 전자 부품(20)은 손상을 받지 않고 제 1 미경화 수지층(14) 위에 임시 접착된다. 또한, 이 단계에서 제 1 미경화 수지층(14)은 여전히 미경화 상태이다.
이어서, 도 3의 (b)에 나타낸 바와 같이, 전자 부품(20)을 덮도록 미경화 수지 필름을 배치하고, 진공 분위기에서 미경화 수지 필름을 가열하면서 전자 부품 측으로 가압함으로써, 전자 부품(20)을 피복하는 제 2 미경화 수지층(16)을 형성한다. 이 공정의 처리 조건의 일례로서는, 진공 분위기의 압력: 133㎩, 온도: 120℃, 누르는 압력: 1㎫, 처리 시간: 60초이다. 제 2 미경화 수지층(16)의 재료로서는, 제 1 미경화 수지층(14)과 동일한 수지 재료가 사용된다. 또한, 코어 기판(10)의 휨 발생을 방지하기 위해, 코어 기판(10)의 하면 측에도 동일한 제 2 미경화 수지층(16)이 형성된다.
이 때, 제 2 미경화 수지층(16)은 열처리되어 유동화된 상태로 전자 부품(20)을 피복하여 형성되기 때문에, 제 2 미경화 수지층(16)을 전자 부품(20) 쪽으로 가압할 때에 전자 부품(20)에 손상을 줄 우려가 없다.
또한, 제 2 미경화 수지층(16)은 진공 분위기에서 형성되기 때문에, 제 1 미경화 수지층(14)과 그 위에 임시 접착된 전자 부품(20) 사이에 기포가 개재(介在)되는 경우일지라도, 그 기포가 제거되어 전자 부품(20)은 제 1 미경화 수지층(14) 위에 양호한 신뢰성으로 접착된다. 즉, 전자 부품(20)은 보이드(void)가 발생하지 않고 제 1 및 제 2 미경화 수지층(14, 16) 사이에 매설된다.
이어서, 도 3의 (c)에 나타낸 바와 같이, 예를 들어 온도: 175℃, 처리 시간: 2시간의 열처리 조건에서 제 1 및 제 2 미경화 수지층(14, 16)을 열처리하여 완전히 경화시킴으로써, 코어 기판(10)의 양면 측에 제 1 층간절연층(18)을 각각 얻는다.
이 때, 코어 기판(10) 위에 임시 접착된 제 1 미경화 수지층(14)이 코어 기판(10)에 완전히 접착되는 동시에, 제 1 층간절연층(18) 속에 전자 부품(20)이 매설된 구조가 얻어진다. 즉, 전자 부품(20)은 동일 재료로 이루어지는 제 1 층간절연층(18) 속에 매설된 상태로 된다. 또한, 제 1 미경화 수지층(14)은 경화됨으로써 코어 기판(10)과 전자 부품(20)을 접착하기 위한 접착층으로서 기능하여, 제 1 층간절연층(18)과 재료가 다른 다이 어태칭 재료를 사용할 필요가 없다.
이 때문에, 전자 부품(20) 주위에는 다른 재료의 절연층이 존재하지 않기 때문에, 열사이클에 의한 신뢰성 시험을 행할 때에, 열팽창 계수의 차이에 의거한 열응력 발생이 억제되어, 제 1 층간절연층(18)에 크랙이 발생하는 등의 결점이 해소된다.
이어서, 도 4의 (a)에 나타낸 바와 같이, 코어 기판(10) 상면 측의 제 1 층간절연층(18)을 레이저로 가공함으로써, 전자 부품(20)의 접속 패드(21a) 및 제 1 배선 패턴(12)에 도달하는 깊이의 제 1 비어 홀(18x)을 각각 형성한다. 또는, 레이저 대신에, 포토리소그래피(photolithography) 및 에칭(RIE)을 사용하여 제 1 비어 홀(18x)을 형성할 수도 있다. 또한, 코어 기판(10) 하면 측의 제 1 층간절연층(18)에도 제 1 배선 패턴(12)에 도달하는 깊이의 제 1 비어 홀(18x)이 형성된다.
이어서, 도 4의 (b)에 나타낸 바와 같이, 코어 기판(10)의 상면 측에 제 1 비어 홀(18x)을 통하여 전자 부품(20)의 접속 패드(21a) 및 제 1 배선 패턴(12)에 접속되는 제 2 배선 패턴(12a)을 형성한다. 또한, 코어 기판(10)의 하면 측에도 제 1 비어 홀(18x)을 통하여 제 1 배선 패턴(12)에 접속되는 제 2 배선 패턴(12a)이 형성된다.
제 2 배선 패턴(12a)은 예를 들어 세미애디티브법(semi-additive process)에 의해 형성된다. 상세하게 설명하면, 우선, 제 1 층간절연층(18) 위 및 제 1 비어 홀(18x) 내면에 스퍼터(sputter)법이나 무전해(無電解) 도금에 의해 시드층(seed layer)(도시 생략)을 형성한다. 그 후에, 제 2 배선 패턴(12a)에 대응하는 부분에 개구부(開口部)가 설치된 레지스트(resist)막(도시 생략)을 형성한다. 이어서, 시드층을 도금 급전층(給電層)으로서 이용하는 전해 도금에 의해 레지스트막의 개구부에 금속막 패턴(도시 생략)을 형성한다. 또한, 레지스트막을 제거한 후에, 금속막 패턴을 마스크로 하여 시드층을 에칭함으로써 제 2 배선 패턴(12a)을 얻는다. 또한, 세미애디티브법 이외에, 서브트랙티브법(subtractive process)이나 풀애디티브법(full-additive process) 등을 사용할 수도 있다.
이어서, 도 4의 (c)에 나타낸 바와 같이, 상기한 방법과 동일한 방법에 의해, 코어 기판(10)의 양면 측에 제 2 층간절연층(18a)에 형성된 제 2 비어 홀(18y)을 통하여 제 2 배선 패턴(12a)에 접속되는 제 3 배선 패턴(12b)을 각각 형성한다.
또한, 본 실시예에서는 코어 기판(10)의 양면 측에 각각 3층의 배선 패턴(12, 12a, 12b)을 형성하는 형태를 예시하지만, 코어 기판(10)의 양면 측에 n층(n은 1 이상의 정수)의 배선 패턴이 각각 적층된 형태로 할 수도 있다.
이어서, 도 5에 나타낸 바와 같이, 코어 기판(10) 양면 측의 제 3 배선 패턴(12b)의 소정 부분 위에 개구부(22x)가 설치된 솔더(solder) 레지스트막(22)을 각각 형성한다. 또한, 코어 기판(10) 양면 측의 솔더 레지스트막(22)의 개구부(22x)에 노출되는 제 3 배선 패턴(12b) 위에 Ni/Au 도금을 실시함으로써 접속부(19)를 각각 형성한다.
그 후에, 코어 기판(10) 상면 측의 제 3 배선 패턴(12b)의 접속부(19)에 상측 전자 부품(20x)의 범프(23x)가 플립칩 접속되어 제 1 실시예의 전자 부품 실장 구조(1)가 얻어진다.
그리고, 코어 기판(10) 하면 측의 제 3 배선 패턴(12b)의 접속부(19)가 외부 접속용 패드로 된다. BGA(Ball Grid Array) 타입으로 할 경우는, 코어 기판(10) 하면 측의 제 3 배선 패턴(12b)의 접속부(19)에 땜납 볼이나 금 범프 등의 외부 접속 단자(도시 생략)가 설치되고, 그 외부 접속 단자가 마더보드(배선 기판)에 접속된다. 또한, LGA(Land Grid Array) 타입으로 할 경우는, 외부 접속 단자가 생략된다.
이상 설명한 바와 같이, 제 1 실시예에서는 제 1 배선 패턴(12)을 구비한 코어 기판(10) 위에 제 1 미경화 수지층(14)을 형성한 후에, 제 1 미경화 수지층(14) 위에 전자 부품(20)을 페이스업으로 임시 접착한다. 이 때, 낮은 압력으로 제 1 미경화 수지층(14) 위에 전자 부품(20)이 임시 접착되기 때문에, 전자 부품(20)에 손상을 줄 우려가 없다.
그 후에, 미경화 수지 필름을 전자 부품(20) 위에 배치하고, 진공 분위기 또는 감압(減壓) 분위기에서 가열하면서 전자 부품(20) 측으로 가압함으로써, 전자 부품(20)을 피복하는 제 2 미경화 수지층(16)을 형성한다. 이 때, 제 2 미경화 수지층(16)은 가열에 의해 유동화된 상태로 전자 부품(20)을 피복하기 때문에, 전자 부품(20)에 크랙이 발생하는 등의 결점이 해소된다.
또한, 제 1 및 제 2 미경화 수지층(14, 16)으로서 동일한 절연 재료를 선택할 수 있기 때문에, 전자 부품(20)은 동일 재료의 제 1 층간절연층(18) 속에 매설된다. 따라서, 전자 부품 실장 구조에 대하여 열사이클에 의한 신뢰성 시험을 행할 때에, 열팽창 계수의 차이에 의거한 열응력 발생이 억제되기 때문에, 제 1 층간절연층(18)에 크랙이 발생하거나, 전자 부품(20)의 접속 패드(21a)와 제 2 배선 패턴(12a) 사이에서 컨택트 불량이 발생하는 결점이 해소되어, 전자 부품 실장 구조의 신뢰성을 향상시킬 수 있다.
즉, 제 1 실시예의 전자 부품 실장 구조(1)를 실제로 사용할 때에, 열응력에 의한 크랙이나 컨택트 불량의 발생이 방지된다.
(제 2 실시예)
도 6 및 도 7은 본 발명의 제 2 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 단면도이다. 제 2 실시예가 제 1 실시예와 다른 점은 제 1 실시예에서 범프를 구비한 전자 부품을 페이스다운(face-down)으로 실장하는 것이다.
제 2 실시예에 있어서, 제 1 실시예와 동일한 공정에 대해서는 그 상세한 설명을 생략한다.
제 2 실시예의 전자 부품 실장 구조의 제조 방법은, 도 6의 (a)에 나타낸 바와 같이, 우선, 제 1 실시예와 동일하게 양면에 제 1 배선 패턴(12)을 구비한 코어 기판(10)을 준비한다. 다만, 제 2 실시예의 코어 기판(10)에서는, 상측에 설치된 배선 패턴(12)에는 전자 부품의 범프에 대응하는 접속 패드(12x)가 설치되어 있다. 그 후에, 제 1 실시예와 동일한 방법에 의해, 코어 기판(10)의 상면에 제 1 미경화 수지층(14)을 임시 접착한다.
이어서, 도 6의 (b)에 나타낸 바와 같이, 구리나 금으로 이루어지는 범프(23)를 구비한 전자 부품(20a)을 준비한다. 또한, 전자 부품 실장 장치(40)의 스테이지(42) 위에 코어 기판(10)을 탑재 배치하고, 전자 부품(20a)의 범프(23)가 하측으로 되도록 하여(페이스다운) 트랜스퍼 헤드(44)에 의해 전자 부품(20a)을 픽업하며, 전자 부품(20a)의 범프(23)가 제 1 배선 패턴(12)의 접속 패드(12x)에 대응하도록 전자 부품(20a)을 제 1 미경화 수지층(14) 위에 배치한다. 또한, 트랜스퍼 헤드(44)를 하측으로 가압함으로써, 전자 부품(20a)의 범프(23)를 제 1 미경화 수지층(14) 내에 매립한다. 이것에 의해, 전자 부품(20a)의 범프(23)가 제 1 배선 패턴(12)의 접속 패드(12x)에 전기적으로 접속된다. 전자 부품(20a)의 범프(23) 높이는 예를 들어 20㎛ 정도이며, 제 1 미경화 수지층(14)의 막 두께는 범프(23)의 높이에 대응하는 막 두께로 설정된다.
이 때, 제 1 실시예와 동일하게, 제 1 미경화 수지층(14)은 100～150℃에서 가열되어 유동화된 상태로 되어 있기 때문에, 전자 부품(20a)의 범프(23)는 낮은 압력으로 제 1 미경화 수지층(14)에 매립된다. 이 때문에, 전자 부품(20a)에 손상이 생길 우려가 없다. 이렇게 하여, 전자 부품(20a)의 범프(23)만이 제 1 미경화 수지층(14)에 선택적으로 매립된다.
이어서, 도 6의 (c)에 나타낸 바와 같이, 제 1 실시예와 동일한 방법에 의해, 전자 부품(20a)을 피복하는 제 2 미경화 수지층(16)을 형성한다. 제 2 미경화 수지층(16)은 코어 기판(10)의 하면 측에도 형성된다. 제 2 미경화 수지층(16)은 제 1 실시예에서 설명한 바와 같이 진공 분위기에서, 또한 가열되어 유동화된 상태로 형성되기 때문에, 전자 부품(20a)에 손상이 생길 우려가 없어진다.
이어서, 도 7의 (a)에 나타낸 바와 같이, 제 1 실시예와 동일하게, 제 1 및 제 2 미경화 수지층(14, 16)을 열처리하여 완전히 경화시킴으로써, 코어 기판(10)의 양면 측에 제 1 층간절연층(18)을 얻는다. 이것에 의해, 전자 부품(20a)이 제 1 층간절연층(18) 내에 매설되는 동시에, 전자 부품(20a)의 범프(23)가 제 1 배선 패턴(12)의 접속 패드(12x)에 플립칩 접속된 구조가 얻어진다. 전자 부품(20a)은 제 1 실시예와 동일하게 동일 재료로 이루어지는 제 1 층간절연층(18)에 의해 둘러싸여 매설된다. 따라서, 전자 부품(20a) 주위에는 재료가 다른 절연층이 존재하지 않기 때문에, 제 1 실시예와 동일하게, 열사이클에 의한 신뢰성 시험을 행할 때에, 제 1 층간절연층(18)에 크랙이 발생하거나, 전자 부품(20a)의 범프(23)와 제 1 배선 패턴(12) 사이에서 컨택트 불량이 발생하는 결점이 해소되어, 전자 부품 실장 구조의 신뢰성을 향상시킬 수 있다.
그 후에, 도 7의 (b)에 나타낸 바와 같이, 제 1 실시예와 동일한 빌트업 배선(제 2 및 제 3 배선 패턴(12a, 12b))을 형성하고, 최상(最上)의 제 3 배선 패턴(12b)의 접속부(19)에 상측 전자 부품(20x)의 범프(23x)가 접속된다. 이것에 의해, 제 2 실시예의 전자 부품 실장 구조(1a)가 얻어진다.
제 2 실시예에서는 전자 부품(20a)의 범프(23)가 배선 패턴(12)의 접속 패드(12x)에 플립칩 접속되기 때문에, 전자 부품(20a) 위의 층간절연층(18)에 비어 홀을 형성할 필요는 없다. 그 이외의 공정은 제 1 실시예와 동일하므로 그 설명을 생략한다.
제 2 실시예는 제 1 실시예와 동일한 효과를 나타낸다.
(제 3 실시예)
도 8 내지 도 10은 본 발명의 제 3 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 단면도이다. 제 3 실시예는 가기판 위에 제 1 실시예와 동일한 방법으로 전자 부품이 층간절연층에 매설된 구조를 형성한 후에, 가기판을 제거하고, 층간절연층을 코어 기판으로서 사용하는 형태이다. 제 3 실시예에서는, 제 1 실시예와 동일한 공정에 대해서는 그 상세한 설명을 생략한다.
*제 3 실시예의 전자 부품 실장 구조의 제조 방법은, 도 8의 (a)에 나타낸 바와 같이, 우선, 구리(Cu), 니켈(Ni) 또는 스테인리스(SUS) 등으로 이루어지는 제 1 가기판(50)을 준비한다. 제 1 가기판(50)으로서는, 금속 포일 등의 플렉시블(flexible) 기판을 사용할 수도 있지만, 강성(剛性)을 갖는 기판을 사용하는 것이 바람직하다.
그 후에, 도 8의 (b)에 나타낸 바와 같이, 제 1 가기판(50) 위에 제 1 실시예와 동일한 방법에 의해 제 1 미경화 수지층(14)을 임시 접착한다. 이어서, 도 8의 (c)에 나타낸 바와 같이, 제 2 실시예와 동일한 방법에 의해, 전자 부품 실장 장치(40)의 스테이지(42) 위에 제 1 가기판(50)을 탑재 배치하고, 전자 부품(20a)의 범프(23)가 하측으로 되도록 하여(페이스다운) 트랜스퍼 헤드(44)에 의해 전자 부품(20a)을 픽업하며, 전자 부품(20a)의 범프(23)를 제 1 미경화 수지층(14) 내에 선택적으로 매립하여 제 1 가기판(50)에 접촉시킨다.
이어서, 제 1 실시예와 동일한 방법에 의해, 도 8의 (d)에 나타낸 바와 같이, 전자 부품(20a)을 피복하는 제 2 미경화 수지층(16)을 형성한다. 이어서, 도 9의 (a)에 나타낸 바와 같이, 제 1 및 제 2 미경화 수지층(14, 16)을 관통하는 도전성 포스트(17)가 설치되고, 제 2 미경화 수지층(16) 위에 제 2 가기판(50a)이 배치된 구조를 형성한다. 제 2 가기판(50a)은 제 1 가기판(50)과 동일 재료의 것이 사용된다.
그러한 구조를 형성하는 제 1 방법으로서는, Cu나 Au 등으로 이루어지는 도전성 포스트(17)가 세워져 설치된 제 2 가기판(50a)을 준비한다. 도전성 포스트(17)는 제 2 가기판(50a)으로 되는 금속판에 프레스 가공 또는 에칭 가공이 실시되어 형성된다.
그리고, 제 2 가기판(50a) 위에 세워서 설치하는 도전성 포스트(17)를 제 1 및 제 2 미경화 수지층(14, 16) 내에 삽입하다. 이것에 의해, 제 1 및 제 2 미경화 수지층(14, 16)을 관통하는 도전성 포스트(17)가 형성되는 동시에, 제 2 가기판(50a)이 제 2 미경화 수지층(16) 위에 배치된다.
또한, 제 2 방법으로서는, 레이저나 RIE에 의해 제 1 및 제 2 미경화 수지층(14, 16)에 제 1 가기판(50)에 도달하는 깊이의 비어 홀을 형성하고, 그 속에 Cu나 Ag 등으로 이루어지는 도전성 페이스트(paste)(도전체)를 충전하여 도전성 포스트(17)를 얻은 후에, 제 2 미경화 수지층(16) 위에 제 2 가기판(50a)을 배치할 수도 있다. 또한, 제 2 방법을 채용할 경우는, 비어 홀을 형성한 후에 도전성 페이스트를 충전하는 대신에, 제 1 가기판(50)을 도금 급전층으로 이용하는 전해 도금에 의해 비어 홀 내에 도전체(구리 등)를 형성하여 도전성 포스트(17)로 할 수도 있다.
그 후에, 도 9의 (b)에 나타낸 바와 같이, 제 1 및 제 2 미경화 수지층(14, 16)을 열처리함으로써 완전히 경화시켜 제 1 층간절연층(18)을 얻는다. 이어서, 도 9의 (c)에 나타낸 바와 같이, 제 1 층간절연층(18), 도전성 포스트(17) 및 전자 부품(20a)의 범프(23)가 남도록 제 1 및 제 2 가기판(50, 50a)을 선택적으로 제거한다. 제 1 및 제 2 가기판(50, 50a)이 Cu나 Ni로 이루어질 경우, 염화제2철 수용액, 염화제2구리 수용액 또는 과황산암모늄 수용액 등을 사용한 습식 에칭이 채용된다. 또한, 제 1 및 제 2 가기판(50, 50a)이 스테인리스 등의 철기(鐵基) 합금으로 이루어질 경우는, 과산화수소 및 수소2불화암모늄을 주성분으로 하는 화학 연마제를 사용하는 연마에 의해 선택적으로 제거할 수 있다.
또한, 제 1 및 제 2 가기판(50, 50a)으로서, 도전성 포스트(17) 및 전자 부품(20a)의 범프(23)에 대하여 선택적으로 제거할 수 있는 재료를 선택하는 것이 바람직하다.
이것에 의해, 제 1 층간절연층(18)의 양면이 노출되는 동시에, 도전성 포스트(17)의 상단부 및 하단부, 또한 전자 부품(20a)의 범프(23) 선단부가 노출된다. 제 3 실시예에서는 제 1 및 제 2 가기판(50, 50a)이 제거되어 제 1 층간절연층(18)이 코어 기판으로서 기능한다.
이어서, 도 9의 (d)에 나타낸 바와 같이, 도 9의 (c)의 구조체를 상하 반전시키고, 제 1 층간절연층(18)의 상면에 전자 부품(20)의 범프(23) 및 도전성 포스트(17)의 상단부에 접속되는 제 1 배선 패턴(12)을 형성한다. 또한, 제 1 층간절연층(18)의 하면에 도전성 포스트(17)의 하단부에 접속되는 제 1 배선 패턴(12)을 형성한다.
이어서, 도 10의 (a)에 나타낸 바와 같이, 제 1 실시예와 동일하게, 제 1 층간절연층(18)의 양면 측에, 제 2 층간절연층(18a)에 설치된 제 2 비어 홀(18y)을 통하여 제 1 배선 패턴(12)에 접속되는 제 2 배선 패턴(12a)을 제 2 층간절연층(18a) 위에 각각 형성한다. 이어서, 도 10의 (b)에 나타낸 바와 같이, 제 2 층간절연층(18a)의 양면 측에, 제 2 배선 패턴(12a) 위에 개구부(22x)가 설치된 솔더 레지스트막(22)을 형성한 후에, 그 개구부(22x)의 제 2 배선 패턴(12a) 위에 Ni/Au 도금을 실시하여 접속부(19)를 형성한다. 또한, 전자 부품(20a)의 범프(23)에 전기적으로 접속되는 배선 패턴이 n층(n은 1 이상의 정수) 형성된 형태로 할 수도 있다.
그 후에, 도 10의 (c)에 나타낸 바와 같이, 제 2 층간절연층(18a) 상측의 제 2 배선 패턴(12a) 접속부(19)에 상측 전자 부품(20x)의 범프(23x)를 플립칩 접속한다.
이상에 의해, 제 3 실시예의 전자 부품 실장 구조(1b)가 얻어진다.
제 3 실시예에서는 제 1 및 제 2 실시예와 동일한 효과를 나타내는 동시에, 전자 부품(20a)이 매설된 제 1 층간절연층(18)이 코어 기판으로서 기능하기 때문에, 제 1 및 제 2 실시예보다도 전자 부품 실장 구조의 전체 두께를 박형화할 수 있다.
(제 4 실시예)
도 11 내지 도 13은 본 발명의 제 4 실시예의 전자 부품 실장 구조의 제조 방법을 나타내는 단면도이다. 제 4 실시예는 제 3 실시예에서 범프를 구비하지 않은 전자 부품을 페이스업으로 실장하는 형태이다. 제 4 실시예에서 제 1 내지 제 3 실시예와 동일한 공정에 대해서는 그 상세한 설명을 생략한다.
제 4 실시예의 전자 부품 실장 구조의 제조 방법에서는, 도 11의 (a)에 나타낸 바와 같이, 우선, 제 3 실시예와 동일하게 제 1 가기판(50) 위에 제 1 미경화 수지층(14)을 임시 접착한다. 그 후에, 도 11의 (b)에 나타낸 바와 같이, 제 1 실시예와 동일한 방법에 의해, 전자 부품 실장 장치(40)의 스테이지(42)에 제 1 가기판(50)을 탑재 배치하고, 전자 부품(20)의 접속 패드(21a)가 상측으로 되도록 하여(페이스업) 트랜스퍼 헤드(44)에 의해 전자 부품(20)을 픽업하며, 전자 부품(20)을 제 1 미경화 수지층(14) 위에 임시 접착한다.
이어서, 도 11의 (c)에 나타낸 바와 같이, 제 1 실시예와 동일한 방법에 의해, 전자 부품(20)을 피복하는 제 2 미경화 수지층(16)을 형성한다. 이어서, 도 11의 (d)에 나타낸 바와 같이, 제 3 실시예의 도 9의 (a)와 동일하게, 제 1 및 제 2 미경화 수지층(14, 16)을 관통하는 도전성 포스트(17)가 설치되고, 제 2 미경화 수지층(16) 위에 제 2 가기판(50a)이 배치된 구조를 형성한다. 또한, 도 12의 (a)에 나타낸 바와 같이, 제 1 및 제 2 미경화 수지층(14, 16)을 열처리하여 완전히 경화시킴으로써, 전자 부품(20)이 매설된 제 1 층간절연층(18)을 얻는다.
이어서, 도 12의 (a)에 나타낸 바와 같이, 제 1 및 제 2 미경화 수지층(14, 16)을 열처리함으로써 완전히 경화시켜 전자 부품(20)이 매설된 제 1 층간절연층(18)을 얻는다.
이어서, 도 12의 (b)에 나타낸 바와 같이, 제 3 실시예와 동일하게, 제 1 및 제 2 가기판(50, 50a)을 제 1 층간절연층(18) 및 도전성 포스트(17)에 대하여 선택적으로 제거한다.
이어서, 도 12의 (c)에 나타낸 바와 같이, 전자 부품(20)의 접속 패드(21a) 위의 제 1 층간절연층(18) 부분에 제 1 비어 홀(18x)을 형성한다. 이어서, 도 12의 (d)에 나타낸 바와 같이, 제 1 층간절연층(18)의 상면에 제 1 비어 홀(18x)을 통하여 전자 부품(20)의 접속 패드(21a) 및 도전성 포스트(17)의 상단부에 접속되는 제 1 배선 패턴(12)을 형성한다. 또한, 제 1 층간절연층(18)의 하면에도 도전성 포스트(17)의 하단부에 접속되는 제 1 배선 패턴(12)이 형성된다.
또한, 제 1 층간절연층(18)의 양면 측에, 제 2 층간절연층(18a)에 설치된 제 2 비어 홀(18y)을 통하여 제 1 배선 패턴(12)에 접속되는 제 2 배선 패턴(12a)을 각각 형성한다. 이어서, 도 13의 (a)에 나타낸 바와 같이, 제 2 층간절연층(18a)의 양면 측에, 제 2 배선 패턴(12a) 위에 개구부(22x)가 설치된 솔더 레지스트막(22)을 형성한 후에, 그 개구부(22x)의 제 2 배선 패턴(12a) 위에 Ni/Au 도금을 실시하여 접속부(19)를 형성한다.
또한, 전자 부품(20)의 접속 패드(21a)에 전기적으로 접속되는 배선 패턴이 n층(n은 1 이상의 정수) 형성된 형태로 할 수도 있다.
그 후에, 도 13의 (b)에 나타낸 바와 같이, 제 1 층간절연층(18)의 상측의 제 2 배선 패턴(12a)의 접속부(19)에 상측 전자 부품(20x)의 범프(23x)를 플립칩 접속한다.
이상에 의해, 제 4 실시예의 전자 부품 실장 구조(1c)가 얻어진다.
제 4 실시예에서는 제 1 및 제 2 실시예와 동일한 효과를 나타내는 동시에, 제 3 실시예와 동일하게 전자 부품 실장 구조를 박형화할 수 있다.
1, 1a, 1b, 1c : 전자 부품 실장 구조
10 : 코어(core) 기판
10a : 관통 구멍
11, 17 : 도전성 포스트(post)
12 : 제 1 배선 패턴
12a : 제 2 배선 패턴
12b : 제 3 배선 패턴
12x, 21a : 접속 패드
14 : 제 1 미경화(未硬化) 수지층
16 : 제 2 미경화 수지층
18 : 제 1 층간절연층
18a : 제 2 층간절연층
18x : 제 1 비어 홀
18y : 제 2 비어 홀
19 : 접속부
20, 20a : 전자 부품
20x : 상측 전자 부품
21b : 패시베이션막(passivation film)
23, 23x : 범프(bump)
40 : 전자 부품 실장 장치
42 : 스테이지(stage)
44 : 트랜스퍼 헤드(transfer head)
50 : 제 1 가(假)기판
50a : 제 2 가기판

Claims (8)

  1. 배선 패턴을 구비한 기판 위의 전면(全面)에, 반경화(半硬化)의 수지 필름을 진공 분위기에서 가열 및 가압하여 점착함으로써, 제 1 미경화 수지층을 형성하는 공정과,
    상기 제 1 미경화 수지층을 형성하는 공정 후에, 상기 제 1 미경화 수지층의 위에, 접속 패드를 구비한 전자 부품을, 상기 접속 패드가 상측을 향하게 하여 배치하는 공정과,
    상기 전자 부품을 배치하는 공정 후에, 상기 제 1 미경화 수지층 위의 전면에, 반경화의 수지 필름을 진공 분위기에서 가열 및 가압하여 점착함으로써, 상기 전자 부품을 피복하는, 상기 제 1 미경화 수지층과 동일 재료로 이루어지는 제 2 미경화 수지층을 형성하는 공정과,
    상기 제 2 미경화 수지층을 형성하는 공정 후에, 열처리함으로써, 상기 제 1 및 제 2 미경화 수지층을 동시에 완전히 경화시켜, 상기 전자 부품이 매설(埋設)된 동일 재료로 이루어진 층간 절연층을 얻는 공정과,
    상기 층간 절연층을 형성하는 공정 후에, 상기 층간 절연층에, 상기 전자 부품의 상기 접속 패드 및 배선 패턴에 도달하는 깊이의 비어 홀을 형성하는 공정과,
    상기 비어 홀을 통하여, 상기 전자 부품의 상기 접속 패드 및 상기 기판 위의 배선 패턴에 전기적으로 접속되는 n층(n은 1 이상의 정수)의 배선 패턴을 형성하는 공정을 갖고,
    상기 층간 절연층의 위에 형성된 상기 배선 패턴이, 상기 층간 절연층에 형성된 비어 홀을 통하여 상기 전자 부품의 상기 접속 패드에 직접 접속되는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  2. 배선 패턴을 구비한 기판 위의 전면에, 반경화의 수지 필름을 진공 분위기에서 가열 및 가압하여 점착함으로써, 제 1 미경화 수지층을 형성하는 공정과,
    상기 제 1 미경화 수지층을 형성하는 공정 후에, 범프를 구비한 전자 부품의 상기 범프를 상기 제 1 미경화 수지층에 매립하고, 상기 전자 부품의 범프를 상기 기판 위의 상기 배선 패턴에 전기적으로 접속하는 공정과,
    상기 전자 부품의 범프를 접속하는 공정 후에, 상기 제 1 미경화 수지층 위의 전면에, 반경화의 수지 필름을 진공 분위기에서 가열 및 가압하여 점착함으로써, 상기 전자 부품을 피복하는, 상기 제 1 미경화 수지층과 동일 재료로 이루어지는 제 2 미경화 수지층을 형성하는 공정과,
    상기 제 2 미경화 수지층을 형성하는 공정 후에, 열처리함으로써, 상기 제 1 및 제 2 미경화 수지층을 동시에 완전히 경화시켜, 상기 전자 부품이 매설된 동일 재료로 이루어진 층간 절연층을 얻는 공정과,
    상기 층간 절연층을 형성하는 공정 후에, 상기 층간 절연층에, 상기 배선 패턴에 도달하는 깊이의 비어 홀을 형성하는 공정과,
    상기 비어 홀을 통하여, 상기 전자 부품의 상기 접속 패드 및 상기 기판 위의 배선 패턴에 전기적으로 접속되는 n층(n은 1 이상의 정수)의 배선 패턴을 형성하는 공정을 갖는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 전자 부품을 배치하는 공정은, 상기 제 1 미경화 수지층을 가열한 상태에서 상기 전자 부품을 0.01 내지 1.0㎫의 압력으로 가압함으로써, 상기 전자 부품을 제 1 미경화 수지층 위에 임시 접착하는 공정인 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 미경화 수지층을 형성하는 공정은, 미경화 수지 필름을 진공 분위기에서 가열하여 유동화시킨 상태에서 상기 전자 부품 측으로 가압하는 것을 포함하는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 및 제 2 미경화 수지층은, 에폭시 수지, 폴리이미드 수지 및 폴리페닐렌에테르 수지 중 어느 하나인 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 전자 부품은 반도체 칩 또는 수동(受動) 부품인 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 기판의 상기 전자 부품이 탑재된 면과 반대측의 전면에, 반경화의 수지 필름을 진공 분위기에서 가열 및 가압하여 점착함으로써, 상기 제 2 미경화 수지층과 동일 재료로 이루어지는 제 3 미경화 수지층을 형성하고,
    상기 제 1 미경화 수지층 및 상기 제 2 미경화 수지층의 열처리에 의한 경화시에, 상기 제 3 미경화 수지층을 동시에 완전히 경화시켜 다른 절연층을 얻는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  8. 삭제
KR1020110062096A 2004-05-10 2011-06-27 전자 부품 실장 구조의 제조 방법 KR101156657B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004139543A JP4541753B2 (ja) 2004-05-10 2004-05-10 電子部品実装構造の製造方法
JPJP-P-2004-139543 2004-05-10

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020050030237A Division KR101109702B1 (ko) 2004-05-10 2005-04-12 전자 부품 실장 구조의 제조 방법

Publications (2)

Publication Number Publication Date
KR20110081795A KR20110081795A (ko) 2011-07-14
KR101156657B1 true KR101156657B1 (ko) 2012-06-15

Family

ID=35238507

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020050030237A KR101109702B1 (ko) 2004-05-10 2005-04-12 전자 부품 실장 구조의 제조 방법
KR1020110062096A KR101156657B1 (ko) 2004-05-10 2011-06-27 전자 부품 실장 구조의 제조 방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020050030237A KR101109702B1 (ko) 2004-05-10 2005-04-12 전자 부품 실장 구조의 제조 방법

Country Status (4)

Country Link
US (1) US7319049B2 (ko)
JP (1) JP4541753B2 (ko)
KR (2) KR101109702B1 (ko)
TW (1) TWI384630B (ko)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7410894B2 (en) * 2005-07-27 2008-08-12 International Business Machines Corporation Post last wiring level inductor using patterned plate process
JP2007103772A (ja) * 2005-10-06 2007-04-19 Texas Instr Japan Ltd 半導体装置の製造方法
JP4841234B2 (ja) * 2005-11-24 2011-12-21 日本特殊陶業株式会社 ビアアレイキャパシタ内蔵配線基板の製造方法
EP1962342A4 (en) 2005-12-14 2010-09-01 Shinko Electric Ind Co SUBSTRATE WITH INTEGRATED CHIP AND METHOD FOR MANUFACTURING THE SAME
FI20060256L (fi) 2006-03-17 2006-03-20 Imbera Electronics Oy Piirilevyn valmistaminen ja komponentin sisältävä piirilevy
JP2007311492A (ja) * 2006-05-17 2007-11-29 Shinko Electric Ind Co Ltd 半導体装置の製造方法
DE102006025553B4 (de) * 2006-06-01 2020-01-16 Hahn-Schickard-Gesellschaft für angewandte Forschung e.V. Verfahren zum Herstellen einer elektronischen Baueinheit
JP2008016630A (ja) * 2006-07-06 2008-01-24 Matsushita Electric Ind Co Ltd プリント配線板およびその製造方法
CN100514616C (zh) * 2006-08-29 2009-07-15 欣兴电子股份有限公司 内埋式芯片封装制程及具有内埋芯片的电路基板
JP4274290B2 (ja) * 2006-11-28 2009-06-03 国立大学法人九州工業大学 両面電極構造の半導体装置の製造方法
CN100593963C (zh) * 2007-07-17 2010-03-10 欣兴电子股份有限公司 内埋式线路结构及其工艺
TWI396269B (zh) * 2007-10-17 2013-05-11 Unimicron Technology Corp 電路板之製法
JP5271627B2 (ja) * 2008-07-30 2013-08-21 株式会社フジクラ 多層プリント配線板
TWI366906B (en) * 2009-03-31 2012-06-21 Ind Tech Res Inst Die stacking structure and fabricating method thereof
US8390083B2 (en) * 2009-09-04 2013-03-05 Analog Devices, Inc. System with recessed sensing or processing elements
JP5325736B2 (ja) * 2009-10-06 2013-10-23 新光電気工業株式会社 半導体装置及びその製造方法
US8786062B2 (en) 2009-10-14 2014-07-22 Advanced Semiconductor Engineering, Inc. Semiconductor package and process for fabricating same
US20110084372A1 (en) * 2009-10-14 2011-04-14 Advanced Semiconductor Engineering, Inc. Package carrier, semiconductor package, and process for fabricating same
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US9407997B2 (en) 2010-10-12 2016-08-02 Invensense, Inc. Microphone package with embedded ASIC
US8941222B2 (en) 2010-11-11 2015-01-27 Advanced Semiconductor Engineering Inc. Wafer level semiconductor package and manufacturing methods thereof
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
US8619431B2 (en) * 2010-12-22 2013-12-31 ADL Engineering Inc. Three-dimensional system-in-package package-on-package structure
JP5309352B2 (ja) * 2011-02-15 2013-10-09 Ｔｄｋ株式会社 電子部品内蔵モジュール用層間絶縁シート、電子部品内蔵モジュール及び電子部品内蔵モジュールの製造方法
JP5413382B2 (ja) * 2011-02-15 2014-02-12 Ｔｄｋ株式会社 電子部品内蔵モジュールの製造方法
US9142502B2 (en) * 2011-08-31 2015-09-22 Zhiwei Gong Semiconductor device packaging having pre-encapsulation through via formation using drop-in signal conduits
US8916421B2 (en) * 2011-08-31 2014-12-23 Freescale Semiconductor, Inc. Semiconductor device packaging having pre-encapsulation through via formation using lead frames with attached signal conduits
US8780576B2 (en) * 2011-09-14 2014-07-15 Invensas Corporation Low CTE interposer
CN103052268B (zh) * 2011-10-11 2016-03-02 欣兴电子股份有限公司 线路结构的制作方法
US8597983B2 (en) 2011-11-18 2013-12-03 Freescale Semiconductor, Inc. Semiconductor device packaging having substrate with pre-encapsulation through via formation
KR101332916B1 (ko) * 2011-12-29 2013-11-26 주식회사 네패스 반도체 패키지 및 그 제조 방법
US9190389B2 (en) 2013-07-26 2015-11-17 Infineon Technologies Ag Chip package with passives
US9070568B2 (en) * 2013-07-26 2015-06-30 Infineon Technologies Ag Chip package with embedded passive component
US9847462B2 (en) 2013-10-29 2017-12-19 Point Engineering Co., Ltd. Array substrate for mounting chip and method for manufacturing the same
US9632251B2 (en) * 2014-04-02 2017-04-25 International Business Machines Corporation Integration of photonic, electronic, and sensor devices with SOI VLSI microprocessor technology
US10177115B2 (en) * 2014-09-05 2019-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming
CN105590914B (zh) * 2014-10-24 2018-04-06 碁鼎科技秦皇岛有限公司 电子元件封装结构及制作方法
TWI566349B (zh) * 2014-12-04 2017-01-11 矽品精密工業股份有限公司 封裝結構及其製法
US9666558B2 (en) 2015-06-29 2017-05-30 Point Engineering Co., Ltd. Substrate for mounting a chip and chip package using the substrate
CN106356355B (zh) * 2015-07-15 2020-06-26 恒劲科技股份有限公司 基板结构及其制作方法
US10068853B2 (en) * 2016-05-05 2018-09-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and method of fabricating the same
JP6904055B2 (ja) * 2017-05-19 2021-07-14 Tdk株式会社 半導体ｉｃ内蔵基板及びその製造方法
US10903136B2 (en) * 2017-11-07 2021-01-26 Tdk Taiwan Corp. Package structure having a plurality of insulating layers
JPWO2021009865A1 (ja) * 2019-07-17 2021-09-13 株式会社メイコー 高密度多層基板、及びその製造方法
CN113140538A (zh) * 2021-04-21 2021-07-20 上海闻泰信息技术有限公司 转接板、封装结构及转接板的制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001244638A (ja) * 1999-12-20 2001-09-07 Matsushita Electric Ind Co Ltd 回路部品内蔵モジュール及びその製造方法
JP2003243563A (ja) * 2001-12-13 2003-08-29 Matsushita Electric Ind Co Ltd 金属配線基板と半導体装置及びその製造方法
JP2003347473A (ja) * 2002-05-29 2003-12-05 Hitachi Chem Co Ltd 半導体装置とその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1070363A (ja) * 1996-08-27 1998-03-10 Toshiba Corp 印刷配線板の製造方法
JPH1079578A (ja) * 1996-09-04 1998-03-24 Oki Electric Ind Co Ltd 配線基板の製造方法
JP2000151057A (ja) * 1998-11-09 2000-05-30 Hitachi Ltd 電子部品実装構造体およびその製造方法並びに無線ｉｃカードおよびその製造方法
JP2001156457A (ja) * 1999-11-30 2001-06-08 Taiyo Yuden Co Ltd 電子回路装置の製造方法
JP3813402B2 (ja) * 2000-01-31 2006-08-23 新光電気工業株式会社 半導体装置の製造方法
TW511405B (en) * 2000-12-27 2002-11-21 Matsushita Electric Ind Co Ltd Device built-in module and manufacturing method thereof
JP3547423B2 (ja) 2000-12-27 2004-07-28 松下電器産業株式会社 部品内蔵モジュール及びその製造方法
JP2002271020A (ja) * 2001-03-08 2002-09-20 Toshiba Chem Corp プリント配線板、ビルドアップ配線板およびその製造方法
US20020175402A1 (en) * 2001-05-23 2002-11-28 Mccormack Mark Thomas Structure and method of embedding components in multi-layer substrates
JP2003046258A (ja) * 2001-07-27 2003-02-14 Kyocera Corp 配線基板用絶縁シート及びそれを用いた多層配線基板及びその製造方法
JP3572305B2 (ja) * 2001-09-27 2004-09-29 松下電器産業株式会社 絶縁シートおよび多層配線基板ならびにその製造方法
US6841413B2 (en) * 2002-01-07 2005-01-11 Intel Corporation Thinned die integrated circuit package
TW200302685A (en) * 2002-01-23 2003-08-01 Matsushita Electric Ind Co Ltd Circuit component built-in module and method of manufacturing the same
JP2004079701A (ja) * 2002-08-14 2004-03-11 Sony Corp 半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001244638A (ja) * 1999-12-20 2001-09-07 Matsushita Electric Ind Co Ltd 回路部品内蔵モジュール及びその製造方法
JP2003243563A (ja) * 2001-12-13 2003-08-29 Matsushita Electric Ind Co Ltd 金属配線基板と半導体装置及びその製造方法
JP2003347473A (ja) * 2002-05-29 2003-12-05 Hitachi Chem Co Ltd 半導体装置とその製造方法

Also Published As

Publication number Publication date
JP4541753B2 (ja) 2010-09-08
JP2005322769A (ja) 2005-11-17
TW200539464A (en) 2005-12-01
KR20060045610A (ko) 2006-05-17
US7319049B2 (en) 2008-01-15
US20050247665A1 (en) 2005-11-10
TWI384630B (zh) 2013-02-01
KR101109702B1 (ko) 2012-01-31
KR20110081795A (ko) 2011-07-14

Similar Documents

Publication Publication Date Title
KR101156657B1 (ko) 전자 부품 실장 구조의 제조 방법
KR101096614B1 (ko) 전자 부품 실장 구조 및 그 제조 방법
US6985362B2 (en) Printed circuit board and electronic package using same
US8863378B2 (en) Method for manufacturing a wiring board
EP2141972B1 (en) Component-incorporating module and its manufacturing method
US7884484B2 (en) Wiring board and method of manufacturing the same
US7122901B2 (en) Semiconductor device
KR101046265B1 (ko) 전자 부품 실장 구조의 제조 방법
KR101536006B1 (ko) 솔더범프를 가지는 배선기판 및 그 제조방법
JP2009212146A (ja) 基板およびその製造方法
US7755203B2 (en) Circuit substrate and semiconductor device
JPWO2007069427A1 (ja) 電子部品内蔵モジュールとその製造方法
JP5176676B2 (ja) 部品内蔵基板の製造方法
JP2012147032A (ja) 基板の製造方法
JP4027788B2 (ja) 電子部品実装構造の製造方法
JP4927145B2 (ja) 電子部品実装構造の製造方法
JP4593444B2 (ja) 電子部品実装構造体の製造方法
KR20100104932A (ko) 인쇄회로기판의 제조방법
KR101543031B1 (ko) 인쇄회로기판 및 그 제조 방법
TWI420989B (zh) 印刷電路板及其製造方法
KR100887685B1 (ko) 전자소자 내장 인쇄회로기판의 제조방법
JP2003163240A (ja) 半導体装置およびその製造方法
KR101376765B1 (ko) 인터포저가 필요없는 몰딩 패키지 제조 방법
JP2010040954A (ja) 電子部品の製造方法
JP2008218941A (ja) 電子回路装置とこれを用いた電子機器、およびその製造方法

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
PA0107 Divisional application

Comment text: Divisional Application of Patent

Patent event date: 20110627

Patent event code: PA01071R01D

Filing date: 20050412

Application number text: 1020050030237

PA0201 Request for examination
PG1501 Laying open of application
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20110914

Patent event code: PE09021S01D

AMND Amendment
E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20111130

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20110914

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

AMND Amendment
J201 Request for trial against refusal decision
PJ0201 Trial against decision of rejection

Patent event date: 20111229

Comment text: Request for Trial against Decision on Refusal

Patent event code: PJ02012R01D

Patent event date: 20111130

Comment text: Decision to Refuse Application

Patent event code: PJ02011S01I

Appeal kind category: Appeal against decision to decline refusal

Decision date: 20120423

Appeal identifier: 2011101010507

Request date: 20111229

PB0901 Examination by re-examination before a trial

Comment text: Amendment to Specification, etc.

Patent event date: 20111229

Patent event code: PB09011R02I

Comment text: Request for Trial against Decision on Refusal

Patent event date: 20111229

Patent event code: PB09011R01I

Comment text: Amendment to Specification, etc.

Patent event date: 20111026

Patent event code: PB09011R02I

B601 Maintenance of original decision after re-examination before a trial
PB0601 Maintenance of original decision after re-examination before a trial

Comment text: Report of Result of Re-examination before a Trial

Patent event code: PB06011S01D

Patent event date: 20120217

PJ1301 Trial decision

Patent event code: PJ13011S01D

Patent event date: 20120425

Comment text: Trial Decision on Objection to Decision on Refusal

Appeal kind category: Appeal against decision to decline refusal

Request date: 20111229

Decision date: 20120423

Appeal identifier: 2011101010507

PS0901 Examination by remand of revocation
PS0701 Decision of registration after remand of revocation

Patent event date: 20120522

Patent event code: PS07012S01D

Comment text: Decision to Grant Registration

Patent event date: 20120425

Patent event code: PS07011S01I

Comment text: Notice of Trial Decision (Remand of Revocation)

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20120608

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20120611

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20150515

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20150515

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20160517

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20160517

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20170522

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20170522

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20180516

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20180516

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20190515

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20190515

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20200515

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20210517

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20220517

Start annual number: 11

End annual number: 11

PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20240319