KR101141159B1 - 구조물을 어닐링하기 위한 어닐링 공정 - Google Patents
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Abstract
본 발명은 적어도 하나의 웨이퍼를 포함하는 구조물을 어닐링하기 위한 공정에 관한 것으로서, 상기 어닐링 공정은 제1 위치에서 홀더(312)와 접촉하고 있는 상기 구조물의 노출된 표면의 적어도 일부분 상에 산화물층(310)을 형성하기 위해 산화성 분위기에서 상기 구조물을 어닐링하는 제1 단계를 포함한다. 상기 공정은, 상기 제1 어닐링 단계 동안 상기 구조물과 상기 홀더 사이의 접촉 영역 또는 영역들(314)가 노출되는 제2 위치로 상기 홀더 상의 상기 구조물을 이동시키는 단계, 및 상기 제2 위치의 상기 구조물을 산화성 분위기에서 어닐링하는 제2 어닐링 단계를 더 포함한다.
Description
본 발명은, 특히, 예컨대, BSOI(접합 실리콘-온-절연체)와 같이, 지지 기판 상에 적어도 하나의 층을 전달함으로써 획득되는 다층 반도체 구조물들 또는 기판들(소위 다층 반도체 웨이퍼들)의 제조에 사용되는 산화성 분위기에서 어닐링하는 분야에 관한 것이다.
다층 구조물을 제조하기 위한 공지된 공정의 예는 도 1a 내지 도 1f를 참조하여 설명된다.
도 1a 및 1b에 도시된 바와 같이, 복합 구조물(100)은, 예컨대, 실리콘으로 이루어진, 제1 웨이퍼(100)와 제2 웨이퍼(102)를 조립함으로써 형성된다. 여기서, 제1 및 제2 웨이퍼들(101 및 102)은 동일한 직경을 갖는다. 그러나, 이들은 다른 직경을 가질 수 있다.
특히, SOI(실리콘-온-절연체) 구조물을 제조할 때, 이들이 접촉하도록 배치되기 전에, 추가적인 산화물 층(미 도시)이 하나 또는 양 웨이퍼들(101 및 102) 상에 형성될 수 있다.
제1 웨이퍼(101)는 챔퍼형 에지, 즉, 상부 챔퍼(104) 및 하부 챔퍼(105)를 포함하는 에지를 갖는다.
이러한 챔퍼들의 역할은 상기 웨이퍼들을 더 쉽게 다룰 수 있게 하고 이러한 에지들이 날카로울 경우에 발생할 수 있는 에지 박편(flaking)을 방지하는 것이며, 이러한 박편들은 웨이퍼들의 표면 상에 미립 오염원이다.
본 명세서에서 설명되는 예에서, 웨이퍼 조립체는 본 기술분야의 당업자에게 공지된 직접 접합(분자 접착) 기술을 사용하여 제조된다.
일단, 접합 단계가 완료되면, 복합 구조물(100)은 안정화 어닐링을 받으며, 이의 목적은 제1 웨이퍼(101)와 제2 웨이퍼(102) 사이의 접합을 강화하고 이러한 두 웨이퍼들을 보호 산화물층으로 덮는 것이다.
이러한 목적을 위해, 복합 구조물(100)의 노출된 전체 표면 상에 산화물층(110)을 형성하기 위해 산화성 분위기에서 안정화 어닐링이 수행된다(도 1c). 따라서, 산화물층(110)은, 특히, 후속 처리 공정 중에, 상기 복합 구조물을 화학적 식각으로부터 보호하는 보호층을 형성한다.
그 후, 구조물(100)은 트리밍되고, 이는 대체로 챔퍼(105)를 포함하는 층(106)의 환형 부분을 제거하는 것으로 이루어진다(도 1d 및 1e).
이러한 트리밍은 챔퍼(105)의 존재가 제1 및 제2 웨이퍼들의 주변부에서 이들 간의 양호한 접촉을 방지하기 때문에 필수적이다. 따라서, 전달된 층이 제2 웨이퍼에 약하게 접합되거나 전혀 접합되지 않는 주변부가 존재한다. 전달된 층의 이러한 주변부는 제어되지 않은 방식으로 깨지기 쉽고 원하지 않은 조각들 또는 입자들로 이러한 구조물이 오염되기 쉽기 때문에 제거되어야만 한다.
바람직하게 소위 하이브리드 트리밍으로 지칭되는 트리밍이 사용되는데, 이 트리밍은 완전히 기계적인 수단 또는 완전히 기계적인 머시닝에 의하는 제1 트리밍 단계(도 1d)와, 이에 후속하는 제1 웨이퍼의 남아있는 두께를 트리밍하기 위한 적어도 부분적으로 비-기계적인 제2 트리밍 단계(도 1e)를 수행하는 것으로 이루어진다. 이러한 제2 트리밍 단계는 일반적으로 웨이퍼(들)(101 및/또는 102) 상에 형성되는 산화물 층들에 대해서 선택적인 화학적 트리밍에 대응된다. 이러한 하이브리드 트리밍은 특히 전달된 층과 제2 웨이퍼 사이의 접합 경계면에서, 그리고 전달된 층 그 자체에서 박피(peel-off)되는 것을 방지한다.
본 명세서의 예에서, 상기 화학적 트리밍 단계는 소위 습식 식각으로 지칭되는 화학적 식각으로 이루어진다. 상기 화학적 식각 용액은 식각될 물질에 따라 선택된다. 본 예에서, 본 기술분야의 당업자들에게 공지된 식각 용액(TMAH 또는 KOH) 중 하나가 사용되며, 이 용액은 특히 실리콘을 식각한다.
그 후, 제1 웨이퍼(101)는 미리 결정된 두께(e)를 갖는 전달된 층(106)을 형성하도록 박막화될 수 있다(도 1f). 이 두께(e)는 예컨대 약 10㎛에 다다를 수 있다.
상기 트리밍 동작 전에 복합 구조물(100)의 산화(도 1c)는 제2 웨이퍼(102)가 화학적 트리밍 단계 동안 TMAH 용액에 의해 화학적으로 식각되는 것을 방지한다. 또한, 산화물층(110)은 제1 웨이퍼(101)의 박막화(thinning) 전에 제1 웨이퍼(101)의 표면을 트리밍 화학적 식각으로부터 보호한다.
그러나, 본 출원인은 화학적 트리밍 단계 후에 달성되는 복합 구조물들의 에지에서 결함이 발생하는 것을 관찰하였다.
더욱 구체적으로, 관찰되는 결함들은 복합 구조물들의 제2 웨이퍼의 에지들(또는 에지 면) 상에 분포되는 흠집(nick)들이다.
이러한 흠집들이 예컨대 제2 웨이퍼로부터 방출되는 박편들의 소스일 수 있고, 이러한 박편들은 제1 웨이퍼의 노출된 표면을 오염시키기 쉽기 때문에, 이러한 흠집들은 제조에 바람직하지 않다. 더욱 일반적으로, 이러한 결함들은 최적화되지 않은 제조 공정을 나타내며, 결과적으로 생성되는 다층 구조물들이 덜 매력적이게 한다. 더구나, 이러한 결함들은 이러한 결함 있는 복합 구조물들에 대한 추가적인 기술적 단계들 동안(예컨대, 제1 웨이퍼의 노출된 표면 상에 미세 요소들을 제조하는 동안) 다양한 문제들을 야기할 수 있다.
따라서, 이러한 구조물을 제조하기 위한 공정이 화학적 식각들을 수행하는 하나 이상의 단계들을 포함하는 경우에도 이러한 결함이 없는 복합 구조물들을 제조하는 것이 필요하다. 이러한 화학적 식각들은, 특히, 그러나 배제하는 것은 아니지만, 제1 웨이퍼 상에 트리밍 또는 박막화 공정 동안에 발생할 수 있다.
문헌(US2009/170287(D1))은 층을 전달하기 위해 쪼갬(cleave) 기술을 사용하는 SOI 기판 제조 공정에 관한 것이다. 많은 처리 단계들(접합, 열처리, 리프트-오프(lift-off), 식각, 산화)이 연속적인 어닐링들 사이에 수행되며, 결과적으로, 이것은 D1에서 각각의 어닐링을 받는 동일한 구조물이 아니다. 이 문헌은 제조 공정의 다른 순간들에 수행되는 국부적인 산화들을 개시한다.
본 발명이 해결하려는 과제는 결함이 없는 헤테로구조물을 제조하기 위한 방법을 제공하는 것이다.
이러한 목적을 위해, 본 발명은 적어도 하나의 웨이퍼를 포함하는 구조물을 어닐링하기 위한 공정을 제공하며, 상기 어닐링 공정은, 제1 위치에서 홀더(holder)와 접촉하고 있는 상기 구조물의 노출된 표면의 적어도 일부 상에 산화물층을 형성하기 위해 산화성 분위기에서 상기 구조물을 어닐링하는 제1 단계를 포함하며, 상기 공정은,
- 상기 제1 어닐링 단계 동안 상기 구조물과 상기 홀더 사이의 접촉 영역 또는 영역들이 노출되는 제2 위치로 상기 홀더 상의 상기 구조물을 이동시키는 단계; 및
- 산화성 분위기에서 상기 제2 위치의 상기 산화된 구조물을 어닐링하는 제2 어닐링 단계;
를 더 포함하는 것을 특징으로 한다.
본 발명의 어닐링 공정은 특히 다층 구조물들에 적용될 수 있다. 상술된 바와 같이, "다층 구조물"이란 표현은, 예컨대, BSOI 구조물들과 같이, 제2 웨이퍼(또는 지지 기판) 상에 적어도 제1 웨이퍼를 전달함으로써 생성되는 구조물을 의미한다고 이해된다.
또한, 본 발명의 어닐링 공정은 하나의 웨이퍼에도 적용될 수 있으며, 이것이 나중에 하나 이상의 다른 웨이퍼들과 조립되는 것이 가능하다.
본 발명에 따른 공정은 상기 제1 어닐링 단계 동안 상기 홀더와 접촉하는 상기 구조물의 영역 또는 영역들 상에 산화물층이 성장될 수 있게 한다. 이러한 방법에서, 본 발명에 따른 어닐링 공정이 가해진 기판 또는 기판들의 전체 노출된 표면 상에 균일한 산화물층이 형성된다.
이러한 산화물층은 상기 구조물에 수행될 수 있는 후속 화학적 식각들로부터 상기 구조물을 보호한다.
예를 들면, 이러한 산화물층은 상기 구조물의 전체 또는 일부분에 대해 수행되는 박막화 또는 트리밍 공정 동안 수행될 수 있는 화학적 식각들로부터 상기 구조물을 효과적으로 보호한다.
또한, 이렇게 형성된 산화물층은 상기 구조물의 전체 또는 일부분을 화학적으로 처리하는 공정 동안 수행되는 화학적 식각으로부터 상기 구조물을 보호한다.
따라서, 상기 어닐링 공정은 화학적 식각 동안 상기 구조물 상에, 특히 이의 에지들 상에, 흠집들이 형성되는 것을 방지한다.
상기 홀더는 예컨대 상기 구조물을 정위치에 고정시킬 수 있는 복수의 고정 요소들일 수 있다.
또한, 상기 이동 단계는, 상기 이동 단계 후에 상기 제1 어닐링 단계 동안 상기 지지부와 접촉하던 상기 구조물의 영역들 전체가 더 이상 상기 홀더와 접촉하지 않도록, 상기 홀더에 대하여 미리 결정된 각도로 상기 구조물을 회전시키는 단계를 포함할 수 있다.
이러한 방식으로, 상기 제1 어닐링 단계 동안 상기 홀더와 접촉하던 상기 구조물의 영역들 전체 상에 산화물층을 성장시키는 것이 가능하다. 이러한 산화물층은 상기 구조물 전체를 후속하여 수행될 수 있는 화학적 식각들로부터 보호한다는 점에서 바람직하다. 따라서, 화학적 식각이 나중에 수행될 때 상기 구조물의 표면 상에 흠집들이 형성되는 것을 방지하는 것이 가능하다.
상기 구조물이 상기 이동 단계 동안 회전되는 각도는 예컨대, 40˚ 내지 90˚일 수 있다.
또한, 본 발명은 제1 웨이퍼를 제2 웨이퍼에 접합하는 단계를 포함하는 헤테로구조물을 제조하기 위한 제1 공정에 관한 것으로서, 상기 공정은 위에서 언급된 실시예들 중 하나에서 정의되는 어닐링 공정에 따라서 상기 헤테로구조물을 어닐링하는 단계를 더 포함하는 것을 특징으로 한다.
헤테로구조물을 제조하기 위한 제1 공정은, 제1 웨이퍼와 제2 웨이퍼를 포함하는 헤테로구조물이 화학적 트리밍 단계 동안 상기 제2 웨이퍼에 형성되는 흠집 없이 생성될 수 있게 한다.
특히, 이러한 공정은 상기 제2 웨이퍼의 에지들 상에 흠집들이 형성되는 것을 방지한다.
상기 헤테로구조물에 수행되는 어닐링은 상기 제1 어닐링 단계 동안 상기 홀더와 접촉하는 상기 제2 웨이퍼의 영역들 전체가 상기 이동 단계 후에는 상기 홀더와 더 이상 접촉하지 않도록 수행되는 것이 바람직하다. 이러한 방식에서, 보호 산화물층은 상기 제2 웨이퍼의 전체 외부 표면 상에 형성되며, 상기 산화물층은 후속하여 수행되는 화학적 식각들로부터 상기 제2 웨이퍼를 보호한다.
또한, 상기 헤테로 구조물이 어닐링된 후에 적어도 하나의 다음 단계들이 수행될 수 있다.
- 상기 제1 웨이퍼를 박막화하기 위한 박막화 단계; 및
- 상기 제1 웨이퍼를 트리밍하기 위한 화학적 트리밍 단계
"화학적 트리밍"이란 표현은 본 명세서에서 적어도 하나의 화학적 식각을 수행하는 트리밍 공정을 의미하는 것으로 이해된다.
또한, 본 발명은 제1 웨이퍼를 제2 웨이퍼에 접합하는 단계를 포함하는 헤테로구조물을 제조하기 위한 제2 공정에 관한 것으로서, 상기 공정은, 상기 접합 단계 전에, 위에서 언급된 실시예들 중 하나에 정의되는 어닐링 공정에 따라서 상기 제2 웨이퍼를 어닐링하는 단계를 더 포함하는 것을 특징으로 한다.
헤테로구조물을 제조하기 위한 본 공정은 산화물이 상기 제2 웨이퍼의 표면 상에 형성되도록 하며, 이 층은 상기 제2 웨이퍼를 화학적 식각들로부터 효과적으로 보호한다.
상기 제2 공정은, 상기 접합 단계 전에, 상기 제1 웨이퍼에 적어도 하나의 미세 요소를 형성하는 단계를 더 포함할 수 있다.
본 공정은 제1 웨이퍼가 제1 및 제2 어닐링 단계들을 겪지 않기 때문에 바람직하다. 이러한 방식에서, 상기 제1 웨이퍼 내에 이전에 형성된 요소들은 상기 제1 및 제2 어닐링 단계들 동안에 손상되지 않는다.
헤테로구조물을 제조하기 위한 제2 공정은 상기 헤테로구조물의 접합 경계를 안정화 또는 강화하기 위한 어닐링 단계를 더 포함할 수 있다.
상기 접합 경계를 안정화 또는 강화하기 위한 본 어닐링 단계는 제1 및 제2 웨이퍼 사이의 접합이 강화되게 한다.
또한, 상기 접합 경계를 안정화 또는 강화하기 위한 본 어닐링 후에, 적어도 하나의 다음의 단계들이 수행될 수 있다.
- 상기 제1 웨이퍼를 박막화하기 위한 박막화 단계; 및
- 상기 제1 웨이퍼를 트리밍하기 위한 화학적 트리밍 단계
따라서, 상기 제2 웨이퍼 상에 형성되는 산화물층은, 특히, 후속 박막화 및/또는 화학적 트리밍 단계들 동안에 수행되는 화학적 식각들로부터 보호하는 역할을 한다.
본 발명에 따르면, 결함 없는 헤테로구조물이 제조될 수 있다.
본 발명의 다른 특징들 및 장점들은 예시적인 실시예를 도시하는 첨부된 도면들을 참조로 아래의 설명으로부터 명백해질 것이다.
도 1a 내지 1f는 종래 기술로부터 공지된 안정화 어닐링 공정의 개념도들이다.
도 2a 내지 2c는 헤테로구조물(heterostructure)의 제조 공정 동안에 헤테로구조물의 에지들 상에 흠집들이 형성되는 메커니즘을 개념적으로 도시한다.
도 3a 내지 3d는 본 발명에 따라서 헤테로구조물을 제조하기 위한 제1 공정을 개념적으로 도시한다.
도 4는 도 3a 내지 3d에 도시된 헤테로구조물을 제조하기 위한 제1 공정의 단계들을 흐름도의 형태로 도시한다.
도 5a 내지 5e는 본 발명에 따라서 헤테로구조물을 제조하기 위한 제2 공정을 개념적으로 도시한다.
도 6은 도 5a 내지 5c에 도시된 헤테로구조물을 제조하기 위한 제2 공정의 단계들을 흐름도의 형태로 도시한다.
도 1a 내지 1f는 종래 기술로부터 공지된 안정화 어닐링 공정의 개념도들이다.
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도 6은 도 5a 내지 5c에 도시된 헤테로구조물을 제조하기 위한 제2 공정의 단계들을 흐름도의 형태로 도시한다.
본 발명은 일반적으로 적어도 하나의 웨이퍼를 포함하는 구조물에 대해 몇몇의 단계들에서 수행되는 어닐링에 적용될 수 있다.
상기 구조물을 만드는 웨이퍼 또는 웨이퍼들은 둥근 외형을 가지며, 다양한 직경들, 특히 100 ㎜, 200㎜ 및 300㎜의 직경들을 가질 수 있다. 그러나, 상기 웨이퍼들은 임의의 다른 형상, 예컨대, 직사각형일 수도 있다.
복합 구조물, 또는 헤테로구조물은 제1 웨이퍼의 지지 기판으로 기능하는 제2 웨이퍼에 제1 웨이퍼를 접합함으로써 제조된다.
상술한 바와 같이, 출원인은, 예컨대, 상기 구조물이 이전에 산화성 분위기에서 표준 안정화 어닐링을 겪은 경우, 화학 상(chemical phase)을 수행하는 트리밍 또는 박막화 공정 동안에, 화학적 식각을 겪었던 복합 구조물들의 에지들 상에 흠집들이 생긴다는 것을 발견하였다. 특히, 이러한 흠집들은 상기 복합 구조물의 제2 웨이퍼의 에지들에서 관찰되었다.
이러한 흠집들에 대한 깊이 있는 연구는 이러한 결함들이 형성되는 메커니즘을 파악하고 이러한 형성을 방지하기 위한 공정을 개발할 수 있게 하였다.
이제, 이러한 결함들을 일으키는 메커니즘은 도 2a 내지 2c를 참조하여 설명될 것이다.
도 2a는 도 1b에 설명된 것과 유사한 예시적인 복합 구조물, 즉, 제1 웨이퍼(201) 및 제2 웨이퍼(202)를 조립함으로써 형성되는 복합 구조물(200)을 도시한다.
상기 두 웨이퍼들(201 및 202) 중 적어도 하나는 접합되기 전에 산화되는 것이 바람직하다. 이러한 산화는, 특히, 일단 접합이 완료되었을 때 상기 두 웨이퍼들 사이의 중간에 산화물층이 존재하는 것이 가능하게 한다. 본 명세서에서 설명되는 예에서, 제1 웨이퍼(201)는 접합되기 전에 산화되어, 제1 웨이퍼의 전체 표면 상에 산화물층(도면들에는 미 도시)을 형성한다.
본 명세서에서 설명되는 예에서, 상기 두 웨이퍼들은 실리콘으로 이루어지고, 상기 웨이퍼들은 본 기술분야의 당업자들에게 공지된 직접 접합(direct bonding) 기술을 사용하여 조립된다. 그러나, 예컨대, 양극성(anodic), 금속성 또는 접착 접합과 같은, 다른 접합 기술들도 사용될 수 있다.
상기시키기 위한 것으로서, 직접 접합의 원리는 두 표면들 사이의 직접 접촉을 기반으로 하며, 다시 말하자면, 특정 물질(접착제, 왁스, 납땜 등)이 사용되지 않는다. 이러한 작업을 수행하기 위해, 접합 표면들은 입자나 오염물질 없이 충분히 평활하여야 하며, 상기 표면들은 접촉이 시작될 정도로 충분히 가깝게 배치되어야 하며, 통상적으로는 수 나노미터 미만의 간격이 요구된다. 이 경우, 두 표면들 사이의 인력은 직접 접합, 즉, 접합될 두 표면들의 원자들 또는 분자들 사이의 반데르발스 힘들에 의해 유도된 접합이 일어날 정도로 강하다.
또한, 제1 웨이퍼(201)는 챔퍼 에지, 즉, 상부 챔퍼(204) 및 하부 챔퍼(205)를 포함하는 에지를 갖는다. 도 2a에서, 상기 웨이퍼들은 둥근 챔퍼들을 갖는다. 그러나, 상기 웨이퍼들은, 예컨대, 베벨(bevel)과 같은, 다양한 형태의 챔퍼 또는 에지 라운딩(rounding)을 가질 수 있다.
도 2b는 제1 웨이퍼(201)의 어느 한 면에서 보이는 복합 구조물(200)을 개념적으로 도시한다. 제1 웨이퍼(201)의 에지에 표시된 참조 위치 "A"는 예컨대 평평한 면(flat) 또는 홈(notch)에 대응한다.
복합 구조물(200)은 홀더(212)(때론 보트(boat)로도 지칭됨) 상에 위치되어, 산화성 분위기에서 표준 어닐링이 지속된다. 여기서, 상기 어닐링은 제1 웨이퍼(201)와 제2 웨이퍼(202) 사이의 접합을 강화하고 보호 산화물층을 형성하기 위한 목적을 갖는 안정화 어닐링이다.
본 예에서, 홀더(212)는 복합 구조물(200)을 정위치에 고정시키도록 구성된 4개의 고정 요소들(212A, 212B, 212C 및 212D)을 포함한다. 상기 고정 요소들은 복합 구조물(200)의 에지들(또는 에지-면)과 접촉하며, 더욱 구체적으로는, 제2 웨이퍼(202)의 에지들(또는 에지-면)과 접촉한다. 상기 고정 요소들과 접촉하는 제2 웨이퍼(202)의 에지 부분들은 각각 접촉 영역들(213A, 213B, 213C 및 213D)(통칭하여 접촉 영역들(2123)로 표시됨)로 참조된다.
복합 구조물(200)과 이의 홀더(212)는 오븐 또는 어닐링을 수행하도록 설계된 장치의 임의의 다른 일부분(도면들에서는 미 도시) 내에 배치된다. 안정화 어닐링은 2시간 동안, 예컨대, 900℃ 내지 1200℃ 사이의 온도(T1), 통상적으로 1100℃에서 복합 구조물(200)에 대해 수행된다.
상기 어닐링은 제1 웨이퍼(201)의 노출된 표면과 제2 웨이퍼(202)의 노출된 표면 상에 산화물층을 형성한다.
다음으로, 도 1d 및 1e를 참조하여 설명된 바와 같이, 제1 웨이퍼(201) 상에 하이브리드 트리밍 단계가 수행된다. 본 명세서에서 설명된 예에서, 상기 하이브리드 트리밍은 그라인딩 휠(grinding wheel) 또는 블레이드(blade)를 이용하는 제1 부분적인 기계적 트리밍 단계, 및 이에 후속하는 TMAH 식각 용액을 사용하여 제1 웨이퍼를 식각하기 위한 선택적인 화학적 식각 단계를 포함한다.
이러한 트리밍 공정은 제1 웨이퍼(201)의 에지에 남아있는 부분이 제2 웨이퍼(202)의 손상 없이 제거될 수 있게 한다. 상기 두 웨이퍼들 사이의 중간에 있는 산화물층(미 도시)이 화학적 식각에 대한 정지층으로 기능하기 때문에 제2 웨이퍼(202)를 보존하는 것이 가능하다. 따라서, 상기 화학적 식각은 상기 두 웨이퍼들 사이의 접합 경계에 위치한 산화물 상의 제1 웨이퍼(201)의 외면에서 정지된다.
일단 상기 트리밍이 완료되면, 제1 웨이퍼(201)는 박막화되어, 예컨대, 약 10㎛의 미리 결정된 두께를 갖는 전달된 층(206)을 형성할 수 있다.
박막화는 그라인딩 휠 또는 제1 웨이퍼의 물질을 기계적으로 닳게(또는 그라인딩) 할 수 있는 임의의 다른 도구를 사용하여 수행된다.
도 2c는 이미 안정화 어닐링, 하이브리드 트리밍 및 박막화가 수행되었던 구조물(200)을 개념적으로 도시한다.
출원인은 TMAH 화학적 식각 후에 제2 웨이퍼(202)의 에지 상에 흠집들(214A, 214B, 214C 및 214D)(통칭하여, 참조번호 214)이 생기는 것을 발견하였다. 제2 웨이퍼(202)의 에지를 따라 분포된 이러한 결함들은 상술한 접촉 영역들(213)의 위치들에 상응한다.
사실, 복합 구조물(200)의 안정화 어닐링 동안, 산화물층(본 예에서 SiO2)은 접촉 영역들(213)을 제외하고 복합 구조물(200)의 노출된 전체 표면 상에 형성된다. 이것은 안정화 어닐링 동안, 고정 요소들(212A 내지 212D)이 제2 웨이퍼(202)의 에지를 마스킹(masking)하여 상기 접촉 영역들이 산화물층에 의해 덮이지 않기 때문이다.
이러한 마스킹 효과 외에, 다른 효과, 즉, 상기 구조물의 접촉 지점들에 존재할 수 있는 산화물의 품질 저하(상기 웨이퍼의 제거 또는 다른 움직임 동안 리프트-오프, 스크래치(scratch))가 일어날 수 있다. 사실상, 고정 요소들(212)은 접합 전에 제1 웨이퍼(201)(또는 선택적으로 제2 웨이퍼(202)) 상에 형성되는 예비 산화물층, 및/또는 안정화 어닐링 동안 접촉 지점들(213) 근처에 형성되는 산화물층을 국부적으로 손상시킬 수 있다.
제2 웨이퍼(201)의 접촉 영역들(213)이 보호 산화물층을 갖지 못함에 따라, 이러한 영역들은 박막화 및/또는 화학적 트리밍 단계 동안 TMAH 용액의 화학적 식각 작용을 직접 받는다. 그 후, 접촉 영역들(213)의 화학적 식각은 흠집들(214)을 생성한다. 따라서, 흠집들(214A, 214B, 214C 및 214D)은 각각 접촉 영역들(213A, 213B, 213C 및 213D)의 위치들에서 제2 웨이퍼(202)에 관찰되었다. 산화물에 의해 보호되지 못하는 영역들이 커질수록, TMAH 용액의 식각 효과는 커진다.
제2 웨이퍼(202)의 에지 면 상에 생성되는 이러한 표면 결함들은 이미 앞에서 언급했던 이유들로 인하여 해롭다.
이러한 목적을 위해, 본 발명은 몇몇의 단계들로 어닐링을 수행하는 것을 제안하며, 특히, 제2 웨이퍼의 에지 면(또는 에지들) 상에 이러한 흠집들이 생기는 것을 방지하기 위해, 2번의 연속적인 어닐링 단계들 사이에 지지부 상의 구조물을 이동시킬 것을 제안한다.
이제, 본 발명에 따라서 헤테로구조물을 제조하기 위한 어닐링 공정 및 제1 공정의 일 구체적인 구현예가 도 3a 내지 3d 및 4를 참조하여 설명될 것이다.
도 3a에 도시된 바와 같이, 복합 구조물(300)을 형성하기 위해, 우선, 상부 챔퍼(304) 및 하부 챔퍼(305)를 갖는 제1 웨이퍼(301)는 챔퍼 에지들을 갖는 제2 웨이퍼(302)에 접합된다(단계 E1).
본 명세서에 설명되는 예에서, 제1 및 제2 웨이퍼들(301 및 302)는 실리콘으로 이루어질 수 있다. 그러나 상기 웨이퍼들은 다른 물질들로 만들어질 수 있다.
또한, 제1 웨이퍼(301) 및/또는 제2 웨이퍼(302)는, 예컨대, BSOI 다층 구조물들을 제조하는 것과 관련하여, 접합 전에 산화물층(도면들에서 미 도시)으로 덮여지는 것이 바람직하다.
본 명세서에 설명되는 예에서, 상기 웨이퍼들은 직접 접합을 사용하여 조립된다. 그러나, 위에서 설명한 바와 같이, 다른 종류의 접합도 가능할 수 있다.
도 3b는 제1 웨이퍼(301)의 어느 한 면으로부터 보이는 복합 구조물(300)을 개념적으로 도시한다. 제1 웨이퍼(301)의 에지에 표시된 참조 위치 "B"는 예컨대 평평한 면(flat) 또는 홈(notch)에 대응한다.
복합 구조물(300)은 홀더(312) 상에 위치된다. 이러한 제1 위치에서, 홀더(312)의 4개의 고정 요소들(312A, 312B, 312C 및 312D)은 각각 제2 웨이퍼(302)의 접촉 영역들(313A, 313B, 313C 및 313D)(집합적으로 접촉 영역들(313)로 표시함)과 접촉하게 된다. 본 예에서, 접촉 영역들은 제2 웨이퍼(302)의 에지를 따라 분포된다.
그러나, 상기 접촉 영역들이 예컨대, 제2 웨이퍼(302)의 후면 상에 위치하는 것도 가능하다.
그 후, 복합 구조물(300)과 이의 홀더(312)는 오븐 또는 제1 어닐링이 산화성 (건식 또는 습식) 분위기에서 복합 구조물(300)에 대해 수행될 수 있게 하는 장치의 임의의 다른 일부분(도면들에서는 미 도시) 내에 배치된다(단계 E2).
본 예에서, 제1 어닐링은 1000℃ 내지 1200℃ 사이의 온도(T2)에서 수행된다. 이러한 제1 어닐링이 제1 웨이퍼(301)와 제2 웨이퍼(302) 사이의 접합이 강화되게 하기 때문에, 이러한 제1 어닐링은 복합 구조물(300)을 위한 안정화 어닐링으로 기능한다.
또한, 이러한 제1 어닐링은 산화물층(310)이 복합 구조물(300)의 외부 표면 상에, 특히, 제2 웨이퍼(302)의 외부 표면 상에 성장되게 한다. 본 명세서에서, "제2 웨이퍼의 외부 표면"이란 표현은 접합 경계면을 제외한 제2 웨이퍼의 전체 표면을 의미한다.
이러한 산화물층의 주요 목적은, 특히, 제1 웨이퍼(301)의 박막화 및/또는 화학적 트리밍 공정들 동안에, 제2 웨이퍼(302)의 외부 표면을 후속 화학적 식각들로부터 보호하는 것이다.
BSOI 다층 구조물을 제조하기 위한 공정의 경우에, 이와 같이 형성된 산화물층(310)은, 예컨대, 약 1㎛의 두께에 도달할 수 있다.
일단 제1 어닐링 단계(E2)가 완료되면, 복합 구조물(300)은 오븐으로부터 제거된다. 그 후, 산화물층(310)은 제2 웨이퍼(302)의 에지를 따라 분포된 접촉 영역들(314)을 제외한, 복합 구조물(300)의 전체 외부 표면 상에 존재한다.
상기 제1 웨이퍼의 에지 영역들도 상기 어닐링 동안 상기 홀더와 접촉할 수 있다는 것에 주의하여야 한다. 이 경우, 이러한 영역들은 제1 어닐링 단계(E2) 후에 보호 산화물층을 가지지 않는다.
도 3c에 도시된 바와 같이, 이후, 상기 홀더 상의 복합 구조물(300)은 홀더(312)에 대하여 미리 결정된 각도(θ1)만큼 회전시킴으로써 이동된다. 이러한 회전은 수동으로, 또는 적절한 포지셔닝 장치(예컨대, 정렬기(aligner))를 사용하여 수행될 수 있다. 따라서, 복합 구조물(300)은 제1 위치(도 3b)에 대하여 각도(θ1)만큼 편각된 제2 위치에서 홀더들(312) 상에 위치된다.
일단, 회전이 수행되면, 제2 웨이퍼(302)의 접촉 영역들(312)은 더 이상 고정 요소들(312)과 접촉하지 않게 된다.
따라서, 회전각도(θ1)는 사용되는 홀더(312)의 기하 구조에 따라, 더욱 구체적으로, 제2 웨이퍼(302)의 에지를 따라 배치되는 고정 요소들(312A 내지 312D)의 위치에 따라 선택된다.
본 발명의 일 구체적인 구현예에서, 회전각도(θ1)는 40˚ 내지 90˚ 사이이다.
본 명세서의 도 3에서 설명되는 예에서, 복합 구조물(300)은 약 40˚의 회전각도(θ1)로 회전된다.
그 후, 복합 구조물(300)과 이의 홀더(312)는 산화성 (건식 또는 습식) 분위기에서 제2 어닐링 단계가 계속되도록, 오븐(또는 장치의 임의의 다른 적절한 일부분) 내에 다시 넣어진다(단계 E4).
이러한 제2 어닐링은 900℃ 내지 1200℃ 사이의 온도(T3)에서 수행된다.
이러한 제2 어닐링 단계(E4)는 산화물층이 제2 웨이퍼(302)의 이전의 (산화되지 않은) 접촉 영역들(314) 상에 성장되게 한다. 이러한 산화는 홀더(312)의 고정 요소들이 더 이상 접촉 영역들(314)을 산화성 분위기로부터 보호하지 않기 때문에 가능하다.
필요에 따라, 이러한 제2 어닐링 단계는 제1 어닐링 단계(E2) 동안 지지부(312)와 접촉하였던 제1 웨이퍼(301)의 영역들의 표면이 산화되게 한다.
제1 안정화 어닐링 단계 동안 성장되는 산화물층만큼 두껍게 산화물층이 성장될 필요가 없다는 것에 주의하여야 한다. 제2 어닐링 단계(E4)는 이전의 접촉 영역들(314) 상에 수백 나노미터의 두께로 층을 형성하도록 구성될 수 있다.
예컨대, BSOI 다층 구조물을 제조하기 위한 공정의 문맥에서, 제2 어닐링 단계(E4)는 이전의 접촉 영역들(314) 상에 약 500㎚의 두께로 산화물층을 형성하도록 950℃의 온도(T3)에서 수행될 수 있다.
제2 어닐링 단계(E4) 후에, 산화물층은 복합 구조물(300)의 전체 외부 표면 상에, 구체적으로, (제2 웨이퍼(302)의 에지를 포함하여) 제2 웨이퍼(302)의 전체 외부 표면 상에 존재한다.
본 명세서에 설명되는 예에서, 상기 공정은 하이브리드 트리밍(단계 E5)로 계속되고, 그 후, 제1 웨이퍼의 박막화(단계 E6)로 계속된다(도 3d).
하이브리드 트리밍 공정(단계 E5)은, 도 1d 및 1e를 참조로 설명된 바와 같이, 기계적 제1 트리밍 단계와 이에 후속하는 화학적 트리밍 단계를 포함한다.
더욱 구체적으로, 상기 기계적 트리밍 단계는 상부 챔퍼 에지(304)가 제1 웨이퍼(301)로부터 제거되게 한다. 일단 상기 기계적 트리밍이 완료되면, 제1 웨이퍼(201)의 외주 상에 남아 있는 환형 부분이 더 이상 산화물에 의해 보호되지 않는다. 그 후, 화학적 식각 용액을 사용한 상기 남아 있는 환형 부분의 화학적 트리밍이 계속되는 것이 가능하며, 이 단계는 하부 챔퍼 에지(305)가 제1 웨이퍼(301)로부터 제거되게 한다. 본 명세서에서 설명되는 예에서, TMAH는 상기 제1 웨이퍼의 실리콘을 식각하는데 사용된다. 그러나, 다른 화학적 식각 용액들도 사용될 수 있으며, 이들은, 특히, 트리밍될 제1 웨이퍼의 조성에 따라 선택될 수 있다. 특정 경우들에서, 본 기술분야의 당업자들에게 공지된 KOH 용액이 사용된다.
산화물층(310)은 온전한 제2 웨이퍼(302)를 상기 화학적 트리밍 단계 동안에 수행되는 화학적 식각으로부터, 그리고, 상기 복합 구조물의 제조 동안에 (특히, 제1 박막화된 웨이퍼의 노출된 표면 상에 미세 요소들을 제조하는 동안에) 다른 기술 단계들에서 실시될 수 있는 화학적 식각들로부터 효과적으로 보호한다.
일단 상기 트리밍 공정이 수행된 후에, 제1 웨이퍼(301)는 복합 구조물(200)과 유사한 방식으로 박막화된다(단계 E6). 따라서, 미리 결정된 두께를 갖는 전달된 층(306)은 제2 웨이퍼(302) 상에 형성되며, 상기 두께는 예컨대 약 10㎛에 도달하는 것이 가능하다(도 3d). 상기 두께는 챔퍼 에지를 제외하고, 상기 제1 웨이퍼의 상면과 하면 사이에서 측정된 것이다.
이제, 본 발명에 따른 헤테로구조물을 제조하기 위한 어닐링 공정 및 제2 공정의 다른 예가 도 5a 내지 5e 및 6을 참조하여 설명될 것이다.
도 5a는 제1 웨이퍼(501) 및 제2 웨이퍼(502)를 도시한다. 제1 웨이퍼(501)는 이의 어느 한 면 상에 미세 요소들(503)을 더 포함한다는 점에서 도 3a에 도시된 제1 웨이퍼(301)와 다르다. 또한, 제1 웨이퍼(501)는, 예컨대, 실리콘 산화물 또는 실리콘 질화물로 이루어진 매몰층, 또는 대안적으로 이러한 물질들로 이루어진 다층 스택에 대응하는 매몰 절연층(도면들에서 미 도시)을 포함하는 SOI 웨이퍼인 것이 바람직하다.
상기 제2 웨이퍼는 이의 어느 한 면의 에지 상에 참조 위치 "C"를 포함한다.
본 명세서에서, "미세 요소들"이란 표현은 제1 웨이퍼와 다른 물질들을 사용하여 만들어진 임의의 요소들을 의미하는 것으로 이해된다. 이러한 미세 요소들은, 특히, 전자 요소의 전체 또는 일부를 형성하는 요소들, 또는 복수의 전자 미세 요소들에 상응한다. 이들은 예컨대 능동 또는 수동 소자들, 간단한 콘택들 또는 배선들 또는 간단한 캐비티(cavity)들일 수 있다.
상기 제1 웨이퍼는, 특히, 최종 지지 기판 상으로 미세 요소들의 하나 이상의 층들을 전달할 것을 요구하는 3차원-집적의 경우의 미세 요소들, 또는, 예컨대, 후면-조명된 이미지 장치(imager)들의 제조에서와 같은 전달 회로의 경우의 미세 요소들을 포함할 수 있다. 물론, 이러한 요소들이 존재하는 경우, 이들은 본 발명에 따른 산화 열처리를 견딜 수 있어야만 한다. 이것은 예컨대 캐비티들의 경우이다.
본 제2 실시예에서, 본 발명의 공정에 따른 어닐링은 오직 제2 웨이퍼(502)에 대해서만 수행된다.
따라서, 단계들(E11, E12 및 E13)은 오직 제2 웨이퍼(502)만이 제1 어닐링과 이에 후속하는 회전 및 제2 어닐링을 받는다는 점에서 각각 단계들(E2, E3 및 E4)과 상이하다.
더욱 정확하게는, 제2 웨이퍼(502)가 홀더 상에 배치되고(도 5b), 산화성 분위기에서 제1 어닐링 단계(E11)가 위에서 설명된 단계(E2)와 유사한 방식으로 제2 웨이퍼(502)에 대해 수행된다. 이러한 제1 어닐링은 온도(T4)에서 수행된다.
도 5c에 도시된 바와 같이, 그 후, 제2 웨이퍼(502)는 위에서 설명된 단계(E3)와 유사한 방식으로 이의 홀더에 대해 각도(θ2)만큼 회전된다.
일단 상기 회전이 수행된 후에는, 제2 어닐링 단계(E13)가 위에서 설명된 단계(E4)와 유사한 방식으로 산화성 분위기에서 제2 웨이퍼(502)에 대해 수행된다. 이러한 제2 어닐링은 온도(T5)에서 수행된다.
단계들(E11 내지 E13) 후에, 보호 산화물층(510)은 제2 웨이퍼(502)의 전체 표면 상에 존재한다. 이러한 산화물층은, 특히, 제1 어닐링 단계(E11) 동안 상기 홀더와 접촉하던 제2 웨이퍼(502)의 영역들을 덮는다(도 5d).
다음으로, 미세 요소들(503)이 상기 두 웨이퍼들 사이의 접합 경계면에 배치되도록(도 5e), 제1 웨이퍼(501)는 제2 웨이퍼(502)에 접합된다(단계 E14). 더욱 적절한 접촉 표면을 갖도록, 웨이퍼(501)에는 (예컨대, 평탄화된 SiO2로 이루어진) 평활층이 제공되었을 수 있다.
본 명세서에서 설명되는 예에서, 상기 조립은 직접 접합을 사용하여 수행된다. 그러나, 위에서 설명된 바와 같이, 다른 조립 기술들이 사용될 수 있다.
제2 실시예는 제1 웨이퍼(501)의 미세 요소들(503)이 본 발명의 공정의 제1 및 제2 어닐링들을 받지 않는 것을 보장한다. 이것은 이러한 어닐링 동안 수반되는 고온이 미세 요소들(503)을 불가피하게 손상시키기 쉽기 때문이다.
따라서, 이러한 제2 실시예에서, 제1 웨이퍼(501)의 외부 표면 상에 보호 산화물층이 존재하지 않는다. 또한, 제1 웨이퍼(501)와 제2 웨이퍼(502) 사이의 접합 경계면에 산화물층이 존재한다는 점에서, 제1 실시예는 제2 실시예와 다르다.
일단 접합이 완료되면, 이와 같이 형성된 복합 구조물(500)은 제1 웨이퍼(501)와 제2 웨이퍼(502) 사이의 접합을 강화시키는 목적을 갖는 강화 어닐링을 받는다(단계 E15). 이러한 어닐링은 제1 및 제2 어닐링 단계들(E11 및 E13) 동안의 온도들(T4 및 T5)보다 낮은 온도(T6)에서 수행된다.
온도(T6)는 특히 제1 웨이퍼(501)의 미세 요소들(503)을 손상시키기 않도록 선택된다. 이러한 어닐링은 30분 내지 4시간 동안 400℃ 내지 500℃ 사이에서 수행될 수 있다.
본 명세서에서 설명되는 예에서, 박막화 단계(단계 E16)가 다음에 수행되며, 이는 제1 기계적(그라인딩) 단계와 이에 후속하는, 웨이퍼(501)의 매몰 절연층에 대해 선택적인 화학적 처리를 포함한다. 그 후, 제1 웨이퍼(501)를 트리밍하기 위한 선택적인 트리밍 단계(E17)가 수행될 수 있다.
산화물층(510)은 제2 웨이퍼(502)의 전체 표면이 박막화, 및 선택적인 트리밍 단계들 동안 실시되는 화학적 식각들로부터 효과적으로 보호되게 한다.
또한, 특정 경우들에서, 상기 제1 어닐링 동안 상기 홀더와 접촉하던 상기 제2 웨이퍼 및/또는 상기 구조물의 모든 영역들이 산화되도록 하기 위해, 상기 복합 구조물을 이동(회전)시키는 단계가 한번보다 많게 수행될 필요가 있을 수 있다. 이것은, 예컨대, 접촉 영역들이 상기 제2 웨이퍼 및/또는 구조물의 에지의 실질적인 부분들을 나타내는 경우일 수 있다.
본 발명의 어닐링 공정의 다른 구현예에 따르면, 단계(E2)(또는 E11)와 동일한 제1 어닐링 단계가 바로 수행된다.
그 후, N회(N은 2와 같거나 2보다 큰 정수임)의 회전 단계들이 수행될 수 있으며, 각각의 회전 단계 뒤에 위에서 설명된 제2 어닐링 단계(E4)(또는 E13)와 유사한 어닐링 단계가 수행된다. 각각의 제2 어닐링 단계는 여전히 산화되지 않은 접촉 영역들의 적어도 일부 상에 산화물층을 성장시키도록 구성된다.
또한, 본 발명의 어닐링 공정의 이동 단계는, 예컨대, 병진 운동, 또는, 예컨대, 회전 운동과 결합될 수 있는 병진 운동과 같은 다른 방식으로 상기 홀더에 대하여 상기 구조물을 이동시키는 단계를 포함할 수 있다고 이해될 수 있다.
300: 복합 구조물 301: 제1 웨이퍼
302: 제2 웨이퍼 304: 상부 챔퍼
305: 하부 챔퍼 306: 전달된 층
310: 산화물층 312: 홀더
313: 접촉 영역들 314: 이전의 접촉 영역들
500: 복합 구조물 501: 제1 웨이퍼
502: 제2 웨이퍼 503: 미세 요소들
504: 상부 챔퍼 505: 하부 챔퍼
510: 산화물층 512: 홀더
513: 접촉 영역들 514: 이전의 접촉 영역들
302: 제2 웨이퍼 304: 상부 챔퍼
305: 하부 챔퍼 306: 전달된 층
310: 산화물층 312: 홀더
313: 접촉 영역들 314: 이전의 접촉 영역들
500: 복합 구조물 501: 제1 웨이퍼
502: 제2 웨이퍼 503: 미세 요소들
504: 상부 챔퍼 505: 하부 챔퍼
510: 산화물층 512: 홀더
513: 접촉 영역들 514: 이전의 접촉 영역들
Claims (9)
- 적어도 하나의 웨이퍼를 포함하는 구조물을 어닐링하기 위한 공정으로서,
제1 위치의 상기 구조물을 산화성 분위기에서 어닐링하여, 상기 제1 위치에서 홀더와 접촉하는 영역 또는 영역들을 갖는 상기 구조물의 노출된 표면의 적어도 일부분 상에 산화물층을 형성하는 제1 어닐링 단계;
상기 영역 또는 영역들이 노출되는 제2 위치로 상기 홀더 상의 산화된 상기 구조물을 이동시키는 단계; 및
상기 제2 위치의 산화된 상기 구조물을 산화성 분위기에서 어닐링하여, 적어도 상기 영역 또는 영역들 상에 산화물층을 형성하는 제2 어닐링 단계를 포함하는 것을 특징으로 하는 어닐링 공정. - 제1 항에 있어서,
상기 이동시키는 단계는 상기 홀더에 대하여 미리 결정된 각도로 상기 구조물을 회전시키는 단계를 포함하는 것을 특징으로 하는 어닐링 공정. - 제2 항에 있어서,
상기 이동시키는 단계에서 상기 구조물이 회전되는 상기 각도는 40˚ 내지 90˚ 사이인 것을 특징으로 하는 어닐링 공정. - 헤테로구조물을 제조하기 위한 공정으로서,
제1 웨이퍼를 제2 웨이퍼에 접합하는 단계를 포함하고,
제1 항 내지 제3 항 중 어느 한 항에서 정의된 상기 어닐링 공정에 따라서 상기 헤테로구조물을 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 헤테로구조물 제조 공정. - 제 4항에 있어서,
상기 어닐링하는 단계 후에,
상기 제1 웨이퍼를 박막화하기 위한 박막화 단계; 및
상기 제1 웨이퍼를 트리밍하기 위한 화학적 트리밍 단계 중 적어도 하나의 단계가 수행되는 것을 특징으로 하는 헤테로구조물 제조 공정. - 헤테로구조물을 제조하기 위한 공정으로서,
제1 웨이퍼를 제2 웨이퍼에 접합하는 단계를 포함하고,
상기 접합하는 단계 전에, 제1 항 내지 제3 항 중 어느 한 항에서 정의된 상기 어닐링 공정에 따라서 상기 제2 웨이퍼를 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 헤테로구조물 제조 공정. - 제6 항에 있어서,
상기 접합하는 단계 전에, 상기 제1 웨이퍼에 적어도 하나의 미세 요소를 형성하는 단계를 더 포함하는 것을 특징으로 하는 헤테로구조물 제조 공정. - 제6 항에 있어서,
상기 헤테로구조물을 안정화시키기 위한 어닐링 단계를 더 포함하는 것을 특징으로 하는 헤테로구조물 제조 공정. - 제8 항에 있어서,
상기 안정화 어닐링 단계 후에,
상기 제1 웨이퍼를 박막화하기 위한 박막화 단계; 및
상기 제1 웨이퍼를 트리밍하기 위한 화학적 트리밍 단계 중 적어도 하나의 단계가 수행되는 것을 특징으로 하는 헤테로구조물 제조 공정.
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| CN110752182A (zh) * | 2019-10-28 | 2020-02-04 | 沈阳硅基科技有限公司 | Soi的制造方法 |
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| CN111564368A (zh) * | 2020-05-20 | 2020-08-21 | 长江存储科技有限责任公司 | 一种半导体器件及其制造方法 |
| CN112289694A (zh) * | 2020-10-30 | 2021-01-29 | 长江存储科技有限责任公司 | 晶圆键合方法 |
| CN115579374B (zh) * | 2022-12-12 | 2023-04-07 | 合肥新晶集成电路有限公司 | 背照式图像传感器的制备方法及背照式图像传感器 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000005859A (ko) * | 1998-06-04 | 2000-01-25 | 와다 다다시 | 에스오아이웨이퍼의제조방법및에스오아이웨이퍼 |
| KR20080062354A (ko) * | 2006-12-29 | 2008-07-03 | 주식회사 실트론 | 에스오아이 웨이퍼에 대한 열처리 방법 |
| KR20090067160A (ko) * | 2006-10-16 | 2009-06-24 | 가부시키가이샤 섬코 | 실리콘 웨이퍼의 지지 방법, 열처리 지그 및 열처리 웨이퍼 |
| KR20090073001A (ko) * | 2007-12-28 | 2009-07-02 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | ＳＯｌ 기판의 제조 방법 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3441469B2 (ja) * | 1992-04-07 | 2003-09-02 | ソニー株式会社 | 基板熱処理方法 |
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| JP3945130B2 (ja) * | 2000-06-08 | 2007-07-18 | 株式会社Ｓｕｍｃｏ | 張り合わせ誘電体分離ウェーハの製造方法 |
| JP2003163335A (ja) * | 2001-11-27 | 2003-06-06 | Shin Etsu Handotai Co Ltd | 貼り合わせウェーハの製造方法 |
| JP4398934B2 (ja) * | 2005-02-28 | 2010-01-13 | 信越半導体株式会社 | Ｓｏｉウエーハの製造方法 |
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| US7781309B2 (en) * | 2005-12-22 | 2010-08-24 | Sumco Corporation | Method for manufacturing direct bonded SOI wafer and direct bonded SOI wafer manufactured by the method |
| JP2009054837A (ja) * | 2007-08-28 | 2009-03-12 | Sumco Corp | Ｓｉｍｏｘウェーハ製造方法およびｓｉｍｏｘウェーハ |
| JP2008091935A (ja) * | 2007-11-02 | 2008-04-17 | Seiko Instruments Inc | 集積回路 |
| US7800081B2 (en) * | 2007-11-08 | 2010-09-21 | Applied Materials, Inc. | Pulse train annealing method and apparatus |
| JP4665960B2 (ja) * | 2007-12-06 | 2011-04-06 | セイコーエプソン株式会社 | 生体試料反応用チップ、生体試料反応装置、および生体試料反応方法 |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000005859A (ko) * | 1998-06-04 | 2000-01-25 | 와다 다다시 | 에스오아이웨이퍼의제조방법및에스오아이웨이퍼 |
| KR20090067160A (ko) * | 2006-10-16 | 2009-06-24 | 가부시키가이샤 섬코 | 실리콘 웨이퍼의 지지 방법, 열처리 지그 및 열처리 웨이퍼 |
| KR20080062354A (ko) * | 2006-12-29 | 2008-07-03 | 주식회사 실트론 | 에스오아이 웨이퍼에 대한 열처리 방법 |
| KR20090073001A (ko) * | 2007-12-28 | 2009-07-02 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | ＳＯｌ 기판의 제조 방법 |
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