KR101042957B1 - 트랜지스터 기판, 및 이의 제조 방법 - Google Patents
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Abstract
본 발명의 일 측면에 의하면, 기저막 위에 위치하는 반도체층; 상기 반도체층 위에 위치하고 제1 광투과율을 갖는 제1 막; 상기 반도체층의 일측과 연결되고 상기 제1 막 위의 일부까지 연장하는 소스부, 및 상기 반도체층의 타측과 연결되고 상기 제1 막 위의 일부까지 연장하며 상기 소스부와 이격하는 드레인부를 포함하는 소스 및 드레인 전극; 상기 소스 및 드레인 전극과 상기 제1 막 사이에 위치하고, 상기 제1 광투과율보다 작은 광투과율을 갖는 제2 막; 상기 제1 막 위에 위치하는 게이트 절연막; 및 상기 게이트 절연막 위에 위치하는 게이트 전극을 포함하는 트랜지스터 기판을 제공한다
Description
본 발명은 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
박막 트랜지스터 및 배선을 포함하는 트랜지스터 기판(Transistor substrate)은 미세 구조의 패턴을 형성하기 위하여, 미세 패턴이 그려진 마스크를 이용하여 기판에 전사하여 원하는 패턴을 형성한다.
이와 같이 마스크를 이용하여 패턴을 전사하는 공정은 일반적으로 포토 마스크(photo mask)를 이용한 포토 리소그라피(photo lithograpy) 공정을 이용한다. 포토 리소그라피 공정에 의하면, 기판 상에 포토레지스트(photoresist)를 균일하게 도포하고, 패턴이 형성된 포토 마스크를 기판에 얼라인 한 후 스테퍼(stepper)와 같은 노광 장비를 이용하여 노광한다. 노광 후 (포지티브(positive) 포토레지스트의 경우) 감광된 포토레지스트를 현상(developing)하고, 잔존하는 포토레지스트를 이용하여 패턴을 식각(etching)하여 원하는 패턴을 형성하고, 식각 후 불필요한 포토레지스트를 제거하는 일련의 과정을 거친다.
이과 같이 포토 마스크를 이용하여 패턴을 형성하는 일련의 공정은 복잡하기 때문에 포토 마스크를 이용하는 공정 수가 증가할수록 제조 원가 및 제조 시간이 상승한다. 또한, 정밀한 패턴을 형성하기 위해서는 기판과 포토 마스크를 정밀하게 얼라인 해야 할 필요가 있다.
본 발명은 상기와 같은 문제 및 그 밖의 문제를 해결하기 위하여, 포토 마스크 공정 수를 줄이고, 기판과 포토 마스크의 정밀한 얼라인을 가능하게 하는 트랜지스터 기판 및 이를 포함하는 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 측면에 의하면, 기저막 위에 위치하는 반도체층; 상기 반도체층 위에 위치하고 제1 광투과율을 갖는 제1 막; 상기 반도체층의 일측과 연결되고 상기 제1 막 위의 일부까지 연장하는 소스부, 및 상기 반도체층의 타측과 연결되고 상기 제1 막 위의 일부까지 연장하며 상기 소스부와 이격하는 드레인부를 포함하는 소스 및 드레인 전극; 상기 소스 및 드레인 전극과 상기 제1 막 사이에 위치하고, 상기 제1 광투과율보다 작은 광투과율을 갖는 제2 막; 상기 제1 막 위에 위치하는 게이트 절연막; 및 상기 게이트 절연막 위에 위치하는 게이트 전극을 포함하는 트랜지스터 기판을 제공한다.
본 발명의 다른 특징에 의하면, 상기 소스 및 드레인 전극, 및 상기 제2 막에 대하여 상기 제1 막은 식각 선택비를 갖는 물질을 포함할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 소스 및 드레인 전극의 내측면, 및 상기 제2 막의 내측면은 동일면 상에 위치할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 소스 및 드레인 전극의 외측면, 및 상기 반도체층의 외측면은 동일면 상에 위치할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제1 막의 외측면 및 상기 제2 막의 외측면은 동일면 상에 위치할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 소스 및 드레인 전극과 상기 반도체층은 직접 접촉할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제1 광투과율은 50% 보다 크고 100% 이하이고, 상기 제2 광투과율은 0보다 크고 50% 일 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제1 막은 실리콘 산화물을 포함하고, 상기 제2 막은 비정질 실리콘 또는 도프트(dopped) 비정질 실리콘을 포함할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 소스 및 드레인 전극은, 저항성 접촉층; 및 상기 저항성 접촉층 위에 위치하는 금속층을 포함할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제1 막이 위치하는 않는 상기 반도체층 부분은 불순물을 포함할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 반도체층과 이격하고, 상기 제2 막과 동일한 물질을 포함하는 제3 막을 갖는 얼라인 키를 더 포함할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 얼라인 키는 상기 제3 막의 아래에 위치하고, 상기 제1 막과 동일한 물질을 포함하는 제4 막을 더 포함할 수 있다.
본 발명의 다른 측면에 의하면, (a) 기저막 위에 반도체층, 제1 광투과율을 갖는 제1 막, 및 상기 제1 광투율보다 작은 제2 광투과율을 갖는 제2 막의 재료를 순차로 형성하고, 제1 포토 마스크 공정으로 상기 제1 막 및 제2 막의 외측면을 동일면 상에 위치하도록 패터닝하는 단계; (b) 상기 제1 포토 마스크 공정 결과의 구조물 상에, 소스 및 드레인 전극 재료를 증착하고, 제2 포토 마스크 공정으로 상기 반도체층의 일측과 연결되고 상기 제2 막 위의 일부까지 연장하는 소스부, 및 상기 반도체층의 타측과 연결되고 상기 제2 막 위의 일부까지 연장하며 상기 소스부와 이격하는 드레인부를 포함하는 소스 및 드레인 전극을 형성하고, 상기 소스 및 드레인 전극의 내측면과 상기 제2 막의 내측면을 동일면 상에 위치하도록 패터닝 하는 단계; 및 (c) 상기 제2 포토 마스크 공정 결과의 구조물 상에, 절연층 및 게이트 전극 재료를 증착하고, 제3 포토 마스크 공정으로 상기 반도체층에 대응되는 위치에 게이트 전극을 형성하는 단계;를 포함하는 트랜지스터 기판의 제조 방법을 제공한다.
본 발명의 다른 특징에 의하면, 상기 (a) 단계에서 상기 기저막의 모서리 영역에 상기 반도체층과 이격되고, 상기 제2 막과 동일한 물질을 포함하는 제3 막을 갖는 얼라인 키를 더 형성할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 얼라인 키는, 상기 제3 막 아래에 위치하고 상기 제1 막과 동일한 물질을 포함하는 제4 막을 더 포함할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 (b) 단계에서, 상기 소스 및 드레인 전극의 외측면과 상기 반도체층의 외측면이 동일면 상에 위치하도록 패터닝할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 (b) 단계에서, 상기 소스 및 드레인 전극, 및 상기 제2 막에 대하여 상기 제1 막은 식각 선택비를 갖는 물질을 포함할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 (a) 단계 이후 저항성 접촉층을 더 형성하고, 상기 저항성 접촉층은 상기 제2 막과 동시에 패터닝될 수 있다.
본 실시예에 따른 트랜지스터 기판 및 그 제조 방법에 의하면, 얼라인 키를 이용함으로써 정밀한 얼라인을 수행할 수 있다.
또한, 본 실시예에 따른 트랜지스터 기판 및 그 제조 방법에 의하면, 세 개의 포토 마스크를 이용한 세 번의 포토 마스크 공정으로 제작될 수 있어서 공정 시간 및 제조 원가를 절감할 수 있다.
도 1 내지 8은 본 발명의 일 실시예에 따른 트랜지스터 기판 및 그 제조 방법의 일부를 개략적으로 도시한 도면들이다.
도 9 내지 15는 본 발명의 비교예에 따른 트랜지스터 기판 및 그 제조 방법의 일부를 개략적으로 도시한 도면들이다.
도 16 및 17은 본 발명의 다른 실시예에 따른 트랜지스터 기판 및 그 제조 방법의 일부를 개략적으로 도시한 도면들이다.
도 18은 본 발명의 또 다른 실시예에 따른 트랜지스터 기판의 일부를 개략적으로 도시한 단면도이다.
도 9 내지 15는 본 발명의 비교예에 따른 트랜지스터 기판 및 그 제조 방법의 일부를 개략적으로 도시한 도면들이다.
도 16 및 17은 본 발명의 다른 실시예에 따른 트랜지스터 기판 및 그 제조 방법의 일부를 개략적으로 도시한 도면들이다.
도 18은 본 발명의 또 다른 실시예에 따른 트랜지스터 기판의 일부를 개략적으로 도시한 단면도이다.
이하, 첨부된 도면들에 도시된 본 발명의 바람직한 실시예들을 참조하여 본 발명을 보다 상세히 설명한다.
도 1 내지 8은 본 발명의 일 실시예에 따른 트랜지스터 기판 및 그 제조 방법의 일부가 개략적으로 도시된 도면들이다.
도 1을 참조하면, 기저막(10) 상에 버퍼층(11) 및 반도체층의 재료가 되는 층(12)이 증착된다.
기저막(10)은 SiO2를 주성분으로 하는 투명 재질의 글라스재로 형성될 수 있다. 물론 불투명 재질도 가능하며, 플라스틱재와 같은 다른 재질로 이루어질 수도 있다.
상기 기저막(10) 상에는 기저막(10)의 평활성과 불순 원소의 침투를 차단하기 위하여 SiO2 및/또는 SiNx 등을 포함하는 버퍼층(11)이 구비될 수 있다.
버퍼층(11) 상에는 반도체층의 재료가 되는 층(12)이 순차로 증착된다.
버퍼층(11) 및 반도체층의 재료 층(2)은 PECVD(plasma enhanced chemical vapor deosition)법, APCVD(atmospheric pressure CVD)법, LPCVD(low pressure CVD)법 등 다양한 증착 방법에 의해 증착될 수 있다.
반도체층의 재료로는 비정질 실리콘(amorphous silicon) 또는 결정질 실리콘(poly silicon)일 수 있다. 이때, 결정질 실리콘은 비정질 실리콘을 결정화하여 형성될 수도 있다. 비정질 실리콘을 결정화하는 방법은 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화될 수 있다.
도 2를 참조하면, 반도체층의 재료층(12) 상에 후술할 반도체층(22)의 식각 저지막으로 기능하는 제1 막의 재료가 되는 층(13)과, 후술할 얼라인 키(30)의 얼라인 기준이 되는 제2 막의 재료가 되는 층(14)이 순차로 형성된다.
제1 막의 재료로는 실리콘 옥사이드(Silicon oxide) 또는 실리콘 나이트라이드(Silicon nitride)와 같은 광투과율이 좋은 재료를 사용할 수 있다. 예를 들어, 상기 제1 막의 재료는 광투과율이 50% 보다 크고 100% 이하인 재료를 사용할 수 있다. 물론, 후술할 반도체층(22)의 채널층의 식각을 저지할 수 있는 재료라면 상술한 재료 이외에도 다양한 재료를 사용할 수 있다.
제2 막의 재료로는 상기 제1 막의 광투과율보다 작은 광투과율을 갖는 재료로 구비될 수 있다. 예를 들어, 상기 제2 막의 재료는 광투과율이 0% 보다 크고 50% 이하인 재료를 사용할 수 있다. 예를 들어, 상기 제2 막의 재료로는 후술할 반도체층(22)의 재료와 같은 실리콘 계열을 사용할 수 있다. 그 예로, 비정질 실리콘 또는 이온 불순물이 도핑된 비정질 실리콘을 사용할 수 있다. 여기서 이온 불순물은 n+ 타입, 또는 p+ 타입으로 사용될 수 있다.
상기 제2 막의 재료가 되는 층(14) 상에 제 1 포토레지스터(P1)를 도포하고, 광차단부(M1a) 및 광투과부(M1b)를 구비한 제 1 포토 마스크(M1)를 이용한 제 1 포토 마스크 공정을 실시한다.
상기 도면에는 상세히 도시되지 않았으나, 노광장치(미도시)로 제 1 포토 마스크(M1)에 노광 후, 현상(developing), 식각(etching), 및 스트립핑(stripping) 또는 에싱(ashing) 등과 같은 일련의 공정을 거친다.
도 3을 참조하면, 제 1 포토 마스크 공정의 결과로 반도체층의 재료층(12) 상에 소정 패턴이 구비된 제1 막(23) 및 제2 막(24)이 형성된 단면이 도시되어 있다.
제1 막(23)과 제2 막(24)은 제 1 포토 마스크(M1)로 동시에 패터닝되었기 때문에, 상기 제1 막(23) 및 제2 막(24)의 외측면은 동일한 식각면(A)를 형성한다.
도 4a를 참조하면, 도 3의 구조물 상에 저항성 접촉층의 재료가 되는 층(15), 및 소스 전극 및 드레인 전극의 재료가 되는 층(26)이 순차로 형성된다.
저항성 접촉층의 재료로는 이온 불순물이 도핑된 비정질 실리콘이 사용될 수 있다. 여기서, 이온 불순물은 n+ 타입, 또는 p+ 타입으로 사용될 수 있다. 한편, 후술하겠지만, 박막 트랜지스터의 타입에 따라 본 실시예와 같은 저항성 접촉층이 필요 없는 경우에는 상기 저항성 접촉층 재료의 증착 공정은 생략될 수 있다.
소스 전극 및 드레인 전극의 재료가 되는 층(16) 상에 제 2 포토레지스터(P2)를 도포하고, 광차단부(M2a) 및 광투과부(M2b)를 구비한 제 2 포토 마스크(M2)를 이용한 제 2 포토 마스크 공정을 실시한다.
상기 도면에는 상세히 도시되지 않았으나, 노광장치(미도시)로 제 2 포토 마스크(M1)에 노광 후, 현상(developing), 식각(etching), 및 스트립핑(stripping) 또는 에싱(ashing) 등과 같은 일련의 공정을 거친다.
이때, 소스 및 드레인 전극의 정밀한 패턴을 형성하기 위해서는, 노광시 기저막(10)과 제 2 포토 마스크(M2)의 정밀한 얼라인이 선행되어야 한다. 정밀한 얼라인을 수행하기 위해, 트랜지스터 기판(10)의 일 영역에는 얼라인의 기준이 되는 얼라인 키(align key)가 형성될 필요가 있다.
도 4b는 도 4a와 동일한 공정에서 얼라인 키가 형성된 트랜지스터 기판의 평면도가 개략적으로 도시된 도면이다.
도 4b를 참조하면, 기저막(10) 상에는 후술할 복수의 박막 트랜지스터가 배치되는 복수의 셀 영역(D)이 구비되고, 기저막(10)의 모서리에는 4개의 얼라인 키(30)가 형성된다. 각 셀 영역(D)은 유기 발광 표시 장치 또는 액정 표시 장치와 같은 표시 장치의 표시부로 사용될 수 있다.
한편, 상기 도면에는 얼라인 키(30)의 형상이 십자 모양으로 도시되어 있으나 이는 일 예시일 뿐 다양한 형상으로 변형 가능함은 물론이다. 또한 필요에 따라 얼라인 키(30)의 개수도 변경 가능함은 물론이다.
도 4c는 도 4b의 ⅣC-ⅣC에 따른 얼라인 키(30)의 개략적인 단면도이다.
도 4c를 참조하면, 얼라인 키(30)는 반도체층의 재료층(12) 상에 전술한 제1 막(23)과 동일한 물질을 포함하는 제4 막(33)과, 전술한 제2 막(24)과 동일한 물질을 포함하는 제3 막(34)이 순차로 적층되어 형성된다.
얼라인 키(30)의 제4 막(33)과 제3 막(34)은, 전술한 제 2 포토 마스크 공정에서 셀 영역(D)의 박막 트랜지스터를 구성하는 제1 막(23) 및 제2 막(24)의 형성 시, 제 2 포토 마스크(M2)를 이용하여 동시에 형성되었기 때문에, 얼라인 키(30)의 제4 막(33) 및 제3 막(34)의 외측면의 식각면(A')은 동일한 형상을 구비한다.
얼라인 키(30)의 제4 막(33) 및 제3 막(34) 상에, 저항성 접촉층의 재료층(15)과 소스 전극 및 드레인 전극의 재료층(16)이 순차로 적층된다. 물론 전술하였듯이 저항성 접촉층의 재료층(15)은 생략되고, 소스 전극 및 드레인 전극의 재료층(16)만 적층될 수 있다. 여기서, 소스 전극 및 드레인 전극의 재료층(16)은 패터닝되지 않는다.
한편, 얼라인 키(30)의 제4 막(33)은 실리콘 옥사이드(Silicon oxide) 또는 실리콘 나이트라이드(Silicon nitride)와 같은 투명 부재를 사용할 수 있고, 얼라인 키(30)의 제3 막(34)는 상기 제4 막(33)보다 광투과율이 작은 물질, 예를 들어, 비정질 실리콘 또는 이온 불순물이 도핑된 비정질 실리콘 등을 포함할 수 있다.
이와 같이 형성된 얼라인 키(30)는 전술한 제 2 포토 마스크 공정, 즉, 소스 및 드레인 전극의 패턴을 형성하기 위한 공정에서, 제 2 포토 마스크를 기저막(10)에 얼라인할 때 얼라인의 기준이 되는 얼라인 키 역할을 하게 된다.
도 4d는 본 발명의 비교예에 따른 얼라인 키를 설명하기 위한 개략적인 단면도이다.
도 4d를 참조하면, 비교예에 따른 얼라인 키(30')는 반도체층의 재료층(12) 상에 얼라인 키(30')의 제4 막(33) 패턴만 형성되어 있고, 그 위에 저항성 접촉층의 재료층(15) 및 소스 전극과 드레인 전극의 재료층(16)이 적층되어 있다.
이와 같이 얼라인 키(30')의 패턴을 실리콘 옥사이드(Silicon oxide) 또는 실리콘 나이트라이드(Silicon nitride)와 같은 투명 부재로만 형성하였을 경우, 노광장비(미도시)의 광학계는 얼라인 키(30')의 위치 검출에 실패하였다.
그러나, 도 4c의 본 실시예에 따른 얼라인 키(30)와 같이, 얼라인 키(30)의 제4 막(33) 상부에 비정질 실리콘 또는 이온 불순물이 도핑된 비정질 실리콘과 같은 광투과율이 작은 제3 막(34)을 형성할 경우, 노광장비(미도시)의 광학계는 얼라인 키(30)의 위치 검출을 용이하게 할 수 있었고, 그 결과 정밀한 얼라인 설정이 가능하였다.
도 5를 참조하면, 전술한 제 2 포토 마스크 공정의 결과 형성된 소스 전극(26a) 및 드레인 전극(26b)의 단면이 도시되어 있다.
도 6을 참조하면, 도 5에서 형성된 소스 전극(26a) 및 드레인 전극(26b)의 패턴을 마스크로 하여 반도체층(22), 저항성 접촉층(25a, 25b), 및 제2 막(24a, 24b) 패턴이 형성된 모양이 도시되어 있다.
이때, 소스 전극(26a) 및 드레인 전극(26b)의 내측면, 저항성 접촉층(25a, 25b)의 내측면, 및 제2 막(24a, 24b)의 내측면의 식각면(B)는 동일하게 형성되고, 소스 전극(26a) 및 드레인 전극(26b)의 외측면, 저항성 접촉층(25a, 25b)의 외측면, 및 반도체층(22)의 외측면의 식각면(C)이 각각 동일하게 형성된다.
전술하였듯이, 반도체층(22)은 비정질 실리콘 또는 결정질 실리콘으로 형성될 수 있고, 저항성 접촉층(25a, 25b)은 이온 불순물이 도핑된 비정질 실리콘으로 형성될 수 있으며, 제2 막(24a, 24b)은 비정질 실리콘 또는 이온 불순물이 도핑된 실리콘으로 형성될 수 있다. 상기 반도체층(22), 저항성 접촉층(25a, 25b), 및 제2 막(24a, 24b) 모두 실리콘 계열로 형성되기 때문에 유사한 식각률를 가진다. 따라서, 상기 소스 전극(26a) 및 드레인 전극(26b)을 식각 마스크로 사용하여 동일한 식각액으로 이들 패턴(25a, 25b, 24a, 24b, 22)을 동시에 식각 할 수 있다.
한편, 상기 제1 막(23)은 상기 소스 전극(26a) 및 드레인 전극(24b), 및 상기 제2 막(24a, 24b)에 대하여 식각 선택비를 갖는 물질을 포함한다. 여기서 식각 선택비를 갖는 물질이라 함은 소스 전극(26a) 및 드레인 전극(24b)에 대한 식각 공정에서 소스 전극(26a) 및 드레인 전극(24b), 및 제2 막(24a, 24b)에 포함된 물질보다 상대적으로 낮은 식각률을 가져 식각 저지막으로 포함될 수 있는 물질은 말한다.
한편, 도 5 및 도 6에 도시된 본 실시예에서는 제 2 포토 마스크(M2)로 소스 전극(26a) 및 드레인 전극(26b) 패턴이 형성된 후, 이를 식각 마스크로 하여 반도체층(22), 저항성 접촉층(25a, 25b), 및 제2 막(24a, 24b) 패턴이 형성되는 예가 도시되어 있으나, 본 발명은 이에 한정되는 것은 아니다. 일 예로, 소스 전극 및 드레인 전극(26a, 26b)의 금속 재료와, 반도체층(22), 저항성 접촉층(25a, 25b), 및 제2 막(24a, 24b)을 구성하는 실리콘 계열의 재료를 동시에 식각 할 수 있는 식각액을 이용할 수 있다면, 도 5 및 6에 도시된 공정은 하나의 식각 공정으로 처리될 수 있음은 물론이다.
도 7을 참조하면, 도 6의 구조물 상에 게이트 절연막(17), 및 게이트 전극의 재료가 되는 층(18)이 순차로 형성된다.
게이트 전극의 재료로는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, Mo, Ti, W, MoW, Al/Cu 가운데 선택된 하나 이상의 도전성 물질이 사용될 수 있다.
게이트 전극의 재료가 되는 층(18) 상에 제 3 포토레지스터(P3)를 도포하고, 광차단부(M3a) 및 광투과부(M3b)를 구비한 제 3 포토 마스크(M3)를 이용한 제 3 포토 마스크 공정을 실시하여 게이트 전극의 재료가 되는 층(18)을 패터닝한다.
상기 도면에는 상세히 도시되지 않았으나, 노광장치(미도시)로 제 3 포토 마스크(M1)에 노광 후, 현상(developing), 식각(etching), 및 스트립핑(stripping) 또는 에싱(ashing) 등과 같은 일련의 공정을 거친다.
이때, 게이트 전극의 정밀한 패턴을 형성하기 위해서는, 노광시 기저막(10)과 제 3 포토 마스크(M3)의 정밀한 얼라인이 선행되어야 한다. 이때, 정밀한 얼라인을 수행하기 위해, 전술한 기저막(10)의 모서리 영역에 형성된 얼라인 키(30)를 다시 이용한다. 이때, 얼라인 키(30) 상에는 제 3 포토 마스크 공정에서 사용된 게이트 절연막(18) 및 게이트 전극의 재료층(18)이 더 적층 될 수 있다.
도 8을 참조하면, 제 3 포토 마스크 공정의 결과로 형성된 본 실시예에 따른 박막 트랜지스터(1)의 개략적인 단면도가 도시되어 있다.
이와 같이 본 실시예에 따른 박막 트랜지스터(1)를 포함하는 트랜지스터 기판은 세 개의 포토 마스크(M1, M2, M3)를 이용한 세 번의 포토 마스크 공정으로 제작될 수 있다.
또한, 상기 도면에는 도시되어 있지 않으나, 트랜지스터 기판의 외곽에 형성된 제4 막(33)과, 상기 제4 막(33) 상에 제4 막(33)보다 광투과율이 작은 제3 막(34)을 구비하 얼라인 키(30)를 이용함으로써 정밀한 얼라인이 수행되어 정밀한 패터닝이 가능하다.
도 9 내지 15는 본 발명의 비교예에 따른 트랜지스터 기판 및 그 제조 방법의 일부가 개략적으로 도시된 도면들이다.
도 9를 참조하면, 기저막(10) 상에 버퍼층(11) 및 반도체층의 재료가 되는 층(12)이 증착되고, 반도체층의 재료가 되는 층(12) 상에 제 1 포토레지스터(P1')가 도포되고, 광차단부(M1a') 및 광투과부(M1b')를 구비한 제 1 포토 마스크(M1')를 이용한 제 1 포토 마스크 공정이 실시된다.
도 10을 참조하면, 제 1 포토 마스크 공정 결과 반도체층(22) 패턴이 형성되고 그 위에 제1 막의 재료가 되는 층(13)이 적층된다.
이때, 상기 도면에는 도시되지 않았으나, 반도체층(22)의 패턴 형성 시, 기저막(10)의 모서리 영역에는 반도체층(22)과 동일한 재료로 얼라인 키(미도시)가 형성되어, 후술할 제 2 내지 제 4 포토 마스크 공정의 얼라인 키(미도시)로 사용될 수 있다.
제1 막의 재료가 되는 층(13) 상에 제 2 포토레지스터(P2')가 도포되고, 광차단부(M2a') 및 광투과부(M2b')를 구비한 제 1 포토 마스크(M2')를 이용한 제 2 포토 마스크 공정이 실시된다.
도 11을 참조하면, 제 2 포토 마스크 공정 결과 제1 막(23)이 형성되고, 그 위에 저항성 접촉층의 재료가 되는 층(15) 및 소스 전극 및 드레인 전극의 재료가 되는 층(16)이 형성된다.
소스 전극 및 드레인 전극의 재료가 되는 층(16) 위에 제 3 포토레지스터(P3')가 도포되고, 광차단부(M3a') 및 광투과부(M3b')를 구비한 제 3 포토 마스크(M3')를 이용한 제 3 포토 마스크 공정이 실시된다.
도 12를 참조하면, 제 3 포토 마스크 공정의 결과 형성된 소스 전극 및 드레인 전극(26a, 26b)의 단면이 도시되어 있다.
도 13을 참조하면, 도 12에서 형성된 소스 전극(26a) 및 드레인 전극(26b)의 패턴을 마스크로 하여 반도체층(22), 저항성 접촉층(25a, 25b), 및 제2 막(24a, 24b) 패턴이 형성된 모양이 도시되어 있다.
도 14를 참조하면, 도 13의 구조물 상에 게이트 절연막(17), 및 게이트 전극의 재료가 되는 층(18)이 순차로 형성된다.
게이트 전극의 재료가 되는 층(18) 상에 제 4 포토레지스터(P4)가 도포되고, 광차단부(M4a) 및 광투과부(M4b)를 구비한 제 4 포토 마스크(M4)를 이용한 제 4 포토 마스크 공정을 실시하여 게이트 전극의 재료가 되는 층(18)이 패터닝된다.
도 15를 참조하면, 제 4 포토 마스크 공정의 결과로 형성된 본 비교예에 따른 박막 트랜지스터(1')의 개략적인 단면도가 도시되어 있다.
도 9 내지 15의 비교예에 따른 트랜지스터 기판은 네 개의 포토 마스크(M1', M2', M3', M4')를 이용하여 네 번의 포토 마스크 공정으로 제작되는 반면, 도 8의 본 실시예에 따른 박막 트랜지스터(1)를 포함하는 트랜지스터 기판은 제4 막(33) 상에 제4 막(33)보다 광투과율이 작은 제3 막(34)을 형성한 얼라인 키(30)를 이용함으로써, 정밀한 얼라인이 수행되어 정밀한 패터닝이 가능할 뿐만 아니라, 세 개의 포토 마스크(M1, M2, M3)를 이용한 세 번의 포토 마스크 공정으로 제작될 수 있다. 따라서, 본 실시예에 따른 트랜지스터 기판 및 그 제조 방법에 따르면, 복잡한 공정의 단축에 따른 공정 시간 및 재료비의 절감하여 제조 원가를 획기적으로 낮출 수 있다.
도 16 및 17은 본 발명의 다른 실시예에 따른 트랜지스터 기판 및 그 제조 방법의 일부를 개략적으로 도시한 도면들이다.
이하, 전술한 실시예에 따른 트랜지스터 기판 및 그 제조 방법과의 차이점을 중심으로 본 실시예를 간략하게 설명한다.
도 16을 참조하면, 본 실시예에 따른 박막 트랜지스터(2)는 도 8의 박막 트랜지스터(1)에 구비된 저항성 접촉층(25a, 25b)이 생략되는 대신에, 반도체층(22)의 채널층(22a) 외곽에 이온 불순물이 도핑된 소스 및 드레인 영역(22b, 22c)을 포함하는 구조이다.
도 17을 참조하면, 반도체층의 재료층(12)에 이온 불순물이 도핑되는 과정이 도시되어 있다.
도 17에는 상세히 도시되어 있지는 않지만, 도 2를 참조하면, 제 1 포토 마스크 공정으로 제1 막(23) 및 제2 막(23)이 형성된다. 물론 제 1 포토 마스크 공정 전에 반도체층 재료층(12)을 결정화하는 공정이 더 추가될 수 있다.
이와 같이 형성된 제1 막(23) 및 제2 막(23)을 이온 불순물 주입 마스크로 하여 이온 불순물을 도핑한다. 이때, 이온 불순물은 n+ 타입, 또는 p+ 타입으로 사용될 수 있다.
즉, 본 실시예에 따른 박막 트랜지스터(2)를 포함하는 트랜지스터 기판 및 그 제조 방법에 따르면, 별도의 마스크 공정의 추가 없이 소스 및 드레인 영역(22b, 22c)를 형성할 수 있다.
도 18은 본 발명의 또 다른 실시예에 따른 트랜지스터 기판의 일부를 개략적으로 도시한 단면도이다.
이하, 전술한 실시예에 따른 트랜지스터 기판 및 그 제조 방법과의 차이점을 중심으로 간략하게 설명한다.
도 18을 참조하면, 본 실시예에 따른 박막 트랜지스터(3)는 도 8의 박막 트랜지스터(1)에 구비된 저항성 접촉층(25a, 25b)이 생략되고, 도 16의 박막 트랜지스터(2)에 구비된 반도체층(22)의 채널층(22a) 외곽에 이온 불순물이 도핑된 소스 및 드레인 영역(22b, 22c)이 생략된 구조이다.
본 실시예에 따른 박막 트랜지스터(3)는 반도체층(22)이 비정질 실리콘 계열로 형성될 경우 바람직한 구조이나, 반드시 이에 한정되는 것은 아니다.
한편, 도 16 내지 18에 도시된 박막 트랜지스터(2, 3)를 포함하는 트랜지스터 기판은, 도면에 상세히 도시하지는 않았으나, 전술한 박막 트랜지스터(1)를 포함하는 트랜지스터 기판과 마찬가지로, 기저막(10) 모서리 영역에 제4 막(33) 및 제3 막(34)을 얼라인 키(30)로 구비한다. 따라서, 전술한 실시예와 마찬가지로 세 개의 포토 마스크(M1, M2, M3)를 이용한 세 번의 포토 마스크 공정으로 제작될 수 있다.
상기 도면들에 도시된 구성요소들은 설명의 편의상 확대 또는 축소되어 표시될 수 있으므로, 도면에 도시된 구성요소들의 크기나 형상에 본 발명이 구속되는 것은 아니며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1, 2, 3: 박막 트랜지스터 10: 기저막
11: 버퍼층 22: 반도체층
23: 제1 막 24: 제2 막
25: 저항성 접촉층 26: 소스/드레인 전극
17: 게이트 절연막 28: 게이트 전극
30: 얼라인 키 33: 제4 막
34: 제3 막
11: 버퍼층 22: 반도체층
23: 제1 막 24: 제2 막
25: 저항성 접촉층 26: 소스/드레인 전극
17: 게이트 절연막 28: 게이트 전극
30: 얼라인 키 33: 제4 막
34: 제3 막
Claims (18)
- 기저막 위에 위치하는 반도체층;
상기 반도체층 위에 위치하고 제1 광투과율을 갖는 제1 막;
상기 반도체층의 일측과 연결되고 상기 제1 막 위의 일부까지 연장하는 소스부, 및 상기 반도체층의 타측과 연결되고 상기 제1 막 위의 일부까지 연장하며 상기 소스부와 이격하는 드레인부를 포함하는 소스 및 드레인 전극;
상기 소스 및 드레인 전극과 상기 제1 막 사이에 위치하고, 상기 제1 광투과율보다 작은 광투과율을 갖는 제2 막;
상기 제1 막 위에 위치하는 게이트 절연막; 및
상기 게이트 절연막 위에 위치하는 게이트 전극을 포함하는 트랜지스터 기판. - 제 1 항에 있어서,
상기 소스 및 드레인 전극, 및 상기 제2 막에 대하여 상기 제1 막은 식각 선택비를 갖는 물질을 포함하는 트랜지스터 기판. - 제 1 항에 있어서,
상기 소스 및 드레인 전극의 내측면, 및 상기 제2 막의 내측면은 동일면 상에 위치하는 트랜지스터 기판. - 제 1 항에 있어서,
상기 소스 및 드레인 전극의 외측면, 및 상기 반도체층의 외측면은 동일면 상에 위치하는 트랜지스터 기판. - 제 1 항에 있어서,
상기 제1 막의 외측면 및 상기 제2 막의 외측면은 동일면 상에 위치하는 트랜지스터 기판. - 제 1 항에 있어서,
상기 소스 및 드레인 전극과 상기 반도체층은 직접 접촉하는 박막 트랜지스터 기판. - 제 1 항에 있어서,
상기 제1 광투과율은 50% 보다 크고 100% 이하이고,
상기 제2 광투과율은 0보다 크고 50% 이하인 트랜지스터 기판. - 제1 항에 있어서,
상기 제1 막은 실리콘 산화물을 포함하고,
상기 제2 막은 비정질 실리콘 또는 도프트(dopped) 비정질 실리콘을 포함하는 박막 트랜지스터 기판. - 제 1 항에 있어서,
상기 소스 및 드레인 전극은,
저항성 접촉층; 및
상기 저항성 접촉층 위에 위치하는 금속층을 포함하는 박막 트랜지스터 기판. - 제 1 항에 있어서,
상기 제1 막이 위치하는 않는 상기 반도체층 부분은 불순물을 포함하는 트랜지스터 기판. - 제 1 항에 있어서,
상기 반도체층과 이격하고,
상기 제2 막과 동일한 물질을 포함하는 제3 막을 갖는 얼라인 키를 더 포함하는 트랜지스터 기판. - 제 11 항에 있어서,
상기 얼라인 키는 상기 제3 막의 아래에 위치하고, 상기 제1 막과 동일한 물질을 포함하는 제4 막을 더 포함하는 트랜지스터 기판. - (a) 기저막 위에 반도체층, 제1 광투과율을 갖는 제1 막, 및 상기 제1 광투율보다 작은 제2 광투과율을 갖는 제2 막의 재료를 순차로 형성하고, 제1 포토 마스크 공정으로 상기 제1 막 및 제2 막의 외측면을 동일면 상에 위치하도록 패터닝하는 단계;
(b) 상기 제1 포토 마스크 공정 결과의 구조물 상에, 소스 및 드레인 전극 재료를 증착하고, 제2 포토 마스크 공정으로 상기 반도체층의 일측과 연결되고 상기 제2 막 위의 일부까지 연장하는 소스부, 및 상기 반도체층의 타측과 연결되고 상기 제2 막 위의 일부까지 연장하며 상기 소스부와 이격하는 드레인부를 포함하는 소스 및 드레인 전극을 형성하고, 상기 소스 및 드레인 전극의 내측면과 상기 제2 막의 내측면을 동일면 상에 위치하도록 패터닝 하는 단계; 및
(c) 상기 제2 포토 마스크 공정 결과의 구조물 상에, 절연층 및 게이트 전극 재료를 증착하고, 제3 포토 마스크 공정으로 상기 반도체층에 대응되는 위치에 게이트 전극을 형성하는 단계;를 포함하는 트랜지스터 기판의 제조 방법. - 제 13 항에 있어서,
상기 (a) 단계에서 상기 기저막의 모서리 영역에 상기 반도체층과 이격되고, 상기 제2 막과 동일한 물질을 포함하는 제3 막을 갖는 얼라인 키를 더 형성하는 트랜지스터 기판의 제조 방법. . - 제 14 항에 있어서,
상기 얼라인 키는, 상기 제3 막 아래에 위치하고 상기 제1 막과 동일한 물질을 포함하는 제4 막을 더 포함하는 트랜지스터 기판의 제조 방법. - 제 13 항에 있어서,
상기 (b) 단계에서, 상기 소스 및 드레인 전극의 외측면과 상기 반도체층의 외측면이 동일면 상에 위치하도록 패터닝하는 트랜지스터 기판의 제조 방법 . - 제 13 항에 있어서
상기 (b) 단계에서, 상기 소스 및 드레인 전극, 및 상기 제2 막에 대하여 상기 제1 막은 식각 선택비를 갖는 물질을 포함하는 트랜지스터 기판의 제조 방법. - 제 13 항에 있어서,
상기 (a) 단계 이후 저항성 접촉층을 더 형성하고, 상기 저항성 접촉층은 상기 제2 막과 동시에 패터닝되는 트랜지스터 기판의 제조 방법.
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