CN102751333A - 主动元件及其制造方法 - Google Patents

Abstract

一种主动元件及其制造方法。主动元件包括一缓冲层、一通道、一栅极、一栅绝缘层以及一源极与一漏极。缓冲层配置于一基板上，具有一定位区，其中缓冲层在定位区的部分的厚度大于在定位区以外的部分的厚度。通道配置于缓冲层上，且位于定位区。栅极位于通道上方，栅绝缘层则配置于通道与栅极之间。源极与漏极位于通道上方并电性连接通道。

Description

主动元件及其制造方法

技术领域

本发明是有关于一种主动元件及其制造方法。

背景技术

薄膜晶体管液晶显示面板（Thin Film Transistor Liquid Crystal Displaypanel；TFT LCD panel）主要由主动元件阵列结构（Active device arraystructure）、彩色滤光阵列结构（Color filter array structure）和液晶层所构成。其中主动元件阵列结构包括多个以阵列排列的主动元件，也就是薄膜晶体管（Thin Film Transistor；TFT），以及与每一薄膜晶体管对应配置之一像素电极（Pixel Electrode）。上述之薄膜晶体管包括栅极（Gate）、通道（Channel）、漏极（Drain）与源极（Source），而薄膜晶体管是用来作为液晶显示单元的开关元件。

在制造薄膜晶体管时，氧化物半导体（oxide semiconductor）是一种常用的材料。但以氧化物半导体薄膜晶体管做为液晶显示单元的开关元件时，由于氧化物半导体材质的通道的光穿透度较高，使得工艺中后续堆栈其它材料层时有对位的困难。虽然提高氧化物半导体材质的通道的厚度可降低其光穿透度，但此法会使通道的临界电压产生偏移。因此在工艺中如何在不增加氧化物半导体的厚度的前提下能够有准确的对位精度，是使用氧化物半导体薄膜晶体管为开关元件时的一大要点。

发明内容

本发明提供一种主动元件，其缓冲层具有一定位区，配置于定位区上的通道与在此定位区的缓冲层可构成主动元件工艺中的定位标记。

本发明提供一种主动元件的制造方法，此主动元件的缓冲层具有一定位区，利用配置于定位区上的通道与在此定位区的缓冲层可帮助后续工艺中的对位。

本发明提出一种主动元件，包括一缓冲层、一通道、一栅极、一栅绝缘层以及一源极与一漏极。缓冲层配置于一基板上，具有一定位区，其中缓冲层在定位区的部分的厚度大于在定位区以外的部分的厚度。通道配置于缓冲层上，且位于定位区。栅极位于通道上方。栅绝缘层配置于通道与栅极之间。源极与漏极位于通道上方并电性连接通道。

在本发明的一实施例中，上述的主动元件的缓冲层在定位区的部分的厚度为X1，缓冲层在定位区以外的部分的厚度为X2，通道的厚度为Y，X1加上Y并减去X2后大于或等于60纳米。

在本发明的一实施例中，上述的主动元件的通道的厚度小于或等于70纳米。

在本发明的一实施例中，上述的主动元件的缓冲层的材质为氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiON)、碳化硅(SiC)、碳氮化硅(SiCN)或氧化铝(AlO)等绝缘材质。

在本发明的一实施例中，上述的主动元件更包括一第一绝缘层，覆盖栅极与栅绝缘层。源极与漏极位于第一绝缘层上，且源极与漏极贯穿第一绝缘层与栅绝缘层而电性连接通道。

在本发明的一实施例中，上述的主动元件的通道的材质为氧化物半导体。

在本发明的一实施例中，上述的主动元件的通道的材质包括氧化铟镓锌（Indium-Gallium-Zinc Oxide,IGZO）、氧化锌（ZnO）、氧化锡（SnO）、氧化铟锌（Indium-Zinc Oxide,IZO）、氧化镓锌（Gallium-Zinc Oxide,GZO）、氧化锌锡（Zinc-Tin Oxide,ZTO）、氧化铟镓(IGO)、氧化铟锡锌(ITZO)或氧化铟锡（Indium-Tin Oxide,ITO）等金属氧化物材料。

本发明提出一种主动元件的制造方法。在此制造方法中，首先形成一缓冲层于一基板上。接着，形成一通道材料层于前述的缓冲层上，之后再将此通道材料层图案化以形成一通道。其中，缓冲层具有一定位区，且缓冲层在定位区的部分的厚度大于在定位区以外的部分的厚度。通道配置于缓冲层上，且位于定位区。在制做完通道与具有两种厚度的缓冲层后，再形成一栅绝缘层于通道上。接着，以通道与缓冲层在通道下方的部分为对位标记，形成一栅极于栅绝缘层上。最后，形成一源极与一漏极于通道上方并电性连接前述的通道。

在本发明的一实施例中，上述主动元件的制造方法里，形成通道的步骤包括图案化通道材料层以形成通道，并减薄缓冲层未被通道覆盖的部分，以使缓冲层在通道下方的部分的厚度大于未被通道覆盖的部分的厚度。

在本发明的一实施例中，上述主动元件的制造方法里，形成通道与减薄缓冲层未被通道覆盖的部分的方法包括下列步骤。形成一蚀刻罩幕于通道材料层上预定形成通道的区域。蚀刻通道材料层未被蚀刻罩幕覆盖的部分以形成通道，并继续蚀刻缓冲层未被通道覆盖的部分。移除蚀刻罩幕。

在本发明的一实施例中，上述主动元件的制造方法里，形成通道的步骤包括同时图案化通道材料层以及缓冲层以形成通道层以及具有两厚度的缓冲层。

在本发明的一实施例中，上述主动元件的制造方法里，在形成栅极之后与形成源极与漏极的前，更包括形成一第一绝缘层以覆盖栅极与栅绝缘层，且源极与漏极贯穿第一绝缘层与栅绝缘层而电性连接通道。

基于上述，在本发明的主动元件及其制造方法中，由于通道下方的缓冲层的厚度大于其它部分的缓冲层的厚度，所以可做为工艺中的对位标记。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

图1A至图1I为本发明的一实施例的主动元件的制造方法的剖面流程示意图。

图2A至图2F为图1C的通道与缓冲层的制造方法的剖面流程示意图。

其中，附图标记：

100：主动元件

101：基板

102：光刻胶材料层

103：紫外光

104：光掩膜

105：蚀刻掩膜

110：缓冲层

110a：定位区

120’：通道材料层

120：通道

130：栅绝缘层

140：栅极

150：第一绝缘层

160：源极

170：漏极

180：第二绝缘层

190：像素电极

具体实施方式

图1A至图1I为本发明的一实施例的主动元件的制造方法的剖面流程示意图。请参考图1A至图1I。首先请参考图1A，提供一基板101，此基板101例如是玻璃基板或塑料基板。接着，在此基板101上形成一层缓冲层110。然后如图1B所绘示，在缓冲层110上形成一通道材料层120’。缓冲层110可防止基板101含有的杂质扩散到通道材料层120’而污染通道材料层120’，甚至进一步使得主动元件100在驱动时的电性受到影响。另外，由于缓冲层110全面地覆盖基板101，因此缓冲层110也可以抑制基板101翘曲的幅度。

接着，如图1C所绘示，在基板101上分别形成缓冲层110与通道材料层120’后，可以对通道材料层120’进行图案化以形成一通道120。其中，缓冲层110具有一定位区110a，且缓冲层110在定位区110a的部分的厚度大于在定位区110a以外的部分的厚度。由通道材料层120’形成的通道120配置于缓冲层110上，且位于定位区110a。

如图1D所绘示，在制做完通道120与具有两种厚度的缓冲层110后，形成一栅绝缘层130于通道120上。此栅绝缘层130具有绝缘效果，可隔绝通道120与之后要形成的栅极140（绘示于图1E）。形成栅绝缘层130的方法例如是使用化学气相沉积法（Chemical Vapor Deposition,CVD），但并不限于此，亦可使用其它适合的工艺的方式，如：网版印刷、涂布、喷墨、能量源处理等，本发明并不限制形成栅绝缘层130的方式。

如图1E所绘示，一栅极140形成于栅绝缘层130上。相较于定位区110a的外的缓冲层110，位于定位区110a的通道120以及位于定位区110a的缓冲层110两者迭加的厚度较厚，因此透光性会和定位区110a的外的缓冲层110有所区别。在形成栅极140于栅绝缘层130上时，可利用此透光性的区别，以通道120以及缓冲层110在通道120下方的部分做为一对位标记。换言的，在后续工艺中要形成栅极140时，不需要准备额外的对位图案，即可完成栅极140在制备时的对位。

如图1F所绘示，在形成栅极140后，接着形成一第一绝缘层150。此第一绝缘层150会同时覆盖栅极140与栅绝缘层130。请再参考图1G，一源极160与一漏极170形成于通道120上方并电性连接于通道120。源极160与漏极170之间相隔一段距离，且源极160与漏极170贯穿第一绝缘层150与栅绝缘层130而电性连接于下方的通道120。至此，即大致完成本实施例的主动元件，以下介绍其它可选择性进行的步骤。

如图1H所绘示，形成源极160与漏极170后，再形成一第二绝缘层180覆盖于源极160与漏极170。请接着参考图1I，一像素电极190形成于第二绝缘层180之上，且此像素电极190与漏极170是电性连接。

图2A至图2F为图1C的通道与缓冲层的制造方法的剖面流程示意图。请参考图2A与图2B，在获得如图1B所示的半成品后，可先利用旋转涂布（spincoating）法或狭缝式涂布（slot die coating）法等涂布方式在通道材料层120’上涂布一层光刻胶材料层102，使其覆盖在通道材料层120’之上。

接着，如图2C所示，透过光掩膜104以紫外光103对光刻胶材料层102曝光。光掩膜104上的图案设计（遮光区与不遮光区的分布）可以依照光刻胶材料层102的感光特性而调整。举例而言，当光刻胶材料层102具有正型感旋光性时，光掩膜104上的图案设计会与光刻胶材料层102具有负型感旋光性时的图案设计相反。

请参考图2C与图2D，以显影液进行一显影步骤使得局部的光刻胶材料层102被移除。在本实施例中，使用的光刻胶材料具有正型感旋光性，因此光刻胶材料层102中曝光的部分会溶于显影液中而被移除，剩下来的部份则留在通道材料层120’上，形成一蚀刻掩膜105于预定形成通道120的区域里。

如同图2E所绘示，形成蚀刻掩膜105后，可利用此蚀刻掩膜105对下方通道材料层120’与缓冲层110进行蚀刻的动作。值得注意的是，蚀刻的方式可分为两种。第一种方式是分层蚀刻。首先先蚀刻通道材料层120’未被蚀刻掩膜105覆盖的部分以形成通道120。在通道120形成之后，再进行第二次蚀刻，以去除缓冲层110中未被蚀刻掩膜105覆盖的部分。第二种方式则是一次图案化通道材料层120’以及缓冲层110，以形成通道120以及具有两厚度的缓冲层110。在图2E所绘示的步骤中，通道材料层120’会被蚀刻成通道，而原本厚度均匀的缓冲层110则会被蚀刻出厚度不同的两部份。在定位区110a的缓冲层110的厚度会大于在定位区110a外的缓冲层110的厚度。

最后，如图2F所绘示，将图2E中的蚀刻掩膜105移除，即可得到在基板101上具有定位区110a的缓冲层110以及通道120的结构。此结构在后续工艺中可做为形成栅极140时所需要的对位标记。

另外，在图1E、图1G与图1I中，形成栅极140、源极160与漏极170以及像素电极190，同样也是使用类似于图2A至图2F的光掩膜工艺。唯一不同的是，在图2C中所使用的光掩膜104的图案，需配合栅极140、源极160、漏极170以及像素电极190所需要的形状而改变。因此，在此不重复赘述其它光掩膜工艺。

图1I为本发明的一实施例的主动元件。请参考图1I。主动元件100包括一缓冲层110、一通道120、一栅极140、一栅绝缘层130以及一源极160与一漏极170。缓冲层110配置于一基板101上。此缓冲层110具有一定位区110a，其中缓冲层110在定位区110a的部分的厚度大于在定位区110a以外的部分的厚度。通道120配置于缓冲层110上，且位于定位区110a。栅极140位于通道120上方。一栅绝缘层130配置于通道120与栅极140之间。源极160与漏极170位于通道120上方并电性连接通道120。

本实施例的主动元件100在定位区110a的缓冲层110与通道120可共同做为定位标记。因此，就算通道120的厚度控制在小于等于70纳米，也不会由于厚度太薄而造成后续工艺时的对位困难。此外，当通道120的材质为氧化物半导体时，控制适当的厚度也可以避免通道120的临界电压偏移的问题。

缓冲层110在定位区110a的部分的厚度为X1，缓冲层110在定位区110a以外的部分的厚度为X2，通道120的厚度为Y。X1加上Y并减去X2后大于等于60纳米。换言的，缓冲层110在定位区110a的部分的厚度加上通道120的厚度必须比缓冲层110在定位区110a以外的部分的厚度多出一定的值，以使定位区110a与定位区110a以外的部分的透光率有足够的差异可供工艺设备进行辨识而产生定位的效果。通道120的厚度可小于等于70纳米。缓冲层110的材质例如为氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiON)、碳化硅(SiC)、碳氮化硅(SiCN)或氧化铝(AlO)等绝缘材质。通道120的材质可以是氧化物半导体，例如氧化铟镓锌（Indium-Gallium-Zinc Oxide,IGZO）、氧化锌（ZnO）、氧化锡（SnO）、氧化铟锌（Indium-Zinc Oxide,IZO）、氧化镓锌（Gallium-ZincOxide,GZO）、氧化锌锡（Zinc-Tin Oxide,ZTO）、氧化铟镓(IGO)、氧化铟锡锌(ITZO)或氧化铟锡（Indium-Tin Oxide,ITO）等金属氧化物材料。

如图1I所绘示，本实施例的主动元件100还包括一第一绝缘层150。此第一绝缘层150覆盖栅极140与栅绝缘层130。源极160与漏极170位于第一绝缘层150上，且源极160与漏极170贯穿第一绝缘层150与栅绝缘层130而电性连接通道120。

栅极140、源极160及漏极170的材料，例如可以是铝（Al）、钼（Mo）、铬（Cr）、钽（Ta）、钛（Ti）、金（Au）或银（Ag）等金属或它们的合金、Al-Nd、APC等合金、氧化锡、氧化锌、氧化铟、氧化铟锡（indiumtin oxide,ITO）、氧化铟锌（indium zinc oxide,IZO）等金属氧化物导电物质等，但本发明并不限制栅极140、源极160及漏极170的材料。

请参考图1I，本实施例的主动元件100更可包括一第二绝缘层180与像素电极190。像素电极190材料例如是铟锡氧化物、铟锌氧化物或铝锌氧化物（aluminum zonc oxide,AZO），但本发明并不限制像素电极190的材料。

综上所述，本发明的主动元件其本身的结构堆栈即可做为其工艺中的定位标记。此定位标记由位在定位区的缓冲层与通道构成。由于位在定位区的缓冲层与通道两者迭层后的厚度会比不在定位区的缓冲层厚，因此具有不同的透光性。后续工艺中可利用此透光性的不同做为一种对位标记。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明权利要求的保护范围。

Claims (12)

1.一种主动元件，其特征在于，包括：

一缓冲层，配置于一基板上，具有一定位区，其中该缓冲层在该定位区的部分的厚度大于在该定位区以外的部分的厚度；

一通道，配置于该缓冲层上，且位于该定位区；

一栅极，位于该通道上方；

一栅绝缘层，配置于该通道与该栅极之间；以及

一源极与一漏极，位于该通道上方并电性连接该通道。

2.根据权利要求1所述的主动元件，其特征在于，该缓冲层在该定位区的部分的厚度为X1，该缓冲层在该定位区以外的部分的厚度为X2，该通道的厚度为Y，X1加上Y并减去X2后大于等于60纳米。

3.根据权利要求1所述的主动元件，其特征在于，该通道的厚度小于等于70纳米。

4.根据权利要求1所述的主动元件，其特征在于，该缓冲层的材质为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅或氧化铝。

5.根据权利要求1所述的主动元件，其特征在于，更包括一第一绝缘层，覆盖该栅极与该栅绝缘层，其中该源极与该漏极位于该第一绝缘层上，且该源极与该漏极贯穿该第一绝缘层与该栅绝缘层而电性连接该通道。

6.根据权利要求1所述的主动元件，其特征在于，该通道的材质为氧化物半导体。

7.根据权利要求1所述的主动元件，其特征在于，该通道的材质包括氧化铟镓锌、氧化锌、氧化锡、氧化铟锌、氧化镓锌、氧化锌锡、氧化铟镓、氧化铟锡锌或氧化铟锡。

8.一种主动元件的制造方法，其特征在于，包括：

形成一缓冲层于一基板上；

形成一通道材料层于该缓冲层上；

形成一通道，其中该缓冲层具有一定位区，其中该缓冲层在该定位区的部分的厚度大于在该定位区以外的部分的厚度，该通道配置于该缓冲层上，且位于该定位区；

形成一栅绝缘层于该通道上；

以该通道与该缓冲层在该通道下方的部分为对位标记，形成一栅极于该栅绝缘层上；以及

形成一源极与一漏极于该通道上方并电性连接该通道。

9.根据权利要求8所述的主动元件的制造方法，其特征在于，形成该通道的步骤包括：

图案化该通道材料层以形成该通道；

减薄该缓冲层未被该通道覆盖的部分，以使该缓冲层在该通道下方的部分的厚度大于未被该通道覆盖的部分的厚度。

10.根据权利要求9所述的主动元件的制造方法，其特征在于，形成该通道与减薄该缓冲层未被该通道覆盖的部分的方法包括：

形成一蚀刻掩膜于该通道材料层上预定形成该通道的区域；

蚀刻该通道材料层未被该蚀刻掩膜覆盖的部分以形成该通道，并继续蚀刻该缓冲层未被该通道覆盖的部分；以及

移除该蚀刻掩膜。

11.根据权利要求8所述的主动元件的制造方法，其特征在于，形成该通道的步骤包括：

同时图案化该通道材料层以及该缓冲层以形成该通道层以及该具有两厚度的缓冲层。

12.根据权利要求8所述的主动元件的制造方法，其特征在于，在形成该栅极之后与形成该源极与该漏极的前，更包括形成一第一绝缘层以覆盖该栅极与该栅绝缘层，且该源极与该漏极贯穿该第一绝缘层与该栅绝缘层而电性连接该通道。

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