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KR101037117B1 - 박리방법 - Google Patents

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KR101037117B1
KR101037117B1 KR1020030094578A KR20030094578A KR101037117B1 KR 101037117 B1 KR101037117 B1 KR 101037117B1 KR 1020030094578 A KR1020030094578 A KR 1020030094578A KR 20030094578 A KR20030094578 A KR 20030094578A KR 101037117 B1 KR101037117 B1 KR 101037117B1
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oxide
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유미코 오노
토루 타카야마
유우고 고토
순페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 큰 면적을 갖는 전체면에 걸쳐 피박리층의 박리를 쉽게 하는 박리방법이다. 또한, 본 발명은, 피박리층을 형성할 때 기판의 종류 등과 같은 기판들의 사용에 있어서 제한을 받지 않는 박리방법이다. 이 박리방법은, 금속막과, 제 1 산화물과, 수소를 함유하는 반도체막을 순차로 형성하는 단계와, 상기 제 1 산화물 및 상기 반도체막을 포함하는 피박리층에 지지체를 접착하는 단계와, 상기 지지체에 접착된 피박리층을 상기 금속막이 설치된 기판으로부터 물리적 수단에 의해 박리하는 단계를 포함한다. 그리고, 이 박리방법에 의하면, 상기 반도체막에 함유된 수소를 확산하는 가열처리를 행하여, 상기 금속막과 상기 제 1 산화물의 계면에 형성된 제 2 산화물을 환원하여 제 3 산화물을 형성하고, 상기 제 2 및 상기 제 3 산화물을 함유하는 막, 상기 제 2 및 제 3 산화물을 함유하는 막과 상기 금속막과의 계면, 또는 상기 제 2 및 상기 제 3 산화물을 함유하는 막과 상기 제 1 산화물과의 계면을 분리한다.
박리방법, 피박리층, 산화물, 금속막, 액정표시장치

Description

박리방법{SEPARATING METHOD}
도 1은 산화텅스텐의 결정 구조를 나타낸 도면
도 2는 산화텅스텐의 결정 구조를 나타낸 도면,
도 3은 박리공정을 설명하는 도면,
도 4는 실험 결과를 나타낸 사진,
도 5는 TEM 화상,
도 6은 TEM 화상과 그것의 프레임 포맷,
도 7은 XPS에 의한 막의 조성 결과를 나타낸 도면,
도 8은 SIMS에 의한 프로파일을 나타낸 도면,
도 9는 SIMS에 의한 프로파일을 나타낸 도면,
도 10은 SIMS에 의한 프로파일을 나타낸 도면,
도 11은 TDS에 의한 결과를 나타낸 도면,
도 12는 TEM 화상과 그것의 프레임 포맷,
도 13은 TEM 화상과 그것의 프레임 포맷,
도 14는 TEM 화상과 그것의 프레임 포맷,
도 15는 TEM 화상과 그것의 프레임 포맷,
도 16은 TEM 화상과 그것의 프레임 포맷,
도 17은 TEM 화상과 그것의 프레임 포맷,
도 18은 발광장치의 외관과 그것의 단면도,
도 19는 발광장치의 외관과 그것의 단면도,
도 20은 발광장치의 외관과 그것의 단면도,
도 21은 전자기기를 나타낸 도면.
*도면의 주요 부분에 대한 부호의 설명*
10 : 제 1 기판 11 : 금속막
12 : 피박리층 13 : 제 2 기판
14 : 제 1 접착제 15 : 제 2 접착제
16 : 제 3 기판
본 발명은, 피박리층의 박리방법, 특히 여러 가지 소자를 포함하는 피박리층의 박리방법에 관한 것이다. 또한, 본 발명은, 액정모듈, EL(electroluminescent) 모듈 등으로 대표되는 표시장치, 및 부품의 하나로서 포함한 전자기기에 관한 것이다.
최근에, 절연표면을 갖는 기판 상에 형성된 반도체 박막(두께 수∼수백 nm 정도)을 사용하여 TFT를 구성하는 기술이 주목받고 있다. TFT는 IC나 전기광학장치와 같은 전자 디바이스에 널리 응용되고, 특히 표시장치의 스위칭소자나 드라이버 회로로서 개발이 행해지고 있다.
이러한 표시장치에 있어서는 유리 기판과 석영 기판이 대부분 사용되고 있지만, 깨어지기 쉽고, 무겁다고 하는 결점이 있다. 또한, 대량생산을 행하는데에도, 유리 기판과 석영 기판은 대형화가 곤란하다. 그래서, 가요성을 갖는 기판, 대표적으로는 플렉시블한 플라스틱 필름(플라스틱 기판) 위에 TFT 소자를 형성하는 것이 시도되고 있다.
그렇지만, TFT의 활성층으로 고성능의 다결정 실리콘막을 사용하는 경우, 제작공정에서 수백도의 고온 프로세스가 필요하게 되어 버려, 플라스틱 필름 상에 직접 형성하는 것이 불가능하다.
그 때문에, 기판 상에 박리층을 개재하여 존재하는 피박리층을 상기 기판으로부터 박리하는 박리방법이 이미 제안되어 있다. 예를 들면, 비정질 실리콘(또는 폴리실리콘)으로 이루어진 박리층을 설치하고, 기판을 통과시켜 레이저광을 조사하여 비정질 실리콘에 포함되는 수소를 방출시킴으로써, 공간을 생기게 하여 기판을 분리시킨다고 하는 것이다(특허문헌 1: 일본국 특개평 10-125929호 공보 참조). 덧붙여, 이 기술을 사용하여 피박리층(공보에서는 피전사층으로 부르고 있다)을 플라스틱 필름에 붙여 액정표시장치를 완성시킨다고 하는 기재도 있다(특허문헌 2: 일본국 특개평 10-125930호 공보 참조).
그렇지만, 상기 방법에서는, 투광성이 높은 기판을 사용하는 것이 필수적이고, 기판을 통과시키고, 더구나 비정질 실리콘에 포함되는 수소를 방출시키기에 충분한 에너지를 주기 위해, 비교적 큰 양의 레이저광 조사가 필요하게 되어, 피박리층에 손상을 일으킨다는 문제가 있다. 또한, 상기 방법에서는, 분리층 상에 소자를 제작한 경우, 소자제조 프로세스에서 고온의 열처리 등을 행하면, 분리층에 포함되는 수소가 확산하여 감소해버려, 레이저광을 분리층에 조사하더라도 박리가 충분히 행해지지 않을 우려가 있다. 따라서, 분리층에 포함되는 수소량을 유지하기 위해, 분리층 형성후의 프로세스가 제한되는 문제가 있다. 또한, 상기 공보에는, 피박리층에의 손상을 방지하기 위해, 차광층 또는 반사층을 설치한 기재도 있지만, 그 경우, 투과형 액정표시장치 또는 하면출사형 발광표시장치를 제조하는 것이 곤란하다.
본 발명의 목적은, 상기 문제점을 감안하여 이루어진 것으로, 큰 면적을 갖는 피박리층을 전체면에 걸쳐 쉽게 박리할 수 있는 박리방법을 제공하는데 있다. 또한, 본 발명의 다른 목적은, 피박리층의 형성에 있어서, 기판의 종류 등과 같은 기판의 사용에 한정을 받지 않는 박리방법을 제공하는데 있다.
상술한 문제점을 해결하기 위해, 본 발명에서는 이하의 수단을 꾀하였다.
본 발명은 큰 면적을 갖는 전체면에 걸쳐 피박리층의 박리를 쉽게 하는 박리 방법이다. 또한, 본 발명은, 피박리층을 형성할 때 기판의 종류 등과 같은 기판들의 사용에 있어서 제한을 받지 않는 박리방법이다. 이 박리방법은, 금속막과, 제 1 산화물과, 수소를 함유하는 반도체막을 순차로 형성하는 단계와, 상기 제 1 산화물 및 상기 반도체막을 포함하는 피박리층에 지지체를 접착하는 단계와, 상기 지지체에 접착된 피박리층을 상기 금속막이 설치된 기판으로부터 물리적 수단에 의해 박리하는 단계를 포함한다. 그리고, 이 박리방법에 의하면, 상기 반도체막에 함유된 수소를 확산하는 가열처리를 행하여, 상기 금속막과 상기 제 1 산화물의 계면에 형성된 제 2 산화물을 환원하여 제 3 산화물을 형성하고, 상기 제 2 및 상기 제 3 산화물을 함유하는 막, 상기 제 2 및 제 3 산화물을 함유하는 막과 상기 금속막과의 계면, 또는 상기 제 2 및 상기 제 3 산화물을 함유하는 막과 상기 제 1 산화물과의 계면은 분리된다.
금속막으로서는, W(텅스텐), Ti(티타늄), Mo(몰리브덴), Cr(크롬), Nd(네오디뮴), Fe(철), Ni(니켈), Co(코발트), Zr(지르코늄), Zn(아연), Ru(루테늄), Rh(로듐), Pd(팔라듐), Os(오스뮴), Ir(이리듐)으로부터 선택된 원소로 이루어진 층을 사용한다. 제 1 산화물은, 산화실리콘막 등의 절연막을 사용한다. 제 2 산화물은, 금속막 상에 제 1 산화물을 스퍼터링법에 의해 형성하는 공정시에, 자연스럽게 형성되는 것이지만, 열산화 등의 처리를 행하는 것으로 형성하여도 된다. 이때, 제 2 산화물은 제 1 산화물에 포함되는 수소에 의한 환원반응 등에 의해 소실되어 버리는 일이 있다. 그 때문에, 제 1 산화물은 수소를 포함하지 않도록 형성하는 것이 바람직하다. 또한, 수소를 함유하는 반도체막은, CVD법에 의해 형성되고, 또한 수소를 함유하는 질소막으로 치환하여도 된다. 이것은, 가열처리에 의해, 양쪽 모두 막이 포함하는 수소가 확산하기 때문이다. 요컨대, 본 발명에서는, 수소에 의한 환원반응을 이용하여 박리를 행하기 때문에, 가열처리에 의해 수소가 확산하는 막을 사용하는 것이 바람직하다. 또한, 상기 가열처리는 400℃ 이상에서 행하는 것이 바람직하다. 이 400℃라는 온도는 박리할 수 있는 경계의 온도이다. 이때, 상기 금속막의 재료는, 가열처리를 거쳐 결정화하는 것으로는 한정되지 않고, 예를 들면 몰리브덴은, 가열처리를 거치지 않더라도 결정화된다.
또한, 피박리층은, 산화막과 수소를 함유하는 반도체막을 갖지만, 산화막과 반도체막의 계면에는 하지막을 설치하는 것이 바람직하다. 하지막으로서는, 산화질화실리콘막 또는 질화산화실리콘막을 사용하는 것이 바람직하다.
활성층으로서 반도체막을 사용하는 트랜지스터와 그 트랜지스터에 접속된 소자는, 박리전에 형성되는 것이 바람직하다. 그 소자의 예로는, 반도체소자, 발광소자, 액정소자 등으로 주어진다. 또한, 박리된 피박리층은 새로운 기판에 접합하는 것이 바람직하다. 상기 피박리층을 플라스틱 기판에 접합하는 경우에, 얇고, 그것이 떨어지더라도 거의 파손되지 않고 경량인 TFT 기판을 형성할 수 있다.
이때, 금속막으로서 사용하는 재료에는, 내인적, 외인적 요인에 의해, 그것의 결정 구조에 결함이 생기는 경우가 있다. 또한, 그것의 가수로서는 여러 가지 값이 취해져, 이 재료는 산소 원자 또는 수소 원자와 결합하여, 여러 가지의 화합 물이 된다.
상기 금속막으로서도 사용되는 산화텅스텐(WO3-x), 산화몰리브덴(MoO3-x), 또는 산화티타늄(TiO2-x)의 화합물(부정비성 화합물)은, 구조 중의 일부의 팔면체가 정점 공유로부터 능(稜) 공유로 변화하는 결정학적 전단(crystallographic shear: CS)이라는 프로세스에 의해, 점 결함이 소실한다. 여기서, 상기 결정학적 전단이라는 현상에 근거하여, 금속막으로서 텅스텐(W)을 사용하여, 수소에 의해 산화텅스텐(VI)(WO3)을 산화텅스텐(IV)(WO2)으로 환원하고, WO2 및 WO3를 함유하는 막 또는 계면에서 박리하는 박리 메카니즘의 일 고찰에 관해 설명한다. 우선은, WO2 및 WO3의 결정 구조에 관해 설명한다. WO3는, 텅스텐을 중심으로 하여 6개의 산소를 정점으로 한, 왜곡된 산화레늄형 구조(AB3형, 정팔면체형)이다(도 1). WO2는, 정방형의 정점과 체심에 양이온이 위치하고, 이 양이온에 음이온이 배위하도록 한, 왜곡된 루틸(ReO3)형 구조이다.
그리고, 산화텅스텐의 부정비성은, 구조 중 일부의 팔면체가 정점 공유로부터, 팔면체쇄를 전단에 의해 비켜놓는 능 공유로 변화하는 것에 의해 달성된다. 이 전단은, 어떤 일정 간격으로 발생하여, 레늄형 구조의 영역을 분리한다. 그 때, 능을 공유하는 팔면체가 복수개 모인 집합체를 형성한다. 이와 같이, 산화텅스텐은, 구조 중 일부의 팔면체가 정점 공유로부터 능 공유로 변화하는 현상을 일으킨다. 이때, 산화텅스텐은, 수소와 반응하여, 산화텅스텐(V)(W2O5), W4O11 등을 거쳐, 산화 텅스텐(IV)(WO2), 금속텅스텐(W)이 되는 성질을 갖는다. 환언하면, 금속 텅스텐은, 수소와 반응하여, 가수가 감소하는 성질을 갖는다.
이상, 결정학적 전단이라는 현상과 산화텅스텐이 갖는 성질로부터, 산화텅스텐 내에서는, 400℃ 이상의 열처리에 의해, 상층 막으로부터 분산된 수소에 의해 환원반응이 생겨, 그것의 조성이 변화한다. 조성이 변화한다는 것은, 결정 구조가 다르다는 것으로, 보다 구체적으로는 산화레늄 구조로부터 왜곡된 루틸 구조로 변화하여, 산화텅스텐 중에 왜곡이 생긴 것으로, 박리가 가능하게 되었다고 생각된다. 또한, 상층의 막으로부터 확산된 수소에 의해, 원래 있었던 결합에 단절이 생겨, 산화텅스텐막 중의 부분적인 응집력이 저하하여, 산화텅스텐 중에서 파괴가 생기기 쉬워진다고 생각된다.
상기 구성을 갖는 본 발명은, 전체면에 박리할 수 있기 때문에 수율이 좋고, 플렉시블한 필름 기판 상에 TFT 등을 형성할 수 있다. 또한, 본 발명에 따르면, TFT 등에 응력이 없다. 발광장치, 액정표시장치 및 그 밖의 표시장치는, 얇고, 낙하하더라도 깨어지기 어렵고, 경량이다. 또한, 곡면이나 이상 형상에서의 표시가 가능해진다. 또한, 본 발명에 따르면, 지지체 등을 재이용할 수 있고, 저가의 필름 기판을 사용하기 때문에, 표시장치의 비용은 시너지 효과로 감소될 수 있다.
본 발명에 따라 형성된 TFT는, 상면출사, 하면출사 및 이중출사의 발광장치와, 투과형, 반사형 및 반투명형 등의 액정표시장치에 사용될 수 있다.
[실시예]
본 발명의 실시예에 관해 도 3을 사용하여 설명한다.
우선, 제 1 기판(10) 상에, 금속막(11)을 형성한다(도 3a). 제 1 기판(지지기판)(10)은, 나중의 박리공정에서 견딜 수 있는 강성을 갖고 있으면 되며, 예를 들면 유리 기판, 석영 기판, 세라믹 기판, 실리콘 기판, 금속 기판 또는 스테인레스 기판을 사용한다. 금속막(11)으로서는, W, Ti, Ta, Mo, Nd, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os 또는 Ir으로부터 선택된 원소로 이루어진 층을 사용한다. 금속막(11)의 막두께는, 10∼200nm, 바람직하게는 50∼75nm로 한다. 이때, 금속막(11) 대신에, 질화금속막을 사용하여도 된다.
금속막(11)은, 페이스다운(face down) 스퍼터링법을 사용하여 형성하기 때문에, 제 1 기판(10)의 주연부의 막두께가 불균일하게 되기 쉽다. 그 때문에, 건식식각에 의해 주연부의 막을 제거하는 것이 바람직하지만, 그 때, 지지기판이 식각되지 않기 때문에, 기판(10)과 금속막(11) 사이에 산화질화실리콘막 등의 절연막을 100nm 정도 형성하여도 된다.
그 후, 금속막(11) 상에 피박리층(12)을 형성한다. 이 피박리층(12)은, 제 1 산화물 및 수소를 함유하는 반도체막을 갖는다. 제 1 산화물로서는, 스퍼터링법이나 CVD법에 의해 산화실리콘, 산화질화실리콘 등을 형성하면 된다. 제 1 산화물의 막두께는, 금속막(11)의 약 2배 이상인 것이 바람직하며, 여기서는, 실리콘 타깃을 사용한 스퍼터링법에 의해, 산화실리콘막을 150∼200nm의 막두께로서 형성한다. 또한, 반도체는, 소정의 제조공정에 의해 TFT, 유기 TFT, 박막 다이오드, 실리콘의 PIN 접합으로 이루어진 광전변환소자, 실리콘 저항소자 또는 센서소자(대표적으로는 폴리실리콘을 사용한 압력감지식 지문센서) 등을 형성한 상태라도 된다. 이때, 피박리층(12)이 갖는 반도체막의 하면에는, 금속막(11)이나 제 1 기판(지지기판)(10)으로부터의 불순물이나 먼지의 침입을 방지하기 위해 질화실리콘 등으로 이루어진 하지막을 설치하면 바람직하다.
금속막(11)과 피박리층(12) 사이에는, 제 2 산화물이 형성되지만, 이 제 2 산화물은 피박리층(12)내의 제 1 산화물을 형성할 때에 형성된다. 텅스텐을 예로 들면, 스퍼터링법에 의해 산화실리콘막(제 1 산화물)을 막형성할 때, 극히 초기에 생기는 산소와 텅스텐과의 우선적인 산화반응에 의해, 산화텅스텐(WOx, 제 2 산화물)이 형성된다고 생각된다. 그리고, 이 제 2 산화물(예를 들면, WO3)이 환원하여 제 3 산화물(예를 들면, WO2)을 형성하고, 제 2 및 제 3 산화물을 포함하는 막, 또는 다른 막과의 계면에서 박리한다. 그 때문에, 가령 제 1 산화물이 수소를 함유하면, 형성되는 제 2 산화물에 환원반응이 생겨, 제 2 산화물의 형성이 방해될 우려가 있기 때문에, 해당 제 2 산화물의 형성을 방해하지 않도록, 제 1 산화물은 수소를 함유하지 않도록 형성하는 것이 바람직하다. 더욱 상세하게는, 제 2 산화물을 CVD법에 의해 형성하면, 수소를 포함하기 때문에, CVD법에 의해 형성하지 않는 것이 바람직하다.
다음에, 400℃보다 높은 온도에서 가열처리를 행한다. 이 가열처리에 의해, 피박리층(12)이 포함하는 수소, 특히 반도체가 포함하는 수소가 다른 막으로 확산 하여, 제 2 산화물은 환원반응을 일으킨다. 또한, 본 처리에 의해, 제 2 산화물의 일부 또는 전부가 결정화한다. 이때, 이 가열처리는, 다른 제조공정과 겸용하도록 하여 공정 수를 감소시켜도 된다. 예를 들면, 비정질 반도체를 형성하고, 가열로 또는 레이저 조사를 사용하여 다결정 반도체를 형성하는 경우, 결정화시키기 위해 500℃ 이상의 열처리를 하면, 다결정 반도체막을 형성함과 동시에 수소를 확산할 수 있다.
이어서, 피박리층(12)을 지지하는 제 2 기판(13)을 제 1 접착제(14)로 접합한다(도 3b). 이때, 제 2 기판(13)은 제 1 기판(10)보다도 강성이 높은 기판을 사용하는 것이 바람직하다. 제 1 접착제(14)로서는 접착제나 양면 테이프 등을 사용하면 되며, UV광에 의해 박리하는 접착제, 열에 의해 박리하는 접착제 또는 수용성 접착제를 사용할 수 있다.
다음에, 금속막(11)이 설치되어 있는 제 1 기판(10)을 물리적 수단에 의해 박리한다(도 3c). 이때 결정화된 제 2 및 제 3 산화물을 함유하는 막 또는 다른 막과의 계면에서 벗겨진다. 이렇게 하여, 피박리층(12)을 제 1 기판(10)으로부터 박리한다.
이어서, 박리된 피박리층(12)을, 제 2 접착제(15)에 의해 전사체가 되는 제 3 기판(16)에 부착한다(도 3d). 제 2 접착제(15)로서는 UV 경화수지, 구체적으로는 에폭시 수지계 접착제, 수지첨가 접착제 또는 양면 테이프 등을 사용할 수 있다. 또한, 제 3 기판(16)으로서는, 폴리카보네이트, 폴리아릴레이트, 폴리에테르술폰 등의 플라스틱 기판, 테프론 기판 또는 세라믹 기판 등의 막두께가 얇고, 가요성 기판(필름 기판)을 사용한다.
다음에, 제 1 접착제(14)를 제거함으로써 제 2 기판(13)을 벗긴다(도 3e). 구체적으로, 제 1 접착제를 벗기기 위해서는, UV광 조사를 하거나, 가열하거나, 물 세정하면 된다. 또한, Ar가스 또는 O2 가스를 사용한 플라즈마 클리닝이나 벨클린(bellclean) 세정을 행하는 것이 바람직하다.
이상과 같이 하여 얻어진 필름 기판 상에 형성된 TFT 등은, 발광장치 또는 액정표시장치의 반도체소자로서 사용할 수 있다. 예를 들면, 피박리층(12)에 발광소자를 형성하고, 밀봉재가 되는 보호막을 형성하여, 발광장치를 완성시킨다. 피박리층(12)에 발광소자를 형성할 때, TFT가 형성된 필름 기판은 플렉시블하기 때문에, 유리 기판에 테이프로 고정하고, 진공증착에 의해 각 발광층을 형성하면 된다. 이때, 대기에 노출되지 않고 발광층, 전극 및 보호막 등을 연속하여 형성하는 것이 바람직하다. 발광장치를 제조하는 순서는, 특별히 한정되지 않고, 피박리층에 발광소자를 형성한 후, 제 2 기판을 접착하고, 발광소자를 갖는 피박리층을 박리하며, 그 후 제 3 기판인 필름 기판에 부착하여도 된다.
또한, 액정표시장치를 제조하는 경우는, 제 2 기판을 박리 후, 대향기판을 밀봉제에 의해 접착하고, 액정재료를 주입하는 이 순서로 제조하면 되고, 이 액정표시장치를 제조하는 순서는, 특별히 한정되지 않으며, 제 2 기판을 대향기판으로서 접착하고, 제 3 기판을 접착 후, 액정을 주입하여도 된다. 또한, 액정표시장치를 제조할 때, 기판 간격을 유지하기 위해 스페이서를 형성하거나, 살포하기도 하고 있지만, 플렉시블한 기판의 간격을 유지하기 위해, 통상보다 3배 정도 많이 스 페이서를 형성 또는 살포하는 것이 바람직하다.
이상의 공정과 같이, 박막을 순차로 적층하여 형성하고, 더구나 400℃ 이상의 가열처리에 의해, 금속막과 산화막의 계면에 형성된 산화물을 환원하고, 또한 결정화하여, 해당 산화물을 포함하는 막 또는 이 산화물을 포함하는 막과 다른 막과의 계면에서 박리한다.
상기 구성을 갖는 본 발명은, 전체면에 박리할 수 있기 때문에 수율이 좋고, 플렉시블한 필름 기판 상에 TFT 등을 형성할 수 있다. 또한, 본 발명에 의하면, TFT 등에 응력이 없다. 그리고, 발광장치, 액정표시장치, 그 밖의 표시장치는, 얇고, 낙하하더라도 깨어지기 어렵고, 경량이다. 또한, 곡면이나 이상 형상에서의 표시가 가능해진다. 또한, 본 발명에 의하면, 지지체 등을 재이용할 수 있고, 저가의 필름 기판을 사용하기 때문에, 표시장치의 저비용화를 달성할 수 있다.
(실시예 1)
상기한 실시예에 나타낸 것처럼, 박막을 순차로 적층하여 형성하고, 다시 400℃ 이상의 가열처리에 의해, 금속막과 산화막의 계면에 형성된 산화물을 환원하고, 해당 산화물을 함유하는 막, 또는 다른 막과의 계면에서 박리하는 것을 실증한 실험에 관해 이하에서 설명한다. 이때, 이하의 실험에서는 공통적으로, 금속막으로서 텅스텐막, 또한 피박리층이 갖는 산화막으로서 산화실리콘막, 반도체막으로서 비정질 실리콘막을 사용하였다.
(실험 1)
기판에 AN100 유리 기판(126×126mm), 금속막에 스퍼터링법에 의해 형성한 텅스텐(W)막(50nm), 보호막에 스퍼터링법에 의해 형성한 산화실리콘막(200nm), 하지막에 CVD법에 의해 형성한 산화질화실리콘(SiON)막(100nm), 반도체막에 CVD법에 의해 형성한 비정질 실리콘막(54nm)을 순차 적층하여 형성하였다. 그 후, 500℃, 450℃, 425℃, 410℃, 400℃, 350℃의 온도에서 1시간의 가열처리를 행한 시료 1∼6과, 수소분위기 중, 350℃에서 1시간의 가열처리를 행한 시료 7을 준비하고, 각 시료 1∼7에 대하여, 폴리테트라플루오로에틸렌 테이프를 사용하여 박리실험을 행한 각 시료 사진이 도 4a 내지 도 4g이다.
도 4a 내지 도 4g에 나타낸 것처럼, 시료 5, 6은 박리하는 것이 불가능하였지만, 410℃ 이상의 가열처리를 행한 시료 1∼4는 박리할 수 있었다. 이때, 박리할 수 없다는 것은 폴리테트라플루오로에틸렌 테이프에 반도체막 등이 부착되지 않는 다는 것을 말한다.
또한, 도 4h와 도 4i는 시료 1∼7과 마찬가지로 반도체막까지 제조한 시료 8에 대하여, 500℃에서 1시간의 가열처리를 행한 경우와, 500℃에서 1시간 후 다시 550℃에서 4시간의 가열처리를 행한 경우의 박리 후의 사진이다. 또한, 도 4j와 도 4k는 반도체막 대신에 CVD법을 사용하여 질화실리콘(SiN)막(100nm)을 제조한 시료 9에 대하여, 500℃에서 1시간의 가열처리를 행한 경우와, 500℃에서 1시간 후 다시 550℃에서 4시간의 가열처리를 행한 경우의 박리 후의 사진이다. 도 4h 내지 도 4k에 도시된 것처럼, 500℃ 이상에서 장시간 가열처리를 행한 경우도 박리한다. 또한, 보호막 상에, CVD법에 의해 형성된 비정질 반도체막 또는 질화실리콘막 중 어 느 하나를 형성하면 박리한다.
이상, 본 실험에 의해, 400℃ 이상에서 가열처리를 행한 경우와, 또한 하지막 상에 CVD법을 사용하여 형성된 막이 형성되어 있는 경우에 박리한다. 바꾸어 말하면, 400℃란 가열처리에 의해 결정화가 행해지는 경계 온도로서, 박리할 수 있는 경계의 온도이다.
(실험 2)
실험 1과 마찬가지로, 기판에 AN100 유리 기판(126×126mm), 금속막에 스퍼터링법에 의해 형성한 텅스텐막(50nm), 보호막에 스퍼터링법에 의해 형성한 산화실리콘막(200nm), 하지막에 CVD법에 의해 형성한 산화질화실리콘막(100nm), 반도체막에 CVD법에 의해 형성한 비정질 실리콘막(54nm)을 순차로 적층하여 형성하였다. 그리고, 가열처리를 일체 행하지 않은 시료 A, 220℃에서 1시간 가열처리를 행한 시료 B, 500℃에서 1시간 후 다시 550℃에서 4시간 가열처리를 행한 시료 C의 각각의 시료에 대하여 TEM에 의한 관찰을 행하였다. 각 TEM 화상이 도 5a, 도 5b와 도 6a이고, 각 TEM화상의 프레임 포맷이 도 6b이다.
전체 TEM 화상에 도시된 것처럼, 텅스텐막과 산화실리콘막과의 계면에, 신규한 막(여기서는, 미지의 막으로 칭한다)이 형성되어 있다. 또한, 각 TEM 화상을 비교하면, 시료 C의 미지의 막 만이, 특정한 방향으로 배열된 결정격자를 갖는다. 또한, 시료 A와 B의 미지의 막의 막두께는 3nm 정도인 데 대하여, 시료 C의 미지의 막의 막두께는 다소 얇게 형성되어 있다. 더구나, 시료 A∼C에 대하여, 테이프 등의 물리적 수단을 사용하여 박리를 시도한 바, 시료 C만 박리할 수 있었다.
이상, 본 실험 2에 의해, 텅스텐막과 산화실리콘막과의 계면에는 미지의 막이 형성된다. 또한, 400℃ 이상에서 가열처리를 행하는 것에 의해, 미지의 막은 결정화한다. 그리고 미지의 막이 결정성을 가지면, 박리할 수 있는 상태가 된다. 또한, 미지의 막의 막두께는 균일하지 않고, 불균일하게 산재되어 있는 상태도 있을 수 있지만, 그것의 막두께는, 박리가 가능한 시료 C만 약간 얇다. 따라서, 박리의 가부는, 미지의 막의 결정성에 관계하며, 더구나 미지의 막의 막두께에도 관계한다고 생각된다.
이어서, 상기 TEM 화상에 의해 밝혀진 시료 A∼C에서의 미지의 막의 조성을 특정하기 위해, EDX에 의해 측정한 정량결과가 표 1이다.
Figure 112003048890466-pat00001
표 1에 나타낸 것처럼, 미지의 막은 텅스텐(W)과 산소(O)로 조성된다. 따라서, 미지의 막은 텅스텐을 주성분으로 하는 WOx(산화텅스텐)로 조성된다. 또한, 정량결과에서의 텅스텐과 산소의 원자량의 비율은, 얼마 안되지만, 시료 A, B에서는 텅스텐쪽이 산소보다도 상회하고 있고, 시료 C에서는 산소쪽이 텅스텐보다도 상회하고 있다.
이상, 본 실험에 의해, 텅스텐막(금속막)과 산화실리콘막(보호막)과의 계면에는, 새로운 막이 형성된다. 이 막은 텅스텐을 주성분으로 하는 산화텅스텐으로, 그것의 조성은 시료 A 및 B와, 시료 C에서 약간이지만 서로 다르다.
(실험 3)
본 실험에서는, 실험 2와 마찬가지로 작성한 시료 A∼C에서의 산화텅스텐막의 조성과, 비교시료로서 자연스럽게 산화시킨 산화텅스텐막의 조성에 관해, XPS(X선 광전자 분광법)을 사용하여 조사하였다. 그 결과가 표 2이며, 그것을 막대 그래프로 나타낸 것이 도 7a이다. 또한, 표 2의 결과에 있어서, WO3의 데이터를 100으로 하여 규격화하였을 때의 WO2와 WOx의 강도의 결과가 표 3이며, 그것을 막대그래프로 나타낸 것이 도 7b이다. 이때, 본 실험에서는, 이온스퍼터링에 의해 미지의 막의 내부를 노출시키고, 텅스텐이 1(atomic%) 검출되었을 때를 Pos. 1, 2(atomic%) 검출되었을 때를 Pos. 2, 3(atomic%) 검출되었을 때를 Pos. 3으로 하여 깊이 방향에서의 조성을 조사하였다. 그리고, 깊이 방향이 Pos. 1∼Pos. 3의 각각에 관해, 텅스텐(W), 산화텅스텐(IV)(WO2), 산화텅스텐(WOx, 2<X<3), 산화텅스텐(IV)(WO 2)의 조성비를 조사하였다. 이때, 시료 A에서는 4.25분 후, 4.5분 후, 4.75분 후, 시료 B에서는 4.0분 후, 4.25분 후, 4.5분 후, 시료 C에서는 5분 후, 5.25분 후, 5.5분 후에 깊이 방향으로 이온 스퍼터링을 행하였을 때가 Pos. 1∼3에 대응한다.
이때, "산화텅스텐(WOx)"에는, WO2, WO3, W2O5 , W4O11, W2O3, W4O3, W5 O9, W3O8 등이 있다. 또한, "자연산화막"이란, 유리 기판 상에 하지막을 형성하고, 해당 하지막 상에 형성한 텅스텐막을 대기중에 방치한 것이다.
Figure 112003048890466-pat00002


Figure 112003048890466-pat00003
도 7a와 표 2에 나타낸 것처럼, 텅스텐(W)의 조성비에 주목하면, 시료 A, B에서는 거의 10 및 수%인데 대하여, 시료 C에서는 깊이 방향으로 35% 이상의 조성비를 갖는다. 또한, 산화텅스텐(WO3)의 조성비에 주목하면, 시료 A, B에서는 거의 45%인 데 대하여, 시료 C에서는 깊이 방향으로 거의 30%의 조성비를 갖는다. 또한, 시료 A∼C와, 자연산화막의 조성비를 비교하면, 자연산화막에는 WOx의 비율이 대단 히 적다.
또한, 도 7b와 표 3에 나타낸 것처럼, 산화텅스텐(WO3)을 100%로 하였을 때의 막대그래프에 따르면, 얼마 안되지만, 시료 A, B에서는, 산화텅스텐(WOx)쪽이 산화텅스텐(WO2)보다도 비율이 높은데 대하여, 시료 C에서는 반대의 관계를 갖고, 산화텅스텐(WO2)쪽이 산화텅스텐(WOx)보다도 비율이 약간 높다. 요컨대, 가열처리에 의해, 산화텅스텐 중에는 조성변화가 생기고 있는 것으로 생각된다.
이상, 본 실험에 의해, 산화실리콘막을 형성할 때에, 자연산화와는 다른 조성비를 갖는 산화텅스텐이 형성된다. 또한, 시료 A, B에 비해 시료 C의 조성에서는, 텅스텐의 비율이 높고, 산화텅스텐의 비율이 낮다. 요컨대, 시료 C의 산화물에서는, 가열처리에 의해, 어떠한 반응이 생긴 것으로, 그 조성이 변화하였다고 생각된다. 그래서, 시료 A∼C의 상위점은 그것의 가열처리의 온도인 것과, 실험 1, 2의 결과에 의거하면, 시료 C의 산화금속막에서는, 400℃ 이상의 열처리에 의해 환원반응이 생겨, 그것의 조성이 변화한다고 생각된다. 이 조성이 변한다는 사실은, 결정 구조가 다르다는 사실에 해당한다.
(실험 4)
도 8∼도 10은 상기 실험 2와 같은 시료 A∼C에 대한, SIMS(2차 이온 질량분석법)에 의한 프로파일을 나타낸다.
우선, 비정질 실리콘막(a-Si) 중의 수소(H)의 프로파일에 주목하면, 시료 A, B에서는 수소의 농도가 약 1.0×1022(atoms/cm3)인 데 대하여, 시료 C에서는 수소의 농도가 약 1.0×1020(atoms/cm3)로서, 약 2자리수 다르다. 또한, 산화질화실리콘막(SiON) 및 산화실리콘막(SiO2) 중의 수소의 프로파일을 관찰하면, 시료 A, B에서는 깊이가 0.2㎛ 부근에서 감소경향을 나타내고 있어, 불균일한 농도분포이다. 한편, 시료 C에서는, 뛰어난 감소경향도 없고, 깊이 방향으로 균일한 농도분포이다. 따라서, 시료 C에서는, 산화질화실리콘막 및 산화실리콘막에 있어서, 깊이 방향으로 수소가 균일하게 확산하고 있다는 것을 알 수 있다. 다음에, 산화실리콘막과 텅스텐막(W)의 계면에서의 질소의 농도에 주목하면, 샘플 A, B에서는 질소의 농도가 약 1.0×1021(atoms/cm3)인 데 대하여, 샘플 C에서는 약 2.0×1021(atoms/cm3)이다. 따라서, 실험 2로부터도 알 수 있는 것처럼, 샘플 C는, 샘플 A, B에 비해 산화실리콘막과 텅스텐막의 계면에서의 미지의 막의 조성이 다르다.
한편, 승온 이탈가스분석(TDS:Thermal Desorption Spectroscopy)에 의한 유리 기판 상에 형성한 비결정 실리콘막으로부터 이탈한 수소의 밀도와 기판 표면온도(℃)의 관계를 나타낸 그래프가 도 11이다. 도 11에 도시된 것처럼, 기판 온도의 상승에 따라서 비정질 실리콘막으로부터 이탈하는 수소는 증가하고 있다. 요컨대, 400℃ 이상의 열처리를 행하면, 비정질 실리콘막으로부터는 수소가 이탈한다. 따라서, 400℃의 가열처리에 의해, 비정질 실리콘막 중의 수소는 다른 막으로 확산한다 고 생각된다.
도 11은 질화실리콘막(SiN)으로부터 이탈된 수소의 밀도와 기판표면온도와의 관계를 나타낸다. 도 11에 도시된 것처럼, 상기 질화실리콘막(SiN)으로부터 이탈된 수소는, 상기 기판온도의 증가에 따라 증가된다.
이상, SIMS와 TDS에 의한 결과에 근거하면, 시료 C에서는, 400℃ 이상의 가열처리에 의해, 비정질 실리콘막 중의 수소가 확산한다. 또한, 산화텅스텐(VI)(WO3)은, 수소와 반응하여, 산화텅스텐(V)(W2O5), W4O11 등을 거쳐, 산화텅스텐(IV)(WO2), 금속텅스텐(W)이 되는 성질을 갖기 때문에, 시료 C의 산화물은, 400℃ 이상의 가열처리에 의해 확산된 비정질 실리콘막 중의 수소에 의해 환원반응을 일으켰다. 그 때문에, 도 7의 결과에도 나타낸 것처럼, 시료 C에서는, 다른 시료와 그 조성이 다르다.
(실험 5)
도 12는 유리 기판 상에 스퍼터링법으로 텅스텐막을 50nm, 이어서 스퍼터링법에 의해 산화실리콘막을 200nm 적층 형성한 후의 TEM 화상이고, 도 13은 500℃에서 1시간의 가열처리를 거친 후의 TEM 화상이다. 양 도면 모두, 텅스텐막과 산화실리콘막의 계면을 나타낸다.
양 도면 모두에 도시된 것처럼, 텅스텐막과 산화실리콘막의 계면에는, 산화텅스텐막이 형성되어 있다. 또한, 양자의 미지의 막의 막두께는 약 5nm로서, 거의 동일하다. 요컨대, 이 산화텅스텐막의 형성과 그 막두께는 가열처리공정에 의존하 지 않고, 텅스텐막과 산화실리콘막을 적층형성하였을 때에 형성된다. 이어서, 도 12와 도 13의 미지의 막의 결정상태를 비교하면, 도 12에서는 결정격자가 불균일한 데 대하여, 도 13에서는 일부에 방향이 나란한 결정격자가 존재한다. 요컨대, 산화텅스텐막의 결정상태는 가열처리의 공정에 의존한다. 따라서, 텅스텐막과 산화실리콘막을 적층형성하였을 때에 형성된 미지의 막에는, 가열처리를 거쳐서, 방향이 나란한 결정격자가 형성된다.
이때, 본 실험에 사용된 적층구조에 있어서, 텅스텐막과 산화실리콘막의 계면에서 테이프 등의 물리적 수단을 사용하여 박리를 시도하였지만, 박리는 불가능하였다. 요컨대, 텅스텐막과 산화실리콘막을 적층형성하고, 이어서 열처리를 행한 본 제조공정에서는 박리가 불가능하다.
이상, 본 실험에 의해, 열처리공정을 거침으로써, 산화물은 결정화되지만, 산화물 상에 수소를 함유한 막이 형성된 후에 가열처리를 행하지 않은 경우에는, 산화물 내에서 환원반응이 일어나지 않기 때문에, 박리할 수 없다고 생각된다.
(실험 6)
본 실험에서는, 유리 기판 상에 하지막으로서 CVD법에 의해 형성한 산화질화실리콘막, 금속막으로서 스퍼터링법에 의해 형성한 50nm 두께의 텅스텐(W)막을 순차 적층한 시료 D, 텅스텐막 상에 보호막으로서 아르곤 가스를 사용하여 스퍼터링법에 의해 비정질 실리콘막을 형성한 시료 E, 텅스텐막 상에 아르곤가스와 산소가스를 사용하여 스퍼터링법에 의해 산화실리콘막을 형성한 시료 F 및 텅스텐막 상에 실란가스와 질소가스를 사용하여 CVD법에 의해 산화실리콘막을 형성한 시료 G의 4 개의 시료를 준비하였다.
도 14a∼도 17a는, 각 시료 D∼G의 단면의 TEM 화상이고, 각 TEM 화상에 대응하는 프레임 포맷은 도 14b∼도 17b이다. 텅스텐막과 그것의 상층의 막과의 계면에 주목하면, 도 14a의 시료 D의 텅스텐막 상에는 자연산화막이 형성되어 있지만, 막두께가 얇기 때문에 TEM 화상에는 검출되어 있지 않다. 도 15a의 시료 E, 도 16a의 시료 G의 텅스텐막 상에는 산화금속막은 형성되어 있지 않지만, 시료 F에는 텅스텐막 상에 산화금속막이 형성되어 있다. 요컨대, 시료 F에만 산화금속막이 형성되어 있고, 이것은, 막형성시에 사용하는 산소가스에 의해 산화실리콘막을 막형성할 때 초기에 산소와 텅스텐과의 우선적인 산화반응에 의해 형성되었다고 생각된다. 이 사실에 의거하면, 시료 E에서는, 막형성시에 아르곤가스만을 사용하고 있기 때문에, 텅스텐막 상에 산화금속이 형성되지 않았다고 생각된다.
또한, 시료 F와 시료 G의 막형성의 상태를 비교하면, 시료 F에서는 아르곤가스와 산소가스를 사용하고 있지만, 시료 G에서는 실란가스와 N2O 가스를 사용하고 있다. 즉, 시료 G에서는, 수소를 함유한 실란가스를 사용하여 막형성하고 있기 때문에, 텅스텐막과 산화실리콘막의 사이에 형성된 산화금속막은, 수소와 환원반응을 일으킴으로써, 산화금속막의 막형성을 확인할 수 없었다고 생각된다.
이상, 본 실험에서, 텅스텐막 상에 산화실리콘막을 막형성할 때, 그것의 계면에 산화금속막이 형성된다. 그러나, 보호막의 막형성시에, 수소를 함유한 가스를 사용하면, 그것의 계면에는 산화금속막이 형성되지 않는다. 이것은, 산화텅스텐(VI)(WO3)은, 수소와 반응하여, 산화텅스텐(V)(W2O5), W4 O11 등을 거쳐, 산화텅스텐(IV)(WO2), 금속텅스텐(W)이 되는 성질을 갖기 때문에, 형성된 산화금속막에 환원반응이 생겼기 때문이라고 생각된다.
(실시예 2)
본 발명의 박리방법에 의해 필름 기판 상에 제조된 TFT를 구비한 발광장치에 관해, 도 18을 사용하여 설명한다.
도 18a는 발광장치의 평면도로, 도면부호 1210은 필름 기판, 1201은 신호선 구동회로, 1202는 화소부, 1203은 주사선 구동회로를 나타낸다.
도 18b는, 발광장치의 A-A'의 단면도를 나타내고, 필름 기판(1210) 상에는 접착제(1240)를 통해 산화물층(1250)이 설치되어 있다. 또한, 필름 기판(1210) 상에 n 채널형 TFT(1223)와 p 채널형 TFT(1224)를 갖는 CMOS 회로를 구비한 신호선 구동회로(1201)가 도시되어 있다. 또한, 신호선 구동회로나 주사선 구동회로를 형성하는 TFT는, CMOS 회로, PMOS 회로 또는 NMOS 회로로 형성하여도 된다. 또한, 본 실시예에서는, 기판 상에 신호선 구동회로 및 주사선 구동회로를 형성한 드라이버 일체형을 나타내지만, 반드시 그럴 필요는 없고, 기판의 외부에 형성하는 것도 가능하다.
또한, 스위치용 TFT(1221) 및 전류제어용 TFT(1212)를 갖고, 스위칭용 TFT(1221) 및 전류제어용 TFT(1212)을 덮어, 소정의 위치에 개구부를 갖는 절연물(1214)과, 전류제어용 TFT(1212)의 한쪽의 배선과 접속된 제 1 전극(1213)과, 제 1 전극 상에 설치된 유기 화합물층(1215)과, 상기 제 1 전극과 대향된 제 2 전극(1216)을 갖는 발광소자(1218)와, 수분과 산소 등으로 인한 발광소자의 열화를 방지하기 위해 설치된 보호층(1217)을 갖는 화소부(1220)가 도시되어 있다.
제 1 전극(1213)이 전류제어용 TFT(1212)의 드레인과 접하고 있는 구성으로 되어 있기 때문에, 제 1 전극(1213)의 적어도 하면은, 반도체막의 드레인 영역과 오믹콘택이 얻어지는 재료로 하고, 유기 화합물층과 접하는 표면에 일함수가 큰 재료를 사용하여 형성하는 것이 바람직하다. 예를 들면, 질화티타늄막, 알루미늄을 주성분으로 하는 막 및 질화티타늄막의 3층 구조로 하면, 배선으로서의 저항도 낮고, 또한, 양호한 오믹콘택이 얻어지도록 기능시킬 수 있다. 또한, 제 1 전극(1213)은, 질화티타늄막의 단층으로 하여도 되고, 3층 이상의 적층을 사용하여도 된다. 더구나, 제 1 전극(1213)으로서 투명도전막을 사용하면 양면 발광형 발광장치를 제조할 수 있다.
절연물(1214)은 유기수지막 또는 실리콘을 포함하는 절연막으로 형성하여도 된다. 여기서는, 절연물(1214)로서, 포지티브형 감광성 아크릴 수지막을 사용하여 형성한다.
커버리지 효과를 향상시키기 위해서, 절연물(1214)의 상단부 또는 하단부에 곡률을 갖는 곡면이 형성되도록 하는 것이 바람직하다. 예를 들면, 절연물(1214)의 재료로서 포지티브형 감광성 아크릴을 사용한 경우, 절연물(1214)의 상단부에만 곡률반경(0.2㎛∼3㎛)을 갖는 곡면을 갖게 하는 것이 바람직하다. 또한, 절연물(1214)로서, 감광성의 빛에 의해 에천트로 불용해성이 되는 네가티브형, 또는 빛에 의해 에천트에 용해성이 되는 포지티브형 중 어느 것이나 사용할 수 있다.
더구나, 절연물(1214)을 질화알루미늄막, 질화산화알루미늄막, 또한 질화실리콘막으로 이루어진 보호막으로 덮어도 된다. 이 보호막은 스퍼터링법(DC 방식이나 RF 방식)이나 리모트 플라즈마를 사용한 막형성장치에 의해 얻어지는 질화실리콘 또는 질화산화실리콘을 주성분으로 하는 절연막, 또는 탄소를 주성분으로 하는 박막이다. 또한, 보호막에 발광을 투과시키기 위해, 보호막의 막두께는, 가능한 한 얇게 하는 것이 바람직하다.
또한, 제 1 전극(1213) 상에는, 증착마스크를 사용한 증착법, 또는 잉크젯법에 의해 유기 화합물층(1215)을 선택적으로 형성한다. 더구나, 유기 화합물층(1215) 상에는 제 2 전극(1216)이 형성된다. 본 실시예에서는 발광소자(1218)는 백색발광으로 하는 예이기 때문에 착색층과 BM으로 이루어진 칼라필터가 설치되어 있다.
또한, R, G, B의 발광이 얻어지는 유기 화합물층을 각각 선택적으로 형성하면, 칼라필터를 사용하지 않아도 풀 칼라의 표시를 얻을 수 있다.
그리고, 제 2 전극(1216)은, 접속영역의 절연물(1214)에 설치된 개구부(콘택)를 통해 접속배선(1208)과 접속되고, 접속배선(1208)은 이방성 도전수지에 의해 FPC(Flexible Print Circuit)(1209)에 접속된다. 이때, 외부입력단자가 되는 FPC(1209)로부터 비디오 신호와 클록신호를 받아들인다. 여기서는, FPC 밖에 도시되어 있지 않지만, 이 FPC에는 프린트 배선기판(PWB)이 부착되어도 된다.
또한, 기판의 주연부에는 밀봉제(1205)가 설치되고, 제 2 필름 기판(1204)과 부착되어 밀봉된다. 밀봉제(1205)는 에폭시계 수지를 사용하는 것이 바람직하다.
본 실시예에서는 제 2 필름 기판(1204)을 구성하는 재료로서 유리 기판이나 석영 기판 이외에, FRP(Fiberglass-Reinforced Plastics), PVF(Polyvinyl fluoride), 마일러, 폴리에스테르 또는 아크릴 수지 등으로 이루어진 플라스틱 기판을 사용할 수 있다.
또한, 도시하지 않았지만, 필름 기판으로부터 물과 산소가 침입하지 않도록, 폴리비닐알코올 또는 에틸렌 비닐 알코올 공중합체 등의 유기재료 또는 폴리실잔(polysilzane), 산화알루미늄, 산화실리콘 또는 질화실리콘 등의 무기재료, 또는 그들의 적층으로 이루어진 장벽막으로 덮어도 된다.
더구나, 제조공정에서 약품으로부터 보호하기 위해, 보호층을 설치하여도 된다. 보호층으로서는, 자외선 경화성 수지 또는 열경화성 수지를 사용할 수 있다.
따라서, 필름 기판 상에 설치된 TFT를 구비한 발광장치가 완성된다. 그리고, 본 발명의 TFT를 구비한 발광장치는, 낙하하더라도 깨지기 어렵고, 경량이다. 또한, 필름 기판은, 대량생산을 행하는 데에 있어서 발광장치의 대형화를 달성할 수 있다.
(실시예 3)
본 발명의 박리방법에 의해 필름 기판 상에 제조된 TFT를 구비한 액정표시장치에 관해 도 19를 참조하여 설명한다.
도 19a는 액정표시장치의 평면도를 나타낸 것으로, 도면부호 1310은 제 1 필름 기판, 1301은 신호선 구동회로, 1303은 주사선 구동회로, 1302는 화소부를 나타낸다.
도 19b는 액정표시장치의 A-A'의 단면도를 나타내고, 필름 기판(1310) 상에는 접착제(1340)를 통해 산화물층(1350)이 설치된다. 또한, 필름 기판(1310) 상에 n 채널형 TFT(1323)와 p 채널형 TFT(1324)를 갖는 CMOS 회로를 구비한 신호선 구동회로(1301)가 도시되어 있다. 또한, 신호선 구동회로나 주사선 구동회로를 형성하는 TFT는, CMOS 회로, PMOS 회로 또는 NMOS 회로로 형성하여도 된다. 또한, 본 실시예에서는, 기판 상에 신호선 구동회로 및 주사선 구동회로를 형성한 드라이버 일체형을 나타내지만, 반드시 그럴 필요는 없고, 기판의 외부에 형성하는 것도 가능하다.
또한, 스위칭용 TFT(1311) 및 저장용량(1312)을 갖고, 그 스위칭용 TFT(1311) 및 저장용량(1312)을 덮어, 소정의 위치에 개구부를 갖는 층간절연막(1314)을 갖는 화소부(1302)가 도시되어 있다.
층간절연막(1314) 상에는 배향막(1317)이 설치되어, 러빙처리가 시행되어 있다.
대향기판으로서 제 2 필름 기판(1304)을 준비한다. 제 2 필름 기판(1304)은 수지 등에 의해 매트릭스 구성으로 분할된 영역에 칼라필터(1330)와, 대향전극(1316)과, 배향막(1317)을 포함한다.
또한, 제 1 및 제 2 필름 기판에는 편광판(1331)이 설치되고, 밀봉제(1305) 에 의해 접착된다. 그리고, 제 1 및 제 2 필름 기판에 액정재료(1318)가 주입된다.
또한, 도시하지 않았지만, 필름 기판으로부터 물과 산소가 침입하지 않도록, 폴리비닐 알코올이나 에틸렌 비닐 알코올 공중합체 등의 유기재료나 산화실리콘 등의 무기재료, 또는 그들의 적층으로 이루어진 장벽막으로 덮어도 된다.
더구나, 제조공정에서 약품으로부터 보호하기 위해, 보호층을 설치하여도 된다. 보호층으로서는, UV 경화성 수지 또는 열경화성 수지를 사용할 수 있다.
그리고, 도 18과 마찬가지로, 이방성 도전수지에 의해 배선과, FPC가 접속되어, 비디오 신호, 클록신호 등을 받아들인다.
이에 따라서, 필름 기판 상에 설치된 TFT를 구비한 액정표시장치가 완성된다. 그리고, 본 발명의 TFT를 구비한 액정표시장치는, 낙하하더라도 깨지기 어렵고, 경량이다. 또한, 필름 기판은, 대량생산을 행하는 데에 있어서 액정표시장치의 대형화를 달성할 수 있다.
(실시예 4)
본 발명의 실시예에 관해 도 20을 참조하여 설명한다. 본 실시예에서는, 동일한 절연 표면 상에 화소부와 그 화소부를 제어하는 구동회로, 및 기억회로 및 CPU가 설치된 패널에 관해 설명한다.
도 20은 패널의 외관을 나타내고, 이 패널은, 기판(3009) 상에 복수의 화소가 매트릭스 형태로 배치된 화소부(3000)를 갖는다. 화소부(3000)의 주변에는, 화소부(3000)를 제어하는 주사선 구동회로(3001), 신호선 구동회로(3002)를 갖는다. 화소부(3000)에서는, 구동회로에서 공급되는 신호에 따라서 화상을 표시한다. 대향기판은, 화소부(3000) 및 구동회로(3001, 3002)상에만 설치하여도 되고, 전체면에 설치하여도 된다. CPU(3008) 상에 기판을 설치하는 경우에, 발열할 우려가 있는 CPU(3008)에는, 방열판이 접하도록 배치하는 것이 바람직하다. 또한, 상기 패널은, 구동회로(3001, 3002)를 제어하는 VRAM(3003)(video random access memory), VRAM(3003)의 주변에 디코더(3004, 3005)를 갖는다. 또한, RAM(random access memory)(3006), RAM(3006)의 주변에 디코더(3007), 다시 CPU(3008)를 갖는다. 기판(3009) 상의 회로를 구성하는 모든 소자는, 비정질 반도체에 비해 전계 효과 이동도가 높고, 온(on)전류가 큰 다결정 반도체(폴리실리콘)에 의해 형성되어 있으며, 그것과 동일한 절연 표면 상에서의 복수의 회로의 일체 형성을 실현하고 있다. 또한, 화소부(3001) 및 구동회로(3001, 3002), 및 다른 회로는 우선 지지기판 상에 형성 후, 본 발명의 박리방법에 의해 박리하여 부착시킴으로써, 가요성 기판(3009) 상에 놓을 수 있는 일체 형성을 실현하고 있다. 이때, 화소부에 배치된 복수의 화소의 구성은 한정되지 않지만, 복수의 화소의 각각에 SRAM을 배치함으로써, VRAM(3003) 및 RAM(3006)의 배치를 생략하여도 된다.
이어서, CPU(3008)의 구성에 관해 간단히 설명한다. CPU는 제어장치와 연산장치를 갖고, 오페코드가 연산결과나 연산에 사용하는 값 등의 데이터, 명령 등을 입출력하는 데이터 버스(3020)에 입력되면, 데이터 버스 인터페이스(3021)를 통해, 명령을 일단 레지스터(3022)에 저장하고, 디코더(3023)에서 명령을 해석한다. 그리고, 콘트롤부(3024)에서 각 제어신호를 생성하고, 입력된 오페코드에 따라서, 메모 리 판독 사이클, 메모리 기록 사이클 등을 행한다. 그 외에는, 내부 레지스터로서, CPU 내부에서 사용하는 메모리인 레지스터 어레이(3025), 산술연산이나 논리연산을 행하는 ALU(3026), 어드레스의 출력의 제어와 버퍼를 행하는 로직 앤드 버퍼(3027), 메모리 공간 등의 어드레스를 입출력하는 어드레스 버스(3028)를 갖는다.
이때, 구동회로(3001, 3002)와 CPU(3008)는, 기판(3009)의 외부에 배치할 수 있다. 또한, 절연 표면 상에 복수의 회로를 설치하였지만, 반도체소자를 적층시켜 다층화함으로써, 좁은 프레임 형상화를 실현할 수도 있다. 예를 들면, CPU 등의 회로 위에, 화상을 표시하는 화소부를 적층시켜 형성하고, 이러한 구성은, 소형, 경량이 요구되는 전자기기에 있어서 더욱 유효하게 된다.
(실시예 5)
본 발명은 여러 가지 전자기기에 적용할 수 있다. 전자기기로서는, 휴대정보단말(휴대전화기, 모바일 컴퓨터, 휴대형 게임기 또는 전자서적 등), 비디오카메라, 디지털 카메라, 고글형 디스플레이, 표시장치, 내비게이션 시스템 등을 들 수 있다. 이들 전자기기를 도 21a 내지 도 21e에 나타낸다.
도 21a는 디스플레이로, 프레임(4001), 음성출력부(4002), 표시부(4003) 등을 포함한다. 본 발명은 표시부(4003)에 사용한다. 표시장치는, 퍼스널컴퓨터용, TV 방송 수신용, 광고 표시용 등 모든 정보표시장치가 포함된다. 도 21b는, 모바일 컴퓨터로, 본체(4101), 스타일러스(4102), 표시부(4103), 조작버튼(4104), 외부 인 터페이스(4105) 등을 포함한다. 본 발명은 표시부(4103)에 사용한다.
도 21c는 게임기로, 본체(4201), 표시부(4202), 조작버튼(4203) 등을 포함한다. 본 발명은 표시부(4202)에 사용한다. 도 21d는 휴대전화기로, 본체(4301), 음성출력부(4302), 음성입력부(4303), 표시부(4304), 조작스위치(4305), 안테나(4306) 등을 포함한다. 본 발명은 표시부(4304)에 사용한다. 도 21e는 전자북 판독기로, 표시부(4401) 등을 포함한다. 본 발명은 표시부(4401)에 사용한다.
본 발명의 적용범위는 매우 넓어, 모든 분야의 전자기기에 사용하는 것이 가능하다. 특히, 장치를 박형과 경량으로 실현하는 본 발명은, 도 21a∼도 21e의 전자기기에 대단히 유효하다.
상기 구성을 갖는 본 발명은, 전체면에 박리되기 때문에 수율이 좋고, 플렉시블한 필름 기판 상에 TFT 등을 형성할 수 있다. 또한, 본 발명은 TFT 등에 응력이 없다. 그리고, 그 TFT 등을 갖는 발광장치, 액정표시장치, 그 밖의 표시장치는, 얇고, 낙하하더라도 깨지기 어렵고, 경량이다. 또한, 곡면이나 이상 형상에서의 표시가 가능해진다. 또한, 필름 기판은, 대량생산을 행하는 데에 있어서 표시장치의 대형화를 달성할 수 있다. 또한, 본 발명에서는 지지기판 등을 재이용할 수 있고, 저가의 필름 기판을 사용하기 때문에 표시장치의 저비용화를 달성할 수 있다.

Claims (15)

  1. 금속막을 기판 위에 형성하는 단계와,
    산화막과, 수소를 함유한 반도체막을 포함하는 피박리층을, 상기 금속막 위에 형성하는 단계와,
    상기 피박리층에 지지체를 접착하는 단계와,
    상기 반도체막에 함유된 수소를 확산하는 가열처리를 하고, 상기 금속막과 상기 산화막의 계면에 형성된 금속 산화물을 환원함으로써, 상기 피박리층을 상기 기판으로부터 박리하는 단계를 포함하는 것을 특징으로 하는 박리방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 금속막을 기판 위에 형성하는 단계와,
    산화막과, 수소를 함유한 질화막을 포함하는 피박리층을 상기 금속막 위에 형성하는 단계와,
    상기 피박리층에 지지체를 접착하는 단계와,
    상기 질화막에 함유된 수소를 확산하는 가열처리를 하고, 상기 금속막과 상기 산화막의 계면에 형성된 금속 산화물을 환원함으로써, 상기 피박리층을 상기 기판으로부터 박리하는 단계를 포함하는 것을 특징으로 하는 박리방법.
  8. 제 1 항 또는 제 7 항에 있어서,
    상기 금속막은, W(텅스텐), Ti(티타늄), Mo(몰리브덴), Cr(크롬), Nd(네오디뮴), Fe(철), Ni(니켈), Co(코발트), Zr(지르코늄), Zn(아연), Ru(루테늄), Rh(로듐), Pd(팔라듐), Os(오스뮴), Ir(이리듐)으로부터 선택된 원소로 이루어진 층인 것을 특징으로 하는 박리방법.
  9. 제 7 항에 있어서,
    상기 기판과 상기 피박리층을 400℃ 이상에서 가열하는 것을 특징으로 하는 박리방법.
  10. 제 1 항 또는 제 7 항에 있어서,
    상기 금속 산화물과 상기 환원된 금속 산화물을 결정화하는 것을 특징으로 하는 박리방법.
  11. 제 1 항 또는 제 7 항에 있어서,
    상기 산화막은 스퍼터링법에 의해 퇴적된 산화실리콘막으로 형성되는 것을 특징으로 하는 박리방법.
  12. 제 1 항에 있어서,
    상기 반도체막은 CVD에 의해 퇴적된 막으로 형성되는 것을 특징으로 하는 박리방법.
  13. 제 7 항에 있어서,
    상기 질화막은 CVD에 의해 퇴적된 막으로 형성되는 것을 특징으로 하는 박리방법.
  14. 제 1 항 또는 제 7 항에 있어서,
    상기 산화막은 산화 실리콘을 포함하는 것을 특징으로 하는 박리방법.
  15. 제 1 항 또는 제 7 항에 있어서,
    상기 환원된 금속 산화물, 상기 환원된 금속 산화물과 상기 금속막의 계면, 또는 상기 환원된 금속 산화물과 상기 산화막의 계면에서 상기 피박리층을 상기 기판으로부터 박리하는 것을 특징으로 하는 박리방법.
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Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW564471B (en) * 2001-07-16 2003-12-01 Semiconductor Energy Lab Semiconductor device and peeling off method and method of manufacturing semiconductor device
TW554398B (en) * 2001-08-10 2003-09-21 Semiconductor Energy Lab Method of peeling off and method of manufacturing semiconductor device
US7351300B2 (en) 2001-08-22 2008-04-01 Semiconductor Energy Laboratory Co., Ltd. Peeling method and method of manufacturing semiconductor device
US6953735B2 (en) 2001-12-28 2005-10-11 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device by transferring a layer to a support with curvature
TWI272641B (en) * 2002-07-16 2007-02-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
JP4373085B2 (ja) * 2002-12-27 2009-11-25 株式会社半導体エネルギー研究所 半導体装置の作製方法、剥離方法及び転写方法
TWI330269B (en) * 2002-12-27 2010-09-11 Semiconductor Energy Lab Separating method
TWI351566B (en) 2003-01-15 2011-11-01 Semiconductor Energy Lab Liquid crystal display device
KR100520837B1 (ko) * 2003-04-01 2005-10-13 삼성전자주식회사 반도체 소자의 제조방법
US20050242709A1 (en) * 2004-04-30 2005-11-03 Seiko Epson Corporation Display element and method of manufacturing display element
KR100970194B1 (ko) * 2004-06-02 2010-07-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 제조방법
US7591863B2 (en) * 2004-07-16 2009-09-22 Semiconductor Energy Laboratory Co., Ltd. Laminating system, IC sheet, roll of IC sheet, and method for manufacturing IC chip
WO2006011664A1 (en) * 2004-07-30 2006-02-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5041686B2 (ja) * 2004-07-30 2012-10-03 株式会社半導体エネルギー研究所 薄膜集積回路の剥離方法および半導体装置の作製方法
KR101191094B1 (ko) 2004-08-23 2012-10-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 무선 칩 및 그 제조 방법
TWI372413B (en) * 2004-09-24 2012-09-11 Semiconductor Energy Lab Semiconductor device and method for manufacturing the same, and electric appliance
US7307006B2 (en) * 2005-02-28 2007-12-11 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US8030132B2 (en) * 2005-05-31 2011-10-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device including peeling step
US7605056B2 (en) * 2005-05-31 2009-10-20 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device including separation by physical force
US7588969B2 (en) * 2005-05-31 2009-09-15 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device, and semiconductor device
TWI321241B (en) * 2005-09-14 2010-03-01 Ind Tech Res Inst Flexible pixel array substrate and method of fabricating the same
US7678701B2 (en) * 2006-07-31 2010-03-16 Eastman Kodak Company Flexible substrate with electronic devices formed thereon
US7977170B2 (en) * 2006-10-03 2011-07-12 Eastman Kodak Company Flexible substrate with electronic devices and traces
US8203786B2 (en) * 2006-12-28 2012-06-19 Texas Instruments Incorporated Method and system for screen attachment
EP1970951A3 (en) 2007-03-13 2009-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN101785086B (zh) * 2007-09-20 2012-03-21 夏普株式会社 显示装置的制造方法和叠层构造体
US8501585B2 (en) * 2007-10-10 2013-08-06 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8455331B2 (en) * 2007-10-10 2013-06-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8800138B2 (en) * 2008-02-08 2014-08-12 Carestream Health, Inc. Method for conditioning a substrate surface for forming an electronic device thereon and resultant device
US7743492B2 (en) * 2008-02-08 2010-06-29 Carestream Health, Inc. Method for forming cast flexible substrate and resultant substrate and electronic device
US9627420B2 (en) * 2008-02-08 2017-04-18 Carestream Health, Inc. Method for forming an electronic device on a flexible substrate supported by a detachable carrier
US20090200543A1 (en) * 2008-02-08 2009-08-13 Roger Stanley Kerr Method of forming an electronic device on a substrate supported by a carrier and resultant device
JP2011003522A (ja) 2008-10-16 2011-01-06 Semiconductor Energy Lab Co Ltd フレキシブル発光装置、電子機器及びフレキシブル発光装置の作製方法
JP5586920B2 (ja) 2008-11-20 2014-09-10 株式会社半導体エネルギー研究所 フレキシブル半導体装置の作製方法
JP5624141B2 (ja) * 2010-07-30 2014-11-12 パナソニック株式会社 有機ｅｌ素子
KR20120042151A (ko) * 2010-10-22 2012-05-03 삼성모바일디스플레이주식회사 플렉서블 디스플레이 장치의 제조 방법
JP5223998B2 (ja) * 2010-11-29 2013-06-26 大日本印刷株式会社 評価用基板
TWI478333B (zh) 2012-01-30 2015-03-21 Ind Tech Res Inst 雙面發光顯示面板
WO2014129519A1 (en) 2013-02-20 2014-08-28 Semiconductor Energy Laboratory Co., Ltd. Peeling method, semiconductor device, and peeling apparatus
CN105793957B (zh) 2013-12-12 2019-05-03 株式会社半导体能源研究所 剥离方法及剥离装置
US10330701B2 (en) 2014-02-22 2019-06-25 International Business Machines Corporation Test probe head for full wafer testing
US9070586B1 (en) 2014-02-22 2015-06-30 International Business Machines Corporation Method of forming surface protrusions on an article and the article with the protrusions attached
JP6603486B2 (ja) 2014-06-27 2019-11-06 株式会社半導体エネルギー研究所 発光装置の作製方法
CN104078336B (zh) * 2014-07-02 2018-01-09 上海朕芯微电子科技有限公司 无衬底结构的功率器件制造工艺
CN105304816B (zh) * 2015-11-18 2017-11-10 上海大学 柔性基底剥离方法
KR102521397B1 (ko) * 2017-03-07 2023-04-14 주성엔지니어링(주) 기판 처리장치 및 이를 이용한 기판 처리방법
WO2022172349A1 (ja) * 2021-02-10 2022-08-18 キヤノンアネルバ株式会社 化学結合法及びパッケージ型電子部品

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11312811A (ja) 1998-02-25 1999-11-09 Seiko Epson Corp 薄膜デバイスの剥離方法、薄膜デバイスの転写方法、薄膜デバイス、アクティブマトリクス基板および液晶表示装置

Family Cites Families (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US140547A (en) * 1873-07-01 Improvement in music-stands
US227582A (en) * 1880-05-11 Wilson eilbt
US129960A (en) * 1872-07-30 Improvement in building-blocks for toy houses
US256618A (en) * 1882-04-18 Best available cop
US219762A (en) * 1879-09-16 Improvement in smoke and cinder conductors for railroad-trains
US52584A (en) * 1866-02-13 Improvement in presses
US175345A (en) * 1876-03-28 Improvement in combined tops and whirligigs
US64569A (en) * 1867-05-07 Improved hee-escape
US263712A (en) * 1882-09-05 mcilvain
US217805A (en) * 1879-07-22 Improvement in check-hooks
US23526A (en) * 1859-04-05 Jacob edson
US15256A (en) * 1856-07-01 Balance-gate for flumes in water-power
US169786A (en) * 1875-02-13 1875-11-09 Improvement in cigar-machines
US5793115A (en) 1993-09-30 1998-08-11 Kopin Corporation Three dimensional processor using transferred thin film circuits
EP0689085B1 (en) * 1994-06-20 2003-01-29 Canon Kabushiki Kaisha Display device and manufacture method for the same
US5834327A (en) 1995-03-18 1998-11-10 Semiconductor Energy Laboratory Co., Ltd. Method for producing display device
TW309633B (ko) 1995-12-14 1997-07-01 Handotai Energy Kenkyusho Kk
US6372608B1 (en) 1996-08-27 2002-04-16 Seiko Epson Corporation Separating method, method for transferring thin film device, thin film device, thin film integrated circuit device, and liquid crystal display device manufactured by using the transferring method
JP4619461B2 (ja) 1996-08-27 2011-01-26 セイコーエプソン株式会社 薄膜デバイスの転写方法、及びデバイスの製造方法
JP3809681B2 (ja) 1996-08-27 2006-08-16 セイコーエプソン株式会社 剥離方法
JP4619462B2 (ja) 1996-08-27 2011-01-26 セイコーエプソン株式会社 薄膜素子の転写方法
USRE38466E1 (en) 1996-11-12 2004-03-16 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
US6127199A (en) 1996-11-12 2000-10-03 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
CA2225131C (en) * 1996-12-18 2002-01-01 Canon Kabushiki Kaisha Process for producing semiconductor article
JP2953567B2 (ja) 1997-02-06 1999-09-27 日本電気株式会社 半導体装置の製造方法
US6162705A (en) 1997-05-12 2000-12-19 Silicon Genesis Corporation Controlled cleavage process and resulting device using beta annealing
JP3431454B2 (ja) * 1997-06-18 2003-07-28 株式会社東芝 半導体装置の製造方法
JPH1126733A (ja) 1997-07-03 1999-01-29 Seiko Epson Corp 薄膜デバイスの転写方法、薄膜デバイス、薄膜集積回路装置，アクティブマトリクス基板、液晶表示装置および電子機器
EP0895282A3 (en) * 1997-07-30 2000-01-26 Canon Kabushiki Kaisha Method of preparing a SOI substrate by using a bonding process, and SOI substrate produced by the same
FR2773261B1 (fr) * 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
JPH11243209A (ja) * 1998-02-25 1999-09-07 Seiko Epson Corp 薄膜デバイスの転写方法、薄膜デバイス、薄膜集積回路装置、アクティブマトリクス基板、液晶表示装置および電子機器
JP4126747B2 (ja) 1998-02-27 2008-07-30 セイコーエプソン株式会社 ３次元デバイスの製造方法
US6153495A (en) * 1998-03-09 2000-11-28 Intersil Corporation Advanced methods for making semiconductor devices by low temperature direct bonding
US6423614B1 (en) 1998-06-30 2002-07-23 Intel Corporation Method of delaminating a thin film using non-thermal techniques
US6319757B1 (en) 1998-07-08 2001-11-20 Caldus Semiconductor, Inc. Adhesion and/or encapsulation of silicon carbide-based semiconductor devices on ceramic substrates
US6271101B1 (en) 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
US6093623A (en) 1998-08-04 2000-07-25 Micron Technology, Inc. Methods for making silicon-on-insulator structures
US6569595B1 (en) 1999-02-25 2003-05-27 Kabushiki Kaisha Toshiba Method of forming a pattern
US6410436B2 (en) * 1999-03-26 2002-06-25 Canon Kabushiki Kaisha Method of cleaning porous body, and process for producing porous body, non-porous film or bonded substrate
US6653209B1 (en) 1999-09-30 2003-11-25 Canon Kabushiki Kaisha Method of producing silicon thin film, method of constructing SOI substrate and semiconductor device
US6527964B1 (en) 1999-11-02 2003-03-04 Alien Technology Corporation Methods and apparatuses for improved flow in performing fluidic self assembly
JP2001177101A (ja) * 1999-12-20 2001-06-29 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP4478268B2 (ja) 1999-12-28 2010-06-09 セイコーエプソン株式会社 薄膜デバイスの製造方法
US7060153B2 (en) 2000-01-17 2006-06-13 Semiconductor Energy Laboratory Co., Ltd. Display device and method of manufacturing the same
SG148819A1 (en) * 2000-09-14 2009-01-29 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
JP2002124652A (ja) 2000-10-16 2002-04-26 Seiko Epson Corp 半導体基板の製造方法、半導体基板、電気光学装置並びに電子機器
KR100877708B1 (ko) 2001-03-29 2009-01-07 다이니폰 인사츠 가부시키가이샤 패턴 형성체의 제조 방법 및 그것에 사용하는 포토마스크
JP2002305293A (ja) * 2001-04-06 2002-10-18 Canon Inc 半導体部材の製造方法及び半導体装置の製造方法
TW564471B (en) 2001-07-16 2003-12-01 Semiconductor Energy Lab Semiconductor device and peeling off method and method of manufacturing semiconductor device
US6814832B2 (en) * 2001-07-24 2004-11-09 Seiko Epson Corporation Method for transferring element, method for producing element, integrated circuit, circuit board, electro-optical device, IC card, and electronic appliance
JP2003109773A (ja) * 2001-07-27 2003-04-11 Semiconductor Energy Lab Co Ltd 発光装置、半導体装置およびそれらの作製方法
TW554398B (en) 2001-08-10 2003-09-21 Semiconductor Energy Lab Method of peeling off and method of manufacturing semiconductor device
US6593213B2 (en) 2001-09-20 2003-07-15 Heliovolt Corporation Synthesis of layers, coatings or films using electrostatic fields
DE60325669D1 (de) 2002-05-17 2009-02-26 Semiconductor Energy Lab Verfahren zum Transferieren eines Objekts und Verfahren zur Herstellung eines Halbleiterbauelements
TWI272641B (en) 2002-07-16 2007-02-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
JP4693411B2 (ja) 2002-10-30 2011-06-01 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4554152B2 (ja) 2002-12-19 2010-09-29 株式会社半導体エネルギー研究所 半導体チップの作製方法
TWI330269B (en) * 2002-12-27 2010-09-11 Semiconductor Energy Lab Separating method
JP4373085B2 (ja) 2002-12-27 2009-11-25 株式会社半導体エネルギー研究所 半導体装置の作製方法、剥離方法及び転写方法
TWI351566B (en) 2003-01-15 2011-11-01 Semiconductor Energy Lab Liquid crystal display device
TWI328837B (en) 2003-02-28 2010-08-11 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
US6995973B2 (en) * 2003-07-15 2006-02-07 Hewlett-Packard Development Company, L.P. Preventing a plurality of electronic devices from being pulled out of a rack simultaneously

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11312811A (ja) 1998-02-25 1999-11-09 Seiko Epson Corp 薄膜デバイスの剥離方法、薄膜デバイスの転写方法、薄膜デバイス、アクティブマトリクス基板および液晶表示装置

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