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KR101005569B1 - 반도체 장치의 제조방법 - Google Patents

반도체 장치의 제조방법 Download PDF

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KR101005569B1
KR101005569B1 KR1020090079622A KR20090079622A KR101005569B1 KR 101005569 B1 KR101005569 B1 KR 101005569B1 KR 1020090079622 A KR1020090079622 A KR 1020090079622A KR 20090079622 A KR20090079622 A KR 20090079622A KR 101005569 B1 KR101005569 B1 KR 101005569B1
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layer
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oxide
tungsten
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준야 마루야마
토루 타카야마
유미코 오노
순페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

가요성을 갖는 기판, 대표적으로는 플렉시블한 플라스틱 필름 위에 TFT 소자를 형성하는 기술이 시도되고 있다. 피박리층에 대한 손상을 방지하기 위해 차광층 또는 반사층을 설치하는 구조가 사용될 때, 투과형 액정표시장치나 하측에서 발광하는 발광장치를 제작하는 것이 곤란하였다. 기판 상에 설치된 금속막과, 금속막 상에 설치된 해당 금속을 갖는 산화막 및 규소를 포함하는 막을 갖는 피박리층을 갖는 상태에서, 기판과 피박리층을 물리적수단, 기계적수단에 의해 박리한다. 상세하게는, 금속막 상에 해당 금속을 갖는 산화물층이 형성되고, 가열처리를 행하는 것에 의해 해당 산화물층을 결정화시키고, 산화물층의 층 내부, 또는 해당 산화물층의 양면의 계면에서 박리를 행하여 얻어진 TFT를 형성한다.
박리, 박막 트랜지스터, 피박리층, 액정표시장치, 산화물층

Description

반도체 장치의 제조방법{A METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은, 기능성 박막의 박리방법, 특히 다양한 소자를 갖는 막이나 층의 박리방법에 관한 것이다. 더구나, 본 발명은, 박리된 막을 필름기판에 부착하는 전사방법, 및 해당 전사방법을 사용하여 형성된 박막 트랜지스터(이하, TFT라 한다)를 갖는 반도체장치 및 그 제작방법에 관한 것이다.
최근에, 절연표면을 갖는 기판 상에 형성된 반도체 박막(두께 수∼수백 nm 정도)을 사용하여 TFT를 구성하는 기술이 주목받고 있다. TFT는 IC나 전기광학장치와 같은 전자 디바이스에 널리 응용되고, 특히 표시장치의 스위칭소자나 드라이버회로로서 개발이 행해지고 있다.
이와 같은 표시장치는 다수의 패널을 얻기 위해 다이싱을 수행하여 대량생산될 수 있다. 유리기판이나 석영기판이 많이 사용되고 있지만, 깨어지기 쉽고, 무거워 대형화가 어렵다고 하는 결점이 있다. 그래서, 가요성을 갖는 기판, 대표적으로는 플렉시블한 플라스틱 필름 위에 TFT 소자를 형성하는 것이 시도되고 있다.
그렇지만, TFT의 활성층에 고성능의 다결정 실리콘막을 사용하는 경우, 제작공정에서 수백 ℃의 고온 프로세스가 필요하게 되어, 다결정 실리콘을 플라스틱 필름 상에 직접 형성할 수 없다.
그 때문에, 피박리층과 기판 사이에 존재하는 분리층을 사용하여 피박리층을 상기 기판으로부터 박리하는 방법이 제안되어 있다. 예를 들면, 비정질 실리콘, 반도체, 질화물 세라믹, 또는 유기고분자 등으로 이루어진 분리층을 설치하고, 기판을 통과시켜 레이저광을 조사하여, 분리층에 층내 박리 등을 생기게 하여, 기판을 분리시킨다고 하는 것이다(참조 1: 일본 특개평 10-125929호). 더구나, 피박리층(피전사층이라고 불린다)을 플라스틱 필름에 부착하여 액정표시장치를 완성시키는 예의 기재도 있다(참조: 일본 특개평 10-125930호). 또한, 플렉시블 디스플레이에 관한 기사를 보면, 각 사의 기술이 소개되어 있다(참조 3: 닛께이마이크로디바이스, Nikkei Business Publications, p71-72, 2002년 7월 1일).
그렇지만, 상기 공보에 기재된 방법에서는, 투광성이 높은 기판을 사용하는 것이 필수적이다. 더구나, 기판을 통해 비정질 실리콘에 포함되는 수소를 방출시키기에 충분한 에너지를 제공하기 위해, 비교적 큰 레이저광의 조사가 필요하게 된다. 이것은 피박리층에 손상을 끼쳐 버린다고 하는 문제가 있다. 또한, 상기 공보에는, 피박리층에의 손상을 막기 위해, 차광층 또는 반사층을 설치하는 기재도 있지만, 그 경우, 투과형 액정표시장치나 하측에서 발광하는 발광장치를 제작하는 것이 곤란하다. 더구나, 상기 방법에서는, 큰 면적을 갖는 피박리층을 박리하는 것 은 곤란하다.
본 발명은, 상기 과제를 감안하여 이루어진 것으로, 본 발명의 목적은, 기판 상에 설치된 금속막과, 금속막 상에 설치되고, 해당 금속을 갖는 산화막 및 규소를 포함하는 막을 갖는 피박리층을 갖는 형태에서, 기판과 피박리층을 물리적수단 또는 기계적수단에 의해 박리하는 기술을 제공함에 있다. 상세하게는, 금속막 상에 해당 금속을 갖는 산화물층이 형성되고, 가열처리를 행하는 것에 의해 해당 산화물층을 결정화시켜, 산화물층의 층 내부, 또는 해당 산화물층의 양면의 계면으로부터 박리를 행하여 얻어진 TFT를 형성하는 것이다.
본 발명에 의해 형성된 TFT는, 상면 출사 및 하면 출사 중 어느쪽의 발광장치, 투과형, 반사형 및 반투과형의 액정표시장치 등의 어느 것에도 채용할 수 있다.
이하, 첨부도면을 참조하여, 본 발명의 실시의 형태를 설명한다.
(실시의 형태 1)
우선, 도 1a에 나타낸 바와 같이 제 1 기판(10) 상에, 금속막(11)을 형성한다. 이때, 제 1 기판은 나중의 박리공정에서 견딜 수 있는 강성을 갖고 있으면 되며, 예를 들면 유리기판, 석영기판, 세라믹 기판, 실리콘 기판, 금속 기판 또는 스테인레스 기판을 사용할 수 있다. 금속막으로서는, W, Ti, Ta, Mo, Nd, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os, Ir로 구성된 그룹으로부터 선택된 원소 또는 상기 원소를 주성분으로 하는 합금재료 또는 화합물재료로 이루어진 단층, 또는 이들의 적층을 사용할 수 있다. 이 금속막은, 금속을 타겟으로 하는 스퍼터링에 의해 제 1 기판 상에 형성될 수 있다. 이때, 금속막의 막두께는, 10 nm∼200 nm, 바람직하게는 50 nm∼75 nm로 한다.
또한, 금속막 대신에, 질화된 금속막(질화금속막)을 사용하여도 상관없다. 더구나, 금속막에 질소나 산소를 첨가하여도 된다. 예를 들면, 금속막에 질소나 산소를 이온주입하거나, 막형성실을 질소나 산소 분위기로 하여, 스퍼터링법에 의해 금속막을 형성할 수 있다. 더구나, 타겟으로서 질화금속을 사용하여도 된다.
이때, 금속막에 상기 금속의 합금(예를 들면, W과 Mo와의 합금: WxMo1-x)을 사용하는 경우, 막형성실 내에 제 1 금속(W) 및 제 2 금속(Mo)이라는 복수의 타겟, 또는 제 1 금속(W)과 제 2 금속(Mo)의 합금의 타겟을 배치하고 스퍼터링법에 의해 금속막을 형성하면 된다.
또한, 스퍼터링법을 사용하여 금속막을 형성하는 경우, 기판의 주연부의 막두께가 불균일하게 될 때가 있다. 그 때문에, 드라이에칭에 의해 주연부의 막을 제거하는 것이 바람직하지만, 그 때, 제 1 기판이 에칭되지 않기 위해, 제 1 기판(10)과 금속막(11) 사이에 SiON막이나 SiNO막 등의 절연막을 100nm 정도 형성하여도 된다.
이와 같이, 금속막의 형성을 적절히 설정하는 것에 의해, 박리공정을 제어할 수 있어, 프로세스 마진이 넓어진다. 예를 들면, 금속의 합금을 사용한 경우, 합금의 각 금속의 조성비를 제어하는 것에 의해, 가열처리의 온도, 더구나 가열처리의 필요와 불필요를 제어할 수 있다.
그후, 금속막(11) 상에 피박리층(12)을 형성한다. 이 피박리층은 금속막(11) 상에 해당 금속을 갖는 산화물층을 형성하기 위한 산화막과 반도체막을 갖고 있다. 이때, 피박리층의 반도체막은, 원하는 제작공정에 의해 TFT, 유기 TFT, 박막 다이오드, 실리콘의 PIN 접합으로 이루어진 광전변환소자, 실리콘 저항소자 또는 센서소자(대표적으로는 폴리실리콘을 사용한 감압식 지문센서) 등을 형성한 상태이어도 된다.
산화막은, 스퍼터링법이나 CVD법에 의해 산화실리콘, 산화질화실리콘 등을 형성하면 된다. 이때, 산화막의 막두께는, 금속막(11)의 약 2배 이상인 것이 바람직하다. 여기서는, 실리콘 타겟을 사용한 스퍼터링법에 의해, 산화실리콘막을 150 nm∼200 nm의 막두께로서 형성한다.
이때, 본 발명에 있어서, 산화막을 형성할 때에, 금속막 상에 해당 금속을 갖는 산화물층이 형성된다(미도시). 산화물층의 막두께는, 0.1 nm∼1 ㎛, 바람직하게는 0.1 nm∼100 nm, 더욱 바람직하게는 0.1 nm∼5 nm가 되도록 형성하면 된다.
또한, 상기 이외의 산화물층의 제작방법은, 황산, 염산 또는 질산을 갖는 수용액, 황산, 염산 또는 질산과 과산화수소물을 혼합시킨 수용액 또는 오존수로 처리하는 것에 의해 형성되는 얇은 산화막을 사용할 수 있다. 또 다른 방법으로서는, 산소분위기 중에서의 플라즈마처리나, 산소 함유 분위기 중에서 자외선조사를 하는 것에 의해 오존을 발생시켜 산화처리를 행하여도 되며, 클린오븐을 사용하여 200∼350℃ 정도로 가열하여 얇은 산화막을 형성하여도 된다.
피박리층(12)에 있어서, 특히 반도체막의 하면에는, 금속막이나 기판으로부터의 불순물이나 쓰레기의 침입을 막기 위해 SiN, SiON 등의 질소를 갖는 절연막을 하지막으로서 설치하면 바람직하다.
그후, 380℃내지 410℃, 예를 들면 400℃에서 가열처리를 행한다. 이 가열처리에 의해, 산화물층은 결정화하고, 또한 피박리층(12)이 갖는 수소, 특히 반도체막의 수소가 확산된다. 반도체소자의 제조공정시의 가열처리는, 상기한 단계의 가열처리와 겸용시켜 공정수를 저감시켜도 된다. 비정질 반도체막을 형성하고, 가열로나 레이저조사를 사용하여 결정성 반도체막을 형성하는 경우, 결정화시키기 위해 500℃ 이상의 가열처리를 행하면, 결정성 반도체막을 형성하면서 동시에 수소의 확산을 행할 수 있다.
이어서, 도 1b에 나타낸 바와 같이 피박리층(12)을 고정하는 제 2 기판(13)을 피박리층(12)에 제 1 접착 재료(접착재)(14)로 부착한다. 이때, 제 2 기판(13)은 제 1 기판(10)보다도 강성이 높은 기판을 사용하는 것이 바람직하다. 제 1 접착재(14)로서는 박리가능한 접착재, 예를 들면 자외선에 의해 박리되는 자외선 박리형 점착제, 열에 의해 박리하는 열 박리형 점착제, 수용성 접착제나 양면 테이프 등을 사용하면 된다.
이어서, 금속막(11)이 설치되어 있는 제 1 기판(10)을 물리적수단을 사용하여 박리한다(도 1c). 도면은 모식도이기 때문에 기재하지 않고 있지만, 이때 결정화된 산화물층의 층 내부, 또는 산화물층의 양면의 계면, 즉 산화물층과 금속막의 계면 또는 산화물층과 피박리층의 계면에서 박리가 일어난다. 이렇게 해서, 피박리 층(12)을 제 1 기판(10)에서 박리할 수 있다.
이어서, 도 1d에 나타낸 바와 같이, 박리된 피박리층(12)을, 제 2 접착재(15)에 의해 전사체가 되는 제 3 기판(16)에 부착한다. 제 2 접착재(15)로서는 자외선 경화수지, 구체적으로는 에폭시 수지계 접착재나 수지 첨가제 등의 접착재 또는 양면 테이프 등을 사용하면 된다. 이때, 제 3 기판의 표면에 접착기능이 있는 경우, 제 2 접착재는 사용하지 않아도 된다. 또한, 제 3 기판으로 피박리층(12)의 측면까지 덮어도 된다. 또한, 제 3 기판(16)으로서는, 폴리카보네이트, 폴리아릴레이트, 폴리에테르술폰 등의 플라스틱 기판, 폴리테트라플루오로에틸렌 기판 또는 세라믹 기판 등의 막두께가 가요성이 있는 얇은 기판(이하, 이러한 기판을 필름기판으로 표기한다)을 사용할 수 있다.
이어서, 제 1 접착재(14)를 제거하여, 제 2 기판(13)을 벗긴다(도 1e). 구체적으로는, 제 1 접착재를 벗기기 위해 자외선조사를 조사하거나, 가열하거나, 수세하거나 하면 된다. 더구나, 아르곤 가스 및 산소 가스를 사용한 플라즈마 클리닝이나 벨클리닝 세정(bellclean cleaning)을 행하면 바람직하다.
또한, 전사체가 되는 제 3 기판에, 각 용도에 따른 TFT가 설치된 복수의 피박리층을 전사하여도 된다. 예를 들면, 화소부용의 TFT와, 구동회로용의 TFT의 피박리층을 형성하여, 제 3 기판의 소정영역에 전사하여도 된다.
이상과 같이 하여 얻어진 필름기판 상에 형성된 TFT 등을 발광장치나 액정표시장치의 반도체소자로서 사용할 수 있다.
발광장치는, 피박리층(12)에 발광소자를 형성하고, 밀봉재가 되는 보호막을 형성하여 된다. 피박리층(12) 상에 발광소자를 형성할 때, TFT가 형성된 필름기판은 플렉시블하기 때문에, 또 다른 유리기판에 접착재, 예를 들면 테이프로 고정하여, 진공증착에 의해 각 발광층을 형성하면 된다. 이때, 대기에 노출시키지 않고 발광층, 전극 및 보호막 등을 연속하여 형성하면 바람직하다.
또한, 발광장치를 제작하는 순서는, 특별히 한정되지 않으며, 피박리층에 발광소자를 형성한 후, 제 2 기판을 접착하여, 발광소자를 갖는 피박리층을 박리하고, 그후, 제 3 기판인 필름기판에 부착하는 순서를 채용하여도 된다. 또한, 발광소자를 형성후, 제 3 기판으로서의 역할을 하며 크게 설계된 필름기판에 장치 전체가 감싸도록 하여도 된다.
액정표시장치를 제작하는 경우는, 제 2 기판을 박리 후, 대향기판을 밀봉제에 의해 접착하고, 그 사이에 액정재료를 주입하면 된다. 액정표시장치를 제작하는 순서는, 특별히 한정되지 않으며, 제 2 기판을 대향기판으로서 접착하고, 제 3 기판을 접착후, 그 사이에 액정을 주입하는 순서를 채용하여도 된다.
또한, 액정표시장치를 제작할 때, 기판 간격을 유지하기 위해 스페이서를 형성하거나, 살포하고 있지만, 플렉시블한 기판과 대향기판 사이의 간격을 유지하기 위해, 통상보다 3배 정도 많이 스페이서를 형성 또는 살포하면 된다. 또한, 스페이서는, 통상의 유리기판에 사용하는 경우보다 더 부드럽게 제작하는 것이 바람직하다. 더구나, 필름기판은 가요성을 갖고 있기 때문에, 스페이서가 이동하지 않도록 고정할 필요가 있다.
이러한 박리방법을 사용하는 것에 의해, 전체면에 박리할 수 있고, 수율이 좋게, 플렉시블한 필름기판 상에 TFT 등을 형성할 수 있다. 또한, 본 발명은 TFT 등에 레이저 등에 의한 부하를 거는 일이 없다. 따라서, 해당 TFT 등을 갖는 발광장치, 액정표시장치 및 그 이외의 표시장치는, 얇아지고, 낙하하더라도 깨어지기 어렵고, 경량이다. 또한, 곡면이나 이형 형상에서의 표시가 가능해진다. 또한, 본 발명에 의해 형성되는 필름기판 상의 TFT는, 대량생산을 행할 수 있을 뿐만 아니라, 표시장치의 대형화를 달성할 수 있다. 또한, 본 발명에서는 제 1 기판 등을 재이용할 수 있고, 더욱 저가의 필름기판을 사용하기 때문에, 표시장치의 저비용화를 달성할 수 있다.
[실시예]
이하, 본 발명의 실험결과, 및 본 발명을 사용하여 제작되는 발광장치, 액정표시장치 및 그 밖의 전자기기를 설명한다.
(실시예 1)
본 실시예에서는, 박리실험의 결과 및 투과형전자현미경(TEM)의 관찰결과를 설명한다.
우선, 도 2에 나타낸 시료에 있어서, 기판으로서 AN100 유리기판(126mm2), 금속막으로서 스퍼터링법에 의해 형성한 주로 텅스텐으로 이루어진 막(이하, W 막이라 한다)을 적층하였다. 그후, 보호막으로서 스퍼터링법에 의해 형성한 SiO2막, 하지막으로서 CVD법에 의해 형성한 SiON막, 반도체막으로서 CVD법에 의해 형성한 비 정질 규소막을 그 위에 적층하였다.
상기 시료 중에서, 가열처리를 행하지 않은 것을 시료 A, 220℃에서 1시간 가열처리를 행한 것을 시료 B, 500℃에서 1시간 후 다시 550℃에서 4시간 가열처리를 행한 것을 시료 C로 한다. 각각의 시료에 있어서 TEM에 의한 관찰을 행하였다. 그 결과를 도 3a∼도 5a에 나타내었다. 이 각각의 TEM 사진(TEM 상)에 대응하는 모식도를 도 3b∼도 5b에 나타낸다.
금속막(202)인 W막과 보호막(203)의 계면에, 어떤 층이 형성되어 있는 것을 알 수 있다. 이때, 이 층은 항상 완전한 층이 되지는 않고, 산재하고 있는 경우도 있었다.
이 층의 조성 등을 특정하기 위해, EDX 측정을 행하였다. 도 8a∼도 10b에는, 시료 A∼C에서의 EDX 측정의 스펙트럼 및 정량결과를 나타낸다. 이때, Al 및 Mo의 피크는 측정시의 시료 고정홀더에 의한 것이다. 도 8a∼도 10b의 결과로부터, 이 층에 텅스텐과 산소가 존재하고 있는 것을 알 수 있다(이하, 이 층을 산화물층으로 표기한다).
도 3a∼도 5a의 TEM 사진을 비교하면, 시료 C의 산화물층은, 특정한 방향으로 배열된 결정격자를 갖고 있는 것을 알 수 있다. 또한, 시료 A 및 B의 산화물층의 막두께는 대략 3 nm 정도인 데 대하여, 시료 C의 산화물층의 막두께는 다소 얇게(3 nm 이하) 형성되어 있는 것을 알 수 있다.
이러한 시료 A∼C에서의 박리실험의 결과는, 산화물층이 결정격자를 갖고 있는 시료 C만 박리할 수 있다는 것을 나타낸다.
더구나, 도 6a 및 도 7a에는, 도 2에 나타낸 시료에 대하여, 400℃에서 1시간 가열처리를 행한 시료 D와, 430℃에서 1시간 가열처리를 행한 시료 E의 TEM의 사진을 나타낸다. 도 6b 및 도 7b는 각각의 TEM 사진에 대응하는 모식도를 나타낸다. 시료 D의 가열온도 400℃란, 결정화가 행해질 수 있는 경계온도로 예측되는 온도, 즉 박리할 수 있는 경계의 온도이다.
도 6a 및 도 6b로부터, 시료 D의 산화물층의 일부에는 결정격자가 형성되고, 시료 E의 산화물층에는 전체적으로 결정격자가 형성되어 있는 것을 알 수 있다.
상기 시료 D 및 E의 박리실험의 결과로써, 시료 E만 박리할 수 있다는 것이 밝혀졌다.
이상의 박리실험 및 TEM 사진의 결과로부터, 금속막과 보호막의 계면에는 산화물층이 형성되어 있고, 400℃ 정도에서부터 산화물층의 결정화가 발생하기 시작한 것을 알 수 있다. 그리고, 산화물층이 결정성을 갖고 있는 경우, 박리할 수 있는 상태가 된다고 생각된다. 즉, 금속막 상에 산화물층, 구체적으로는 W막 상에 W를 갖는 산화물층이 형성될 필요가 있다는 것을 알 수 있다.
따라서, 산화물층이 결정화되어 있는 시료에서 박리가 가능하기 때문에, 가열처리에 의한 산화물층의 결정화시에, 결정 왜곡이나 격자 결함(점 결함, 선 결함, 면 결함(예를 들면, 산소 공공이 모일 수 있는 결정학적 전단면에 의한 면 결함), 확장 결함)이 생겨, 그들 계면으로부터 박리된다고 생각된다.
(실시예 2)
다음에, W막 상의 보호막의 유무나 보호막의 제작조건을 바꾸어 박리의 실험을 행하였다.
도 11a 내지 도 11d에 나타낸 바와 같이, 기판(300) 상에 CVD법에 의해 형성되는 SiON막(301)과 스퍼터링법에 의해 형성되는 W막(302)을 순서대로 적층하여 형성한 시료 1과, W막 상에 보호막으로서, 아르곤 가스를 사용하여 스퍼터링법에 의해 Si막(303)을 형성한 시료 2와, Si막 대신에 아르곤가스와 산소가스를 사용하여 스퍼터링법에 의해 SiO2막(304)을 형성한 시료 3과, 실란가스와 질소가스를 사용하여 CVD법에 의해 SiO2막(305)을 형성한 시료 4를 준비하였다.
도 12a∼도 15a에는, 각각 시료 1∼d4 단면을 TEM으로 관찰한 사진을 나타내었다. 각각의 TEM 사진에 대응하는 모식도를 도 12b∼도 15b에 나타낸다.
우선, 도 12a∼도 14a를 보면, 시료 3에는 W막 상에 산화물층이 형성되어 있지만, 그 밖의 시료에는 산화물층이 형성되어 있지 않은 것을 알 수 있다. 이때, 시료 1에는 자연산화막이 형성되어 있지만, 막두께가 얇기 때문에, TEM 사진에는 막이 분명히 보이지 않았다.
시료 3의 형성시에 사용되는 산소가스에 의해, W막 상에 산화물층이 형성되었다고 생각된다. 한편, 시료 2에 있어서 보호막의 형성시는, 아르곤가스밖에 사용하고 있지 않아, W막 상에 산화물층이 형성되지 않았다고 생각된다. 막두께를 고려할 때, 시료 3에 형성된 산화물층은, 시료 1에 형성된 자연산화막과는 다르다고 생각된다. 또한, 보호막을 형성하기 시작할 때에, 산화물층은 형성된다고 생각된다.
또한, 시료 4에 있어서는, W막 상에는 산화물층이 형성될 수 있는 CVD법에 의해 SiO2막을 형성하고 있지만, 도 15a에서 알 수 있는 것과 같이 산화물층을 확인할 수 없었다.
여기서, 산화물층이 형성된 시료 3과, 시료 4에 대해 생각한다. 시료 4의 SiO2막의 CVD법에 사용되는 실란가스는, 시료 3의 SiO2막의 제작공정에 사용되는 원료가스와 비교하면, 수소를 갖고 있는 것을 알 수 있다. 즉, 수소의 존재에 의해, 시료 4에서는 산화물층이 형성되지 않았다고 예측된다. 따라서, 시료 4에서는, 수소에 의해, W막 상에 산화물층이 형성되었다고 하더라도 상태가 변화되었다고 생각할 수 있다.
이상의 결과, 금속막 상에 보호막을 형성할 때에, 자연산화막과는 다른 산화물층이 형성되는 것이 생각된다. 이때, W막이 사용될 때 산화물층의 막두께는 3 nm 정도가 바람직하다고 생각된다. 그리고, 산화물층을 확실히 형성하기 위해, 보호막은 수소를 갖지 않도록 형성하는 것이 바람직하다.
이상의 결과를 보면, 박리를 행하기 위해서는 금속층 상에 해당 금속을 갖는 산화물층(산화금속층)을 형성하도록 하는 것이 필요하다고 생각된다. 특히, 금속막에 W를 사용한 경우, 400℃ 이상의 가열처리를 행하여, 3 nm 정도의 산화물층을 결정화시키는 것이 필요하다는 것을 알 수 있다. 또한, 본 실험의 결과로부터, 430℃ 이상에서 가열처리를 행하면 산화물층의 결정화가 전체에 걸쳐 행해져, 바람직하다는 것을 알 수 있다.
더구나, 금속층 상의 해당 산화금속층은, 보호막의 제작시에 형성되고, 보호막은 수소를 포함하지 않거나, 또는 수소 농도가 낮은 상태로 형성하면 된다는 것을 알 수 있다. 구체적인 예를 들어 W막의 경우, 산소 가스를 갖는 원료가스를 사용하여 스퍼터링법으로 보호막을 형성하면 바람직하다는 것을 알 수 있다.
(실시예 3)
본 실시예에서는, 박리후의 기판측과, 비정질 반도체막측에 있어서의 산화물층을 TEM에 의해 관찰한 결과를 나타낸다.
유리기판 상에, 스퍼터링법으로 W막을 50 nm 형성하고, 이어서 스퍼터링법으로 산화규소막을 200nm 형성하며, 계속해서 하지막으로서 플라즈마 CVD법으로 산화질화규소막을 100nm, 마찬가지로 반도체막으로서 플라즈마 CVD법으로 비정질규소막을 50 nm 적층 형성하였다. 그후, 500℃에서 1시간과 550℃에서 4시간의 열처리를 행하고, 접착제로서 에폭시 수지를 사용하여 석영기판을 부착하였으며, 물리적수단에 의해 박리하였다. 이때의 기판측의 W막과 산화물층의 TEM 사진을 도 19a 및 도 19b에 나타내었다. 반도체막측의 산화물층과 산화규소막의 TEM 사진을 도 20a 및 도 20b에 나타내었다.
도 19a 및 도 19b에서는, 금속막에 접하여 산화물층이 불균일하게 잔존하고 있다. 마찬가지로, 도 20에서도, 산화규소막에 접하여 산화물층이 불균일하게 잔존하고 있다. 양 TEM 사진으로부터, 박리는 산화물층의 층 내부 산화물층의 계면에서 행해진 것이 실증되고, 또한 산화물층은 금속막 및 산화규소막에 밀착하여 불균일 하게 잔존하는 것을 알 수 있다.
(실시예 4)
본 실시예에서는, 산화물층의 조성을 XPS(X-ray photoelectron spectroscopy)를 사용하여 조사한 결과를 나타낸다.
도 16a 내지 도 16c는 시료 A 내지 시료 C의 결과를 각각 나타낸다. 도 16a∼도 16c에 있어서, 횡축은 깊이 방향(이온 스퍼터링에 의해 산화물층의 내부를 노출시켰다. 텅스텐이 1 atomic% 검출되었을 때를 pos. 1, 텅스텐이 2 atomic% 검출되었을 때를 pos. 2, 텅스텐이 3 atomic% 검출되었을 때를 pos. 3로 한다), 종축은 결합점유비(%)이다.
도 16a∼도 16c를 비교하면, 시료 A, B에 비해, 시료 C는 원으로 나타낸 텅스텐(W)의 상대비가 크다. 즉, 시료 C는 텅스텐의 비율이 높고, 텅스텐 산화물의 비율이 낮다.
도 17a 내지 도 17f는 도 16a 내지 도 16c의 데이터를 규격화한 결과이다. 도 17a 및 도 17d는 시료 A의 결과에 해당한다. 도 17b 및 도 17e는 시료 B의 결과에 해당한다. 도면 17c 및 도 17f는 시료 C의 결과에 해당한다. 도 17a∼도 17c가 WO3를 1로 하고 그 밖의 조성물의 결합점유비를 규격화한 그래프이다. 도 17d∼도 17f가 WO2를 1로 하고 그 밖의 조성물의 결합점유비를 규격화한 그래프이다.
우선, 도 17a∼도 17c를 비교하면, 시료 A, B에 비해, 시료 C는 X로 나타낸 WO2의 상대비가 크다. 즉, 시료 C는 W02의 비율이 높고, 더구나 Pos. 1으로부터 Pos. 3로 깊이가 증가함에 따라 WO2의 비율이 높아져 간다. 또한, 시료 C는 WOx의 비율이 작고, pos. 1으로부터 pos. 3로 깊이가 증가함에 따라, WOx의 비율이 작아진다는 것을 알 수 있다. 한편, 도 17d∼도 17f를 비교하면, 시료 A, B는 WO3의 함유비가 2% 이상인 데 대하여, 시료 C에서는 그 함유비가 2% 이하이다. 이것은, WO3로 규격화한 그래프에서도 명확한 것과 같이, 시료 A, B에 비해, 시료 C의 WO2의 비율이 높다.
도 18a 내지 도 18c는, 텅스텐이 1 atomic% 검출되고(Pos. 1) 산화물층의 내부가 이온 스퍼터링에 의해 노출되었을 때의 결합에너지와 스펙트럼의 파형 해석도이다. 도 18a는 스퍼터링 처리를 4.25분 거친 시료 A의 결과를 나타낸다. 도 18b는 스퍼터링 처리를 4분 거친 후의 시료 B의 결과를 나타낸다. 도 18c는 스퍼터링 처리를 5분 거친 후의 시료 C의 결과를 나타낸다. 도 18a∼도 18c에 있어서, W1(텅스텐 W), W2(산화텅스텐 WOx, X는 거의 2), W3(산화텅스텐 WOx, 2<X<3), W4(산화텅스텐 WO3 등)의 4개의 각 상태의 면적비(%)가 조성비에 해당한다.
도 18a 내지 도 18c에서 얻어진 시료 A∼C의 각 상태 W1 내지 W4의 면적비가 표 1이다. 또한, 표 1에는, W4로 W2 및 W3를 규격화한 비율도 나타낸다. 표 1에 있어서, 시료 A, B의 W1의 비율은 약 10%에 대해, 시료 C는 35%로서, 그 비율이 높다. 즉, 시료 C는 텅스텐의 비율이 높고, 텅스텐 산화물의 비율이 낮은 것을 알 수 있다. 또한, 규격화된 값으로부터, 시료 C는 시료 A, B에 비해, 텅스텐 산화물 중의 W2(WO2)의 비율이 높은 것을 알 수 있다.
또한, 시료 C는 W2(WO2)의 높은 조성비를 가져, 가열처리를 행하는 것에 의해 산화물층의 조성에 변화가 생기고 있는 것이 생각된다. 따라서, W4(W03)가 W2(WO2) 또는 W3(WOx)로 조성변화하고, 이들의 결정구조의 차이로부터, 다른 결정구조 사이에서 박리되는 것이 생각된다.
시료 깊이 W1 W2 W3 W4 각각의 상태에서 WO3로 규격화된 W-Ox
W2 W3 W4
A Pos.1 9.57 18.91 24.58 46.94 40.29% 52.36% 100.00%
Pos.2 12.54 18.83 22.19 46.44 40.55% 47.78% 100.00%
Pos.3 14.45 20.49 21.49 43.57 47.03% 49.32% 100.00%
B Pos.1 11.32 19.68 22.42 46.58 42.25% 48.13% 100.00%
Pos.2 14.57 19.15 21.91 44.38 43.15% 49.37% 100.00%
Pos.3 15.46 21.2 22.17 41.18 51.48% 53.84% 100.00%
C Pos.1 35.51 16.37 16.13 32 51.16% 50.41% 100.00%
Pos.2 37.44 17.2 15.8 29.57 58.17% 53.43% 100.00%
Pos.3 40.94 17.43 13.3 28.33 61.52% 46.95% 100.00%
다음에, 박리후의 기판측, 및 박리후의 반도체막측을 XPS에 의해 측정하였다. 그것의 결과 스펙트럼, 및 스펙트럼의 파형해석을 행한 것을 도 24a 및 도 25b에 나타낸다. 또한, 산화물층과 자연산화막을 비교하기 위해, 시료 1을 XPS에 의해 측정한 결과 및 파형해석을 함께 나타낸다.
도 24a 및 도 24b는 XPS로 측정한 박리면의 스펙트럼을 각각 나타낸 것이다. 반도체막측의 박리면의 스펙트럼이 도 24a, 기판측의 박리면의 스펙트럼이 도 24b이다.
도 24a 및 도 24b에서 얻어진 검출원소와 정량결과가 표 2이다. 표 2에서, 기판측에는, 반도체막측의 약 10 배의 오더로 텅스텐이 잔존하고 있는 것을 알 수 있다.
산소(O) 탄소(C) 규소(Si) 텅스텐(W)
시료 1 41 20 <1 38
반도체막측 59 12 26 3
기판측 51 20 검출한계 이하 29
이어서, 반도체막측의 스펙트럼의 파형 해석도가 도 25a이다. 기판측의 스펙트럼의 파형해석도가 도 25b이다. 도 25a 및 도 25b에 있어서, W1(텅스텐 W), W2(산화텅스텐 WOx, X는 거의 2), W3(산화텅스텐 WOx, 2<X< 3), W4(산화텅스텐 WO3 등)의 4개의 각 상태의 면적비(%)가 조성비에 해당한다.
또한, 자연산화막이 형성되어 있는 시료 1을 XPS에 의해 측정한 스펙트럼이 도 31이다. 스펙트럼의 파형해석도는 도 32에 나타낸다. 시료 1의 각 상태의 면적비, 및 각 시료에 있어서 W4로 W2 및 W3를 규격화한 강도비를 표 3에 나타낸다. 더구나, 반도체막측 표면 및 기판측 표면을 측정한 결과를 함께 표 3에 나타낸다.
시료 W1 W2 W3 W4 각각의 상태에서의 W4로 규격화한 강도
W2 W3 W4
시료 1 69.54 6.42 1.03 23.01 27.90% 4.48% 100.00%
박리후의 반도체막측 0 0 16.48 83.52 0.00% 19.73% 100.00%
박리후의 기판측 43.52 5.04 9.53 41.91 12.03% 22.74% 100.00%
또한, 도 30a는 표 1 및 표 3에 근거하여, W1∼W4의 성분의 강도비를 나타낸 그래프이다. 도 30b에는, W4로 W2 및 W3를 규격화한 강도비를 나타낸 그래프를 표시한다.
박리후의 반도체막측에서는, 결합점유비가 W1과 W2는 0%, W3는 16%, W4는 84%인 데 대하여, 기판측에서는, W1은 44%, W2는 5%, W3는 10%, W4는 46%이다. 또한, 시료 1에 있어서의 자연산화막의 결합점유비는, W1은 70, W2는 6, W3는 1, W4는 23인 것을 알 수 있다.
또한, 시료 1에서는, 다른 시료와 비교하여 W1(텅스텐)의 비율이 높은 것을 알 수 있다. 그리고, W2∼W4(산화물)의 비율이 낮고, W3의 비율이 꽤 적은 것을 알 수 있다.
더구나, 박리후의 반도체막측과 기판측의 WO2의 총합은, 시료 C의 WO2와 비교하여 적어지고 있는 것을 알 수 있다. 따라서, 이것은 박리전의 산화물층의 상태가 에너지적으로 활성인(불안정한) 상태로서, 자연산화막과 마찬가지로 W4(WO3)가 주된 구성으로 되어, 박리후에는 안정한 상태로 되려고 한다고 생각된다.
도 30a 및 도 30b로부터, 박리할 수 있는 시료 C와, 자연산화막이 형성되어 있는 시료 1을 비교하면, 시료 C는 W2∼W4(산화물)가 더 많은 것을 알 수 있다.
따라서, 박리가 산화물층과 금속막의 계면, 또는 산화물층과 산화규소막의 계면, 또는 산화물층의 층 내부에서 행해졌을 때, W1(금속 W) 및 W2(WOx, X는 거의 2)는 모두 기판측에 잔존하고, W4(WO3 등)는 2/3가 반도체막측에 잔존하며, 1/3이 기판측에 잔존한 것을 알 수 있다. 또한, 산화물층과 자연산화막은 조성비가 다르다는 것을 알 수 있다. 즉, 산화물층의 층 내부, 특히 WO2와 WOx 또는 WO2와 WO3의 경계에서 박리되기 쉽다고 생각된다. 그 때문에, 본 실험에서는 반도체막측에 WO2가 잔존하지 않으며, 기판측에 WO2가 부착되어 있었지만, 반대로 반도체막측에 WO2가 부착되고, 기판측에 WO2는 없는 경우도 생각할 수 있다.
(실시예 5)
본 실시예에서는, 시료 A∼C에 대하여 2차이온질량분석법(SIMS)을 행한 결과를, 도 21∼도 23을 사용하여 설명한다.
우선, 비정질규소막 중의 수소의 프로파일에 주목하면, 시료 A, B에서는 수소의 농도가 약 1.0×1020(atoms/cm3)인 데 대하여, 시료 C에서는 수소의 농도가 약 2.0×1020(atoms/cm3)으로, 약 2배로 되고 있다. 또한, 산화질화규소막(SiON) 및 산화규소막(SiO2) 중의 수소의 프로파일을 관찰하면, 시료 A, B에서는, 깊이가 0.2 ㎛ 부근에서 감소경향을 나타내고 있어, 불균일한 농도분포이다. 한편, 시료 C에서는, 눈에 띄는 감소경향도 없고, 깊이 방향으로 균일한 농도분포를 보인다. 따라서, 시료 C에서는, 시료 A, B와 비교하여 수소가 많이 존재하는 것을 알 수 있다. 이 결과로부터, 수소의 이온화효율이 서로 다르다고 생각되며, 시료 C와, 시료 A, B는 표면의 조성비가 다르다고 생각된다.
다음에, 산화규소막(SiO2)과 W막의 계면에 있어서의 질소의 농도에 주목하면, 시료 A, B에서는 질소의 농도가 약 1.0×1021(atoms/cm3)인 데 대하여, 시료 C에서는 약 6.5×1021(atoms/cm3)으로, 약 1자리수가 다르다. 따라서, 시료 C는, 시료 A, B와 비교하여 산화규소막(SiO2)과 W막의 계면에 있어서의 산화물층의 조성이 다르다는 것을 알 수 있다.
(실시예 6)
본 실시예에서는, 본 발명의 박리법에 의해 필름기판 상에 제작된 TFT를 구비한 발광장치에 관해, 도 26a 및 도 26b를 참조하여 설명한다.
도 26a는 발광장치의 평면도를 나타내며, 필름기판(1210) 상에 신호선 구동회로(1201), 주사선 구동회로(1203), 화소부(1202)가 도시되어 있다.
도 26b는 발광장치의 A-A'의 단면도를 나타내며, 필름기판(1210) 상에는 접착재(1240)를 개재하여 산화물층(1250)이 설치되어 있다. 이때, 산화물층은 필름기판의 이면에 층으로서 존재하는 것이 아니라, 확산되어 있는 경우도 있을 수 있다. 그리고, 상기 실시예와 같이 금속막으로서 W막을 사용한 경우, 산화물층은 텅스텐을 주성분으로 하는 산화물, 구체적으로는 WO3가 된다.
필름기판(1210) 상에, n 채널형 TFT(1223)와 p 채널형 TFT(1224)를 갖는 CMOS 회로를 구비한 신호선 구동회로(1201)가 도시되어 있다. 또한, 신호선 구동회로나 주사선 구동회로를 형성하는 TFT는, CMOS 회로, PMOS 회로 또는 NMOS 회로로 형성하여도 된다. 또한, 본 실시예에서는, 기판 상에 신호선 구동회로 및 주사선 구동회로를 형성한 드라이버 일체형을 나타내지만, 기판의 외부에 회로를 형성하는 것도 가능하다.
또한, 스위칭용 TFT(1221) 및 전류제어용 TFT(1212)를 갖고, 이들 TFT를 덮으며, 소정의 위치에 개구부를 갖는 절연막(1214)과, 전류제어용 TFT(1212)의 한쪽의 배선과 접속된 제 1 전극(1213)과, 제 1 전극 상에 설치된 유기 화합물층(1215)과, 제 1 전극과 대향하여 설치된 제 2 전극(1216)을 갖는 발광소자(1218)와, 수분이나 산소 등에 의한 발광소자의 열화를 방지하기 위해 설치된 보호층(1217)을 갖는 화소부(1220)가 도시되어 있다.
제 1 전극(1213)이 전류제어용 TFT(1212)의 드레인과 접하고 있는 구성으로 되어 있기 때문에, 제 1 전극(1213)의 적어도 하면은, 반도체막의 드레인영역과 오믹콘택이 얻어지는 재료로 형성하거나, 유기 화합물을 포함하는 표면에 일함수가 큰 재료를 사용하여 형성하는 것이 바람직하다. 예를 들면, 질화티타늄막/알루미늄을 주성분으로 하는 막/질화티타늄막의 3층 구조를 사용하면, 배선으로서의 저항도 낮고, 또한, 양호한 오믹콘택이 얻어지도록 기능시킬 수 있다. 또한, 제 1 전극(1213)은, 질화티타늄막의 단층으로 사용하여도 되고, 3층 이상의 적층을 사용하여도 된다. 더구나, 제 1 전극(1213)으로서 투명도전막을 사용하면 양면 발광형의 발광장치를 제작할 수 있다.
절연물(1214)은 유기수지막 또는 규소를 포함하는 절연막으로 형성하면 된다. 여기서는, 절연물(1214)로서, 포지티브형의 감광성 아크릴 수지막을 사용하여 형성한다.
유기 화합물과 제 2 전극을 포함하는 발광층의 커버리지를 양호한 것으로 하기 위해, 절연물(1214)의 상단부 또는 하단부에 곡률을 갖는 곡면이 형성되도록 하는 것이 바람직하다. 예를 들면, 절연물(1214)의 재료로서 포지티브형의 감광성 아크릴을 사용한 경우, 절연물(1214)의 상단부에만 곡률반경(0.2 ㎛∼3 ㎛)을 갖는 곡면을 갖게 하는 것이 바람직하다. 또한, 절연물로서, 빛에 의해 에천트에 불용해성이 되는 네가티브형, 또는 빛에 의해 에천트에 용해성이 되는 포지티브형의 어느것이나 사용할 수 있다.
또한, 절연물(1214)을 보호막으로 덮어도 된다. 이 보호막은 스퍼터링법(DC 방식이나 RF 방식)이나 리모트플라즈마를 사용한 막형성장치에 의해 얻어지는 질화알루미늄막, 질화산화알루미늄막, 또는 질화규소 또는 질화산화규소를 주성분으로 하는 질화규소막 등의 절연막, 또는 탄소를 주성분으로 하는 박막이다. 보호막에 발광을 투과시키기 위해, 보호막의 막두께는, 가능한 한 얇게 하는 것이 바람직하다.
제 1 전극(1213) 상에는, 증착마스크를 사용한 증착법, 또는 잉크젯법에 의해 R, G, B의 발광이 얻어지는 유기 화합물을 포함하는 층(1215)을 선택적으로 형성한다. 더구나, 유기 화합물을 포함하는 층(1215) 상에는 제 2 전극이 형성된다.
또한, 발광소자(1218)를 백색발광으로 하는 경우, 착색층과 블랙 마스크로 이루어진 칼라필터를 설치할 필요가 있다.
제 2 전극(1216)은, 접속영역의 절연막(1214)에 설치된 개구부(콘택)를 통해 접속배선(1208)과 접속된다. 접속배선(1208)은 이방성 도전수지(anisotropic conductive resin: ACF)에 의해 플렉시블 프린트 서킷(FPC)(1209)에 접속되어 있다. 그리고, 외부입력단자가 되는 FPC(1209)로부터 비디오신호나 클록신호를 받아들인다. 여기서는, FPC밖에 도시되어 있지 않지만, 이 FPC에는 프린트 배선기판(PWB)이 부착되어 있어도 된다.
또한, ACF를 사용하여 가압이나 가열에 의해 FPC를 접속할 때에, 기판의 플렉시블성이나 가열에 의한 연화로 인해 크랙이 생기지 않도록 주의한다. 예를 들면, FPC가 부착되는 부분의 반대측에 있는 필름 기판(1210)측에 경성이 높은 기판을 보조로서 배치하면 된다.
또한, 기판의 주연부에는 밀봉재(1205)가 설치되고, 이 기판이 제 2 필름기판(1204)과 접착되어, 밀봉되어 있다. 밀봉재(1205)는 에폭시계 수지를 사용하는 것이 바람직하다.
본 실시예에서는 제 2 필름기판(1204)을 구성하는 재료로서 유리기판이나 석영기판 이외에, FRP(Fiberglass-Reinforced Plastics), PVF(폴리비닐플로라이드), 마일러, 폴리에스테르 또는 아크릴 등으로 이루어진 기판을 사용할 수 있다.
도시하지 않고 있지만, 필름기판으로부터 물이나 산소가 침입하지 않도록, 폴리비닐알코올, 에틸렌 비닐알코올 공중합체 등의 유기재료 또는 폴리실라잔, 산화알루미늄, 산화규소, 질화규소 등의 무기재료, 또는 그들의 적층으로 이루어진 배리어막으로 필름기판을 덮으면 된다.
또한, 제작공정에서 약품으로부터 보호하기 위해, 필름기판에 보호층을 설치하여도 된다. 보호층으로서는, 자외선 경화성 수지 또는 열경화성 수지를 사용할 수 있다.
이상과 같이 하여, 필름기판 상에 설치된 TFT를 구비한 발광장치가 완성된다. 본 발명의 TFT를 구비한 발광장치는, 낙하하더라도 깨어지기 어렵고, 경량이다. 또한, 필름기판은, 대량생산을 행할 수 있을 뿐만 아니라, 발광장치의 대형화를 달성할 수 있다.
(실시예 7)
본 실시예에서는, 본 발명의 박리방법에 의해 필름기판 상에 제작된 TFT를 구비한 액정표시장치에 관해, 도 27a 및 도 27b를 참조하여 설명한다.
도 27a는 액정표시장치의 평면도를 나타내며, 제 1 필름기판(1310) 상에 신호선 구동회로(1301), 주사선 구동회로(1303) 및 화소부(1302)가 도시되어 있다.
도 27b는 액정표시장치의 A-A'의 단면도를 나타내며, 필름기판(1310) 상에는 접착재(1340)를 개재하여 산화물층(1350)이 형성되어 있다. 이때, 산화물층은 필름기판의 이면에 층으로서 존재하는 것이 아니라, 확산될 수 있다. 그리고, 상기 실시예와 같이 금속막으로서 W막을 사용한 경우, 산화물층은 텅스텐을 주성분으로 하는 산화물, 구체적으로는 WO3가 된다.
필름기판(1310) 상에 n 채널형 TFT(1323)와 p 채널형 TFT(1324)를 갖는 CMOS 회로를 구비한 신호선 구동회로(1301)가 설치되어 있다. 이때, 신호선 구동회로나 주사선 구동회로를 형성하는 TFT는, CMOS 회로, PMOS 회로 또는 NMOS 회로로 형성하여도 된다. 또한, 본 실시예에서는, 기판 상에 신호선 구동회로 및 주사선 구동회로를 형성한 드라이버 일체형을 나타내지만, 이들 회로를 기판의 외부에 형성하는 것도 가능하다.
또한, 스위칭용 TFT(1321) 및 유지용량(1312)을 갖고, 이들 TFT를 덮으며, 소정의 위치에 개구부를 갖는 층간절연막(1314)을 갖는 화소부(1320)가 도시되어 있다.
층간절연막(1314) 상에는 배향막(1317)이 설치되어, 러빙처리가 시행되어 있다.
대향기판으로서 제 2 필름기판(1304)을 준비한다. 제 2 필름기판(1304)은 수지 등에 의해 매트릭스 형태로 구획되는 영역에 RGB의 칼라필터(1330)와, 대향전극(1316)과, 러빙처리가 시행된 배향막(1317)이 설치되어 있다.
또한, 제 1 및 제 2 필름기판에는 편광판(1331)이 설치되고, 밀봉제(1305)에 의해 접착되어 있다. 그리고, 제 1 및 제 2 필름기판에 액정재료(1318)가 주입되어 있다. 이때, 도시는 하지 않지만, 제 1 및 제 2 필름기판 사이를 유지하기 위해 스페이서가 적절히 설치되어 있다.
도시하지 않고 있지만, 필름기판으로부터 물이나 산소가 침입하지 않도록, 폴리비닐알코올이나 에틸렌 비닐알코올 공중합체 등의 유기재료 또는 폴리실라잔이나 산화규소 등의 무기재료, 또는 그들의 적층으로 이루어진 배리어막으로 필름기판을 덮으면 된다.
또한, 제작공정에서 약품으로부터 보호하기 위해, 보호층을 설치하여도 된다. 보호층으로서는, 자외선 경화성 수지 또는 열경화성 수지를 사용할 수 있다.
그리고, 도 26a 및 도 26b와 마찬가지로 이방성 도전수지(ACF)에 의해 배선과, FPC가 접속되어, 비디오신호나 클록신호를 받아들인다. 이때, 가압이나 가열에 의한 FPC와의 접속에는, 크랙이 생기지 않도록 주의가 필요하다.
이와 같이 하여, 필름기판 상에 설치된 TFT를 구비한 액정표시장치가 완성된다. 본 발명의 TFT를 구비한 액정표시장치는, 낙하하더라도 깨어지기 어렵고, 경량이다. 또한, 필름기판은, 대량생산을 행할 수 있을 뿐만 아니라, 액정표시장치의 대형화를 달성할 수 있다.
(실시예 8)
본 발명의 실시예에 관해, 도 28을 사용하여 설명한다. 본 실시예에서는, 동일한 절연표면 상에 화소부와 해당 화소부를 제어하는 구동회로, 기억회로, 및 제어장치와 연산장치를 갖는 CPU를 탑재한 패널에 관해 설명한다.
도 28은 패널의 외관을 나타낸다. 해당 패널은, 기판(3009) 상에 복수의 화소가 매트릭스 형태로 배치된 화소부(3000)를 갖는다. 화소부(3000)의 주변에는, 화소부(3000)를 제어하는 주사선 구동회로(3001), 신호선 구동회로(3002)를 갖는다. 화소부(3000)에서는, 구동회로에서 공급되는 신호에 따라서 화상을 표시한다.
대향기판은, 화소부(3000) 및 구동회로(3001, 3002) 상에만 설치하여도 되고, 전체면에 설치하여도 된다. 단, 발열할 우려가 있는 CPU(3008)에는, 방열판이 접하도록 배치하는 것이 바람직하다.
또한, 상기 패널은, 구동회로(3001, 3002)를 제어하는 VRAM(3003)(video random access memory)와, VRAM(3003)의 주변에 디코더(3004, 3005)를 갖는다. 또한, 패널은 RAM(3006), RAM(3006)의 주변에 있는 디코더(3007)와, CPU(3008)를 갖는다.
기판(3009) 상의 회로를 구성하는 모든 소자는, 비정질 반도체에 비해 전계효과 이동도가 높고, ON 전류가 큰 다결정 반도체(폴리실리콘)에 의해 형성되어 있다. 따라서, 한 개의 절연표면 상에서 복수의 회로를 일체로 형성할 수 있다. 또한, 화소부(3001) 및 구동회로(3001, 3002)와, 다른 회로는 우선 지지기판 상에 제작 후, 본 발명의 박리방법에 의해 박리하여 서로 부착시킴으로써, 가요성 기판(3009) 상에서 일체 구조를 실현하고 있다. 이때, 화소부에 배치된 복수의 화소의 구성은 한정되지 않지만, 복수의 화소의 각각에 SRAM을 배치함으로써 형성된다. 따라서, VRAM(3003) 및 RAM(3006)의 배치를 생략하여도 된다.
(실시예 9)
본 발명은 다양한 전자기기에 적용할 수 있다. 전자기기로서는, 휴대정보단말(휴대전화기, 모바일컴퓨터, 휴대형 게임기 또는 전자서적 등), 비디오카메라, 디지털카메라, 고글형 디스플레이, 디스플레이, 네비게이션 시스템 등을 들 수 있다. 이들 전자기기의 구체예를 도 29a 내지 도 29e에 나타낸다.
도 29a는 디스플레이로서, 프레임(4001), 음성출력부(4002), 표시부(4003) 등을 포함한다. 본 발명은 표시부(4003)에 사용한다. 표시장치는, 퍼스널컴퓨터용, TV 방송 수신용, 광고표시용 등 모든 정보표시장치가 포함된다.
도 29b는 모바일컴퓨터로서, 본체(4101), 스타일러스(4102), 표시부(4103), 조작버튼(4104), 외부 인터페이스(4105) 등을 포함한다. 본 발명의 표시장치는 표시부(4103)에 사용한다.
도 29c는 게임기로서, 본체(4201), 표시부(4202), 조작버튼(4203) 등을 포함한다. 본 발명은 표시부(4202)에 사용한다. 도 29d는 휴대전화기로서, 본체(4301), 음성출력부(4302), 음성입력부(4303), 표시부(4304), 조작스위치(4305), 안테나(4306) 등을 포함한다. 본 발명은 표시부(4304)에 사용한다.
도 29e는 전자북 리더로서, 표시부(4401) 등을 포함한다. 본 발명은 표시부(4202)에 사용한다.
이상과 같이, 본 발명의 적용범위는 매우 넓어, 모든 분야의 전자기기에 사용하는 것이 가능하다. 특히, 박형 및/또는 경량이 실현되는 본 발명은, 도 29a∼도 29e에 도시된 전자기기에 대단히 유효하다.
본 발명의 박리방법을 사용하는 것에 의해, 전체면에서 박리할 수 있기 때문에, 수율이 좋고, 플렉시블한 필름기판 상에 TFT 등을 형성할 수 있다. 또한, 본 발명은 TFT 등에 레이저 등에 의한 부하를 거는 일이 없다. 그리고, 해당 TFT 등을 갖는 발광장치, 액정표시장치의 표시부 등은, 얇아지고, 낙하하더라도 깨어지기 어려우며, 경량이다. 또한, 곡면이나 이형 형상에서의 표시가 가능해진다.
본 발명에 의해 형성되는 필름기판 상의 TFT는, 대량생산을 행할 수 있을 뿡 아니라, 표시장치의 대형화를 달성할 수 있다. 또한, 본 발명에서는 전사 이전에 TFT 등을 형성하는 제 1 기판을 재이용할 수 있고, 또한 저가의 필름기판을 사용하기 때문에 반도체장치의 저비용화를 달성할 수 있다.
도 1a 내지 도 1e는 본 발명의 박리공정을 나타낸 도면
도 2는 본 발명에 있어서의 실험시료를 나타낸 도면.
도 3a 및 도 3b는 본 발명에 있어서의 실험시료 A의 TEM 사진 및 모식도를 나타낸 도면.
도 4a 및 도 4b는 본 발명에 있어서의 실험시료 B의 TEM 사진 및 모식도를 나타낸 도면.
도 5a 및 도 5b는 본 발명에 있어서의 실험시료 C의 TEM 사진 및 모식도를 나타낸 도면.
도 6a 및 도 6b는 본 발명에 있어서의 실험시료 D의 TEM 사진 및 모식도를 나타낸 도면.
도 7a 및 도 7b는 본 발명에 있어서의 실험시료 E의 TEM 사진 및 모식도를 나타낸 도면.
도 8a 및 도 8b는 본 발명에 있어서의 실험시료 A의 EDX 스펙트럼 및 정량결과를 나타낸 도면.
도 9a 및 도 9b는 본 발명에 있어서의 실험시료 B의 EDX 스펙트럼 및 정량결과를 나타낸 도면.
도 10a 및 도 10b는 본 발명에 있어서의 실험시료 C의 EDX 스펙트럼 및 정량결과를 나타낸 도면.
도 11a 내지 도 11d는 본 발명에 있어서의 실험시료를 나타낸 도면.
도 12a 및 도 12b는 본 발명에 있어서의 실험시료 1의 TEM 사진 및 모식도를 나타낸 도면.
도 13a 및 도 13b는 본 발명에 있어서의 실험시료 2의 TEM 사진 및 모식도를 나타낸 도면.
도 14a 및 도 14b는 본 발명에 있어서의 실험시료 3의 TEM 사진 및 모식도를 나타낸 도면.
도 15a 및 도 15b는 본 발명에 있어서의 실험시료 4의 TEM 사진 및 모식도를 나타낸 도면.
도 16s 내지 도 16c는 본 발명에 있어서의 실험시료 A 내지 C의 XPS 측정값을 나타낸 도면.
도 17a 내지 도 17f는 도 16 내지 도 16c에 나타낸 XPS 측정값을 규격화한 도면.
도 18a 내지 도 18c는 본 발명에 있어서의 실험시료 A 내지 C의 XPS 측정값을 나타낸 도면.
도 19a 및 도 19b는 본 발명의 박리후의 기판측의 TEM 사진 및 모식도를 나타낸 도면.
도 20a 및 도 20b는 본 발명의 박리후의 반도체막측의 TEM 사진 및 모식도를 나타낸 도면.
도 21은 본 발명에 있어서의 시료 A의 SIMS를 나타낸 도면.
도 22는 본 발명에 있어서의 시료 B의 SIMS를 나타낸 도면.
도 23은 본 발명에 있어서의 시료 C의 SIMS를 나타낸 도면.
도 24a 및 도 24b는 본 발명의 박리후의 XPS 측정값을 나타낸 도면.
도 25a 및 도 25b는 도 24a 및 도 24b에 나타낸 XPS 측정값을 파형해석한 도면.
도 26a 및 도 26b는 본 발명에 의해 형성되는 발광장치를 나타낸 도면.
도 27a 및 도 27b는 본 발명에 의해 형성되는 액정표시장치를 나타낸 도면.
도 28은 본 발명에 의해 형성되는 CPU를 나타낸 도면.
도 29a 내지 도 29e는 본 발명에 의해 형성되는 전자기기를 나타낸 도면.
도 30a 및 도 30b는 본 발명의 실험결과를 나타낸 도면.
도 31은 본 발명의 실험결과를 나타낸 도면.
도 32는 본 발명의 실험결과를 나타낸 도면.

Claims (16)

  1. 기판 위에 텅스텐으로 이루어진 막을 형성하는 단계와,
    상기 텅스텐으로 이루어진 막 위에 반도체소자와 산화막을 포함하는 피박리층을 형성해서, 상기 산화막과 상기 텅스텐으로 이루어진 막 사이에 삽입된 텅스텐 산화물을 포함하는 산화물층을 형성하는 단계와,
    열처리를 행해서, 상기 산화물층 내의 상기 텅스텐 산화물의 조성을 변경하는 단계와,
    상기 텅스텐으로 이루어진 막으로부터 상기 피박리층을 분리하는 단계를 포함하고,
    상기 반도체소자는 상기 산화막 위에 설치되고,
    상기 분리는 상기 산화물층 내에서 또는 상기 산화물층과 상기 텅스텐으로 이루어진 막과의 경계에서 일어나는 반도체장치의 제조방법.
  2. 기판 위에 텅스텐으로 이루어진 막을 형성하는 단계와,
    상기 텅스텐으로 이루어진 막 위에 반도체소자와 산화막을 포함하는 피박리층을 형성해서, 상기 산화막과 상기 텅스텐으로 이루어진 막 사이에 삽입된 WO2 및 WO3을 포함하는 산화물층을 형성하는 단계와,
    열처리를 행해서, 상기 산화물층 내의 WO2 및 WO3의 조성비를 변경하는 단계와,
    상기 텅스텐으로 이루어진 막으로부터 상기 피박리층을 분리하는 단계를 포함하고,
    상기 반도체소자는 상기 산화막 위에 설치되고,
    상기 분리는 상기 산화물층 내에서 또는 상기 산화물층과 상기 텅스텐으로 이루어진 막과의 경계에서 일어나는 반도체장치의 제조방법.
  3. 기판 위에 텅스텐으로 이루어진 막을 형성하는 단계와,
    상기 텅스텐으로 이루어진 막 위에 반도체소자와 산화막을 포함하는 피박리층을 형성해서, 상기 산화막과 상기 텅스텐으로 이루어진 막 사이에 삽입된 WO2 및 WO3을 포함하는 산화물층을 형성하는 단계와,
    열처리를 행해서, 상기 산화물층 내에서 WO3의 일부를 WO2로 변경하는 단계와,
    상기 텅스텐으로 이루어진 막으로부터 상기 피박리층을 분리하는 단계를 포함하고,
    상기 반도체소자는 상기 산화막 위에 설치되고,
    상기 분리는 상기 산화물층 내에서 또는 상기 산화물층과 상기 텅스텐으로 이루어진 막과의 경계에서 일어나는 반도체장치의 제조방법.
  4. 기판 위에 텅스텐으로 이루어진 막을 형성하는 단계와,
    상기 텅스텐으로 이루어진 막 위에 반도체소자와 산화막을 포함하는 피박리층을 형 성해서, 상기 산화막과 상기 텅스텐으로 이루어진 막 사이에 삽입된 WO2 및 WO3을 포함하는 산화물층을 형성하는 단계와,
    열처리를 행해서, 상기 산화물층 내의 WO2 및 WO3의 조성비를 변경하는 단계와,
    상기 텅스텐으로 이루어진 막으로부터 상기 피박리층을 분리하는 단계를 포함하고,
    상기 반도체소자는 상기 산화막 위에 설치되고,
    상기 분리는 상기 산화물층 내의 WO2와 WO3의 경계에서 일어나는 반도체장치의 제조방법.
  5. 기판 위에 텅스텐으로 이루어진 막을 형성하는 단계와,
    상기 텅스텐으로 이루어진 막 위에 반도체소자와 산화막을 포함하는 피박리층을 형성해서, 상기 산화막과 상기 텅스텐으로 이루어진 막 사이에 삽입된 WO2 및 WO3을 포함하는 산화물층을 형성하는 단계와,
    열처리를 행해서, 상기 산화물층 내에서 WO3의 일부를 WO2로 변경하는 단계와,
    상기 텅스텐으로 이루어진 막으로부터 상기 피박리층을 분리하는 단계를 포함하고,
    상기 반도체소자는 상기 산화막 위에 설치되고,
    상기 분리는 상기 산화물층 내의 WO2와 WO3의 경계에서 일어나는 반도체장치의 제조방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 열처리를, 적어도 430℃에서 행하는 반도체장치의 제조방법.
  7. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 산화막을, 스퍼터링법으로 형성하는 반도체장치의 제조방법.
  8. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 텅스텐으로 이루어진 막의 막 두께는 10nm 내지 200nm인 반도체장치의 제조방법.
  9. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 산화물층의 막 두께는 0.1nm 내지 5nm인 반도체장치의 제조방법.
  10. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 반도체소자는 Si를 포함하는 반도체장치의 제조방법.
  11. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 반도체소자는 TFT, 박막 다이오드, 광전변환소자, 실리콘 저항소자 및 센서소자로 이루어진 그룹으로부터 선택되는 반도체장치의 제조방법.
  12. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 피박리층을 플렉시블 기판에 부착하는 단계를 더 포함하는 반도체장치의 제조방법.
  13. 제 12 항에 있어서,
    상기 플렉시블 기판은 플라스틱 기판인 반도체장치의 제조방법.
  14. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    제 2 기판을 상기 피박리층에 부착하는 단계와,
    상기 기판을 분리한 후에 상기 피박리층에 제 3 기판을 부착하는 단계와,
    상기 제 2 기판과 상기 피박리층을 분리하는 단계를 더 포함하고,
    상기 제 3 기판은 플렉시블 기판인 반도체장치의 제조방법.
  15. 제 14 항에 있어서,
    상기 플렉시블 기판은 플라스틱 기판인 반도체장치의 제조방법.
  16. 기판 위에 금속으로 이루어진 막을 형성하는 단계와,
    상기 금속으로 이루어진 막 위에 반도체소자와 산화막을 포함하는 피박리층을 형성해서, 상기 산화막과 상기 금속으로 이루어진 막 사이에 삽입된 금속 산화물을 포함하는 산화물층을 형성하는 단계와,
    열처리를 행해서, 상기 산화물층 내의 상기 금속 산화물의 조성을 변경하는 단계와,
    상기 금속으로 이루어진 막으로부터 상기 기판을 분리하는 단계를 포함하고,
    상기 반도체소자는 상기 산화막 위에 설치되고,
    상기 분리는 상기 산화물층 내에서 또는 상기 산화물층과 상기 금속으로 이루어진 막과의 경계에서 일어나는 반도체장치의 제조방법.
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Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001007340A (ja) 1999-06-25 2001-01-12 Toshiba Corp アクティブマトリクス基板及びその製造方法、素子形成基板、中間転写基板
JP2001125138A (ja) 1999-10-25 2001-05-11 Seiko Epson Corp 薄膜デバイスの剥離方法、アクティブマトリクス基板及び液晶表示装置
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