[go: up one dir, main page]

KR100968182B1 - 고이동도 벌크 실리콘 ｐｆｅｔ - Google Patents

고이동도 벌크 실리콘 ｐｆｅｔ Download PDF

Info

Publication number
KR100968182B1
KR100968182B1 KR1020077005933A KR20077005933A KR100968182B1 KR 100968182 B1 KR100968182 B1 KR 100968182B1 KR 1020077005933 A KR1020077005933 A KR 1020077005933A KR 20077005933 A KR20077005933 A KR 20077005933A KR 100968182 B1 KR100968182 B1 KR 100968182B1
Authority
KR
South Korea
Prior art keywords
single crystal
crystal silicon
layer
region
polysilicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020077005933A
Other languages
English (en)
Other versions
KR20070051901A (ko
Inventor
브랜트 에이 앤더슨
루이스 디 랜제로티
에드워드 제이 노왁
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 인터내셔널 비지네스 머신즈 코포레이션
Publication of KR20070051901A publication Critical patent/KR20070051901A/ko
Application granted granted Critical
Publication of KR100968182B1 publication Critical patent/KR100968182B1/ko
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D44/00—Charge transfer devices
    • H10D44/40—Charge-coupled devices [CCD]
    • H10D44/45—Charge-coupled devices [CCD] having field effect produced by insulated gate electrodes 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/751—Insulated-gate field-effect transistors [IGFET] having composition variations in the channel regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/01—Manufacture or treatment
    • H10D62/021—Forming source or drain recesses by etching e.g. recessing by etching and then refilling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/351—Substrate regions of field-effect devices
    • H10D62/357—Substrate regions of field-effect devices of FETs
    • H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
    • H10D62/371—Inactive supplementary semiconductor regions, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/258—Source or drain electrodes for field-effect devices characterised by the relative positions of the source or drain electrodes with respect to the gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/258—Source or drain electrodes for field-effect devices characterised by the relative positions of the source or drain electrodes with respect to the gate electrode
    • H10D64/259—Source or drain electrodes being self-aligned with the gate electrode and having bottom surfaces higher than the interface between the channel and the gate dielectric
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0167—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0188—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/035—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon carbide [SiC] technology

Landscapes

  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 전계 효과 트랜지스터(FET; field effect transistor, 100) 및 FET를 제조하는 방법을 제공한다. FET는 게이트 유전체층(155)의 상부면(170)에 형성된 게이트 전극(165)을 포함하는데, 게이트 유전체층은 단결정 실리콘 채널 영역(110)의 상부면(160)에 위치하고, 단결정 실리콘 채널 영역은 Ge 포함층(135)의 상부면에 위치하고, Ge 포함층은 단결정 실리콘 기판(150)의 상부면에 위치하고, Ge 포함층은 단결정 실리콘 기판의 상부면의 제1 유전체층(215A)과 제2 유전체층(215B) 사이에 위치한다.
Figure R1020077005933
FET, PFET, NFET, 감소된 실리콘 면적, 감소된 전력 소비, 높은 스위칭 속도

Description

고이동도 벌크 실리콘 ＰＦＥＴ {HIGH-MOBILITY BULK SILICON PFET}
본 발명은 전계 효과 트랜지스터(FET; field effect transistors) 분야에 관한 것으로, 보다 상세하게는 고이동도 PFET(p-channel field effect transistors) 및 고이동도 PFET의 제조 방법에 관한 것이다.
CMOS(complimentary metal-oxide-silicon) 기술이 다수의 집적 회로에서 사용되고 있다. CMOS 기술은 흔히 NFETs로 단축되는 n-MOSFET(n-channel metal-oxide-silicon field effect transistors) 및 흔히 PFETs로 단축되는 p-MOSFET(p-channel metal-oxide-silicon field effect transistors)을 이용한다. 통상적인 NFET 및 PFET가 업계에 널리 공지되어 있고, 단결정 실리콘(single-crystal silicon)에 형성된 채널 영역의 대향 측면에 소스 영역 및 드레인 영역을 포함하는데, 게이트 전극은 그것 자체가 채널 영역의 상단에 형성된 게이트 유전체층의 상단에 형성된다.
NFETs 및 PFETs가 고성능 회로에서 사용되는 경우, NFETs와 PFETs 간의 캐리어 이동도 차이를 극복하여 PFETs가 전반적인 회로 스위칭 속도를 제한하지 않도록 하기 위해서는, PFETs가 NFETs보다 커야 한다. PFETs에서의 홀 이동도(hole mobility)는 NFETs의 전자 이동도의 약 25%이다. 현대의 집적 회로가 대다수 애플 리케이션에서 좀더 작아져야 하고 전력을 덜 소비해야 하는 시점에, PFETs가 커질수록 보다 넓은 실리콘 면적 및 보다 높은 전력을 요한다.
따라서, 종래의 PFETs에 비해 감소된 실리콘 면적 및 전력 소비에서 높은 스위칭 속도를 갖는 향상된 PFET, 및 향상된 PFET과 동시에 제조될 수 있는 NFET 모두에 대한 필요성이 존재한다.
본 발명은, PFET 채널에 스트레스(stress)를 도입하는 것에 의해, 종래의 PFETs에 비해 감소된 실리콘 면적 및 전력 소비에서 높은 스위칭 속도를 갖는 향상된 PFET 뿐만 아니라, 향상된 PFET과 동시에 제조될 수 있는 NFET 모두를 제공한다.
본 발명의 제1 태양은 게이트 유전체층의 상부면에 형성된 게이트 전극을 포함하는 FET(field effect transistor)인데, 게이트 유전체층은 단결정 실리콘 채널 영역 상부면에 위치하고, 단결정 실리콘 채널 영역은 Ge 포함층(Ge comprising layer) 상부면에 위치하며, Ge 포함층은 단결정 실리콘 기판 상부면의 제1 유전체층과 제2 유전체층 사이에 위치한다.
본 발명의 제2 태양은 FET의 제조 방법으로서, (a) 단결정 실리콘 기판을 제공하는 단계로서, 단결정 실리콘 기판은 단결정 실리콘 기판의 상부면에 형성된 단결정 Ge 포함층과, 단결정 Ge 포함층의 상부면에 형성된 단결정 실리콘층을 갖는 것인, 단계; (b) 단결정 실리콘층의 상부면에 게이트 유전체층을 형성하는 단계; (c) 유전체층의 상부면에 게이트 전극을 형성하는 단계; (d) 단결정 실리콘층을 제거하여 단결정 실리콘 아일랜드(island)를 형성하고, 단결정 Ge 포함층의 일부를 제거하여 게이트 전극 아래에 단결정 실리콘층과 단결정 Ge 포함층이 게이트 전극에 의해 보호되지 않는 단결정 실리콘의 아일랜드를 형성하는 단계; (e) 게이트 전극에 의해 보호되지 않는 단결정 Ge 포함층의 잔류부의 전부와, 게이트 전극 아래의 단결정 Ge 포함층 일부분을 산화하여, 단결정 실리콘 아일랜드 아래에 단결정 Ge 포함 아일랜드를 형성하는 단계로서, 단결정 Ge 포함 아일랜드는 제1 측면에 제1 유전체층을, 그리고 단결정 Ge 포함 아일랜드의 대향하는 제2 측면에 제2 유전체층을 갖고, 제1 유전체층 및 제2 유전체층은 게이트 전극 아래로 각각 연장하는 것인, 단계; 및 (f) 제1 유전체층상에 폴리실리콘 소스 영역을 형성하고 제2 유전체층상에 폴리실리콘 드레인 영역을 형성하는 단계로서, 폴리실리콘 소스 영역과 폴리실리콘 드레인 영역은 단결정 실리콘 채널 아일랜드의 대향 측면과 접경하는 것인, 단계를 포함한다.
본 발명의 사양은 첨부된 청구범위에서 기술된다. 그러나, 본 발명 자체는, 첨부 도면과 함께 판독되는 경우, 예시적 실시예에 대한 다음의 상세한 설명을 참조하는 것에 의해, 이해가 가장 양호할 것이다.
도 1은 본 발명에 따른 PFET(100)의 단면도이다.
도 2a 내지 도 2p는 도 1의 PFET(100) 제조를 예시하는 단면도들이다.
도 3a 내지 도 3d는 단독으로, 또는 도 1의 PFET(100)와 동시에 제조될 수 있는 도 4의 NFET(300) 제조를 예시하는 단면도들이다.
도 4는, 본 발명에 따라 단독으로, 또는 도 1의 PFET(100)과 동시에 제조될 수 있는 NFET(300)의 단면도이다.
도 1은 본 발명에 따른 PFET(100)의 단면도이다. 도 1은 PFET(100)의 채널 길이 방향에 따른 단면도이다. 도 1에서, PFET(100)는 게이트(105); 게이트(105) 아래의 n도핑된 단결정 실리콘 영역(110), [PFET(100)와 인접하지만 기술적으로 PFET(100)의 일부는 아닌] STI(shallow trench isolation;115)와 접경하는 p도핑된 폴리실리콘 소스 영역(120A); (점선에 의해 경계지어진) 단결정 실리콘 영역(110)으로 연장하고 게이트(105) 아래로 연장하는 단결정 실리콘 소스 영역(125A); STI(115)와 접경하는 p도핑된 폴리실리콘 드레인 영역(120B); 및 폴리실리콘 드레인 영역(120B)과 접경하며, (점선에 의해 경계지어진) 단결정 실리콘 영역(110)으로 연장하고 게이트(105) 아래로 연장하는 p도핑된 단결정 실리콘 드레인 영역(125B)을 포함한다. PFET(100)는, 폴리실리콘 소스 영역(120A) 및 단결정 실리콘 소스 영역(125A) 아래에, STI(115)로부터 게이트(105) 아래로 연장하는 매몰(buried) 유전체층(130A); 및 드레인 영역(120B) 및 단결정 실리콘 드레인 영역(125B) 아래에, STI(115)로부터 게이트(105) 아래로 연장하는 매몰 유전체층(130B)을 더 포함한다. 또한, PFET(100)는 단결정 실리콘 영역(110) 아래에, 매몰 유전체층(130A 및 130B) 사이에서 연장하는 단결정 Ge 포함층(135); 매몰 유전체층(130A 및 130B) 및 Ge 포함층(135) 아래의 N웰(145); 및 매몰 유전체층(130A 및 130B) 및 Ge 포함층(135) 아래의 [실리콘 기판(150)의] 단결정 실리콘 N웰(145) 에, STI(115)에 의해 경계지어진, 역행성 N형 이온 주입 피크(140;retrograde N-type ion-implant peak)도 포함한다.
폴리실리콘 소스 영역(120A) 및 단결정 실리콘 소스 영역(125A)은 물리적 및 전기적으로 접촉하고, 구조적 및 전기적으로 PFET(100)의 소스를 포함함은 물론이다. 마찬가지로, 폴리실리콘 드레인 영역(120B) 및 단결정 실리콘 드레인 영역(125B)은 물리적 및 전기적으로 접촉하고, 구조적 및 전기적으로 PFET(100)의 드레인을 포함함은 물론이다.
게이트(105)는 단결정 실리콘 영역(110) 상부면(160)의 게이트 유전체층(155), 게이트 유전체층(155) 상부면(170)의 p도핑되거나 도핑되지 않은 폴리실리콘 게이트 전극(165), 및 게이트 전극(165) 상부면의 캐핑층(175; capping layer)을 포함한다. 게이트 전극(165)의 대향 측벽(190A 및 190B)에는 각각 선택적인 측벽 절연층(185A 및 185B)이 형성되고, 대응하는 측벽 절연층(185A 및 185B)의 외부면(200A 및 200B)에는 각각 절연 스페이서(195A 및 195B)가 형성된다. 도 1에서는, 스페이서(195A 및 195B) 아래로 연장하는 게이트 유전체층(155)이 예시된다. 다른 방법으로, 게이트 유전체층은 스페이서(195A 및 195B) 아래로 부분적으로 연장할 수 있거나, 전혀 연장하지 않을 수도 있다.
채널 영역(205)은 단결정 실리콘 영역(110)에 정의된다. 채널 영역(205)은 단결정 실리콘 소스 영역(125A)과 단결정 실리콘 드레인 영역(125B) 사이의 기판(150) 상부면(160)에 인접한 일부를 포함할 수 있거나, 채널 영역(205)은 단결정 실리콘 소스 영역(125A)과 단결정 실리콘 드레인 영역(125B) 사이의 단결정 실리콘 영역(110) 모두를 포함할 수도 있다. 단결정 실리콘 영역(110)은 도 1에 예시된 바와 같이 스페이서(195A 및 195B) 아래로 연장하거나, 또는 스페이서(195A 및 195B) 아래로 스페이서(195A 및 195B)를 지나 STI(115)쪽으로 연장할 수도 있다.
매몰 유전체층(130A)은 제1 영역(210A) 및 제2 영역(215A)을 포함한다. 제2 영역(215A)은 제1 영역(210A)보다 더 두껍다. 제1 영역(210A)은 STI(115)로부터 폴리실리콘 소스 영역(120A) 아래로 연장하여 스페이서(195A) 아래에서 제2 영역(215A)과 만난다. 제2 영역(215A)은 스페이서(195A) 아래의 제1 영역(210A)으로부터 게이트(105) 아래의 Ge 포함층(135)까지 연장한다.
매몰 유전체층(130B)은 제1 영역(210B) 및 제2 영역(215B)을 포함한다. 제2 영역(215B)은 제1 영역(210B)보다 더 두껍다. 제1 영역(210B)은 STI(115)로부터 폴리실리콘 드레인 영역(120B) 아래로 연장하여 스페이서(195B) 아래에서 제2 영역(215A)과 만난다. 제2 영역(215B)은 스페이서(195A) 아래의 제1 영역(210B)으로부터 게이트(105) 아래의 Ge 포함층(135)까지 연장한다.
제2 영역(215A)의 상부면(220A)은 Ge 포함층(135)으로부터 (기판(150)의 표면(160)을 향해) 위쪽으로 기울어져 스페이서(195A) 아래에서 폴리실리콘 소스 영역(120A)과 만난다. 제2 영역(215A)의 하부면(225A)은 Ge 포함층(135)으로부터 (기판(150)의 표면(160)으로부터 멀어지도록) 아래쪽으로 기울어져 스페이서(195A) 아래에서 제1 영역(210A)과 만난다. 제2 영역(215B)의 상부면(220B)은 Ge 포함층(135)으로부터 위쪽으로 기울어져 스페이서(195B) 아래에서 폴리실리콘 드레인 영역(120B)과 만난다. 제2 영역(215B)의 하부면(225B)은 Ge 포함층(135)으로부터 아래쪽으로 기울어져 스페이서(195B) 아래에서 제1 영역(210B)과 만난다.
[기판(150)의 상부면(160)에 대해] 수평으로부터 약 50% 정도인, 매몰 유전체층(130A)의 제2 영역(215A)의 상부면(220A)과 매몰 유전체층(130B)의 제2 영역(215B)의 상부면(220B)의 상향 기울기는 약 50 메가-파스칼에서 약 1000 메가-파스칼의 스트레스를 단결정 실리콘 영역(110) 및 채널 영역(205)의 결정 격자에 분배한다. PFETs의 실리콘 격자의 실리콘에 대한 스트레스는 홀 이동도 및 그에 따른 PFET의 드레인 전류를 증가시킴으로써, 유리하게는 소정 PFET 드레인 전류 등급을 위해 요구되는 PFET의 실리콘 면적을 감소시키는데 사용될 수 있다.
도 2a 내지 도 2p는 도 1의 PFET(100) 제조를 예시하는 단면도들이다. 도 2a에서, 단결정 실리콘 기판(150)은 단결정 실리콘 기판(150)의 상부면(230)에 형성된 Ge 포함층(135)과, Ge 포함층(135)의 상부면(235)에 형성된 단결정 실리콘층(240)을 갖는다. 단결정(single-crystal) 실리콘 기판은 단결정(mono-crystalline) 실리콘 기판 또는 벌크 실리콘 기판이라고도 불려진다. 제1 일례에서, Ge 포함층(135)은 Si(1-X)GeX를 포함하는데, 여기에서, X는 약 0.15 내지 약 0.5에 해당한다. 제2 일례에서, Ge 포함층(135)은 Si(1-X-Y)GeXCY를 포함하는데, 여기에서, X는 약 0.15 내지 약 0.5에 해당하고, Y는 약 0 내지 약 0.1에 해당한다. 단결정 SiGe층은 SiH4 및 GeH4를 사용하는 LPCVD(low pressure chemical vapor deposition)에 의해 에피택셜 형성될 수 있다. 단결정 SiGeC층은 SiH4, GeH4, 및 CH3SiH3의 화합물 또는 C2H6를 사용하는 LPCVD에 의해 에피택셜 형성될 수 있다. 일례에서, Ge 포함층(135)은 약 10 nm 내지 약 100 nm 두께이다. 단결정 실리콘층은 SiH4 및/또는 H2를 사용하는 LPCVD에 의해 에피택셜 형성될 수 있다. 일례에서, 단결정 실리콘층(240)은 약 5 nm 내지 약 50 nm 두께이다.
도 2b에서는, STI(115)가 형성된다. STI(115)는 단결정 실리콘층(240)의 상부면(245)으로부터 단결정 실리콘층(240) 및 단결정 Ge 포함층(135)을 통해 기판(150)으로 연장한다. STI(115)는 단결정 Ge 포함층(135)을 통해 기판(150)으로 트렌치를 반응성 이온 에칭(RIE)하고, 그 결과의 트렌치를 SiO2 또는 TEOS(tetraethoxysilane) 옥사이드와 같은 절연체를 증착하여 채우며, 단결정 실리콘층(240)의 상부면(245)까지 CMP(chemical-mechanical polishing)하여 과도한 절연체를 제거하는 것에 의해 형성될 수 있다.
도 2c에서는, 비소 또는 인과 같은 N도펀트의 이온 주입에 의해 기판(150)에 n웰(145)이 형성된다. n웰(145)은 STI(145) 아래로 연장하는 것으로 예시되어 있지만, n웰(145)은 STI와 거의 같은 높이이거나 좀더 얕을 수도 있다.
도 2d에서는, 비소와 같은 N도펀트를 사용해 역행성 이온 주입이 수행된다. 역행성 이온 주입은, 이온 주입이 수행되는 재료의 표면 아래에서 피크 농도를 갖는 이온 주입으로서 정의된다. 역행성 이온 주입의 피크(140)는 Ge 포함층(240) 상부면(235) 아래의 거리(D)에 위치한다.
도 2e에서는, 게이트 유전체층(155)이 단결정 실리콘층(240)의 상부면(245) 에 형성된다. 일례에서, 게이트 유전체층(155)은 증착 SiO2 또는 열 SiO2(thermal SiO2)를 포함하지만, 업계에 공지되어 있는 임의의 게이트 유전체일 수도 있다. n도핑되거나 도핑되지 않은 폴리실리콘층(250)이 게이트 유전체층(155)의 상부면(170)에 형성된다. 폴리실리콘은 SiH4(및, 제조시 이 시점에서 게이트가 도핑되어야 한다면, 선택적으로 AsH4 또는 PH4)를 사용하는 CVD에 의해 형성될 수 있다. 캐핑층(175)이 폴리실리콘층(250)의 상부면(255)에 형성된다. 일례에서, 캐핑층(175)은 열 SiO2층 상에 TEOS 옥사이드층을 포함한다.
도 2f에서는, 포토리소그래피 프로세스가 수행되고 캐핑층(175)이 패터닝되어, 폴리실리콘층(250;도 2e 참조)의 원치 않는 부분을 에칭 제거하여 잔류한 캐핑층(175) 아래에 게이트 전극(165)을 형성하기 위한 하드 마스크로서 사용된다.
도 2g에서는, 게이트 전극(165)의 측벽(190)에 선택적인 측벽 절연층(185; sidewall isolation layer)이 형성된다. 그 다음, 예컨대 붕소를 사용하는 선택적인 p도펀트 확장 이온 주입 및/또는, 예컨대 비소를 사용하는 선택적인 N도펀트 할로 이온 주입(halo ion implant)이 수행되어 단결정 실리콘층(240)에 확장/할로 영역(260)을 형성한다. 확장 및 할로 주입은 단결정 실리콘층(240)의 상부면(245)에 대해 90°가 아닌 각도에서 수행될 수 있다. 할로 및 확장 주입은, 그들이 게이트 전극(165) 아래로 연장하기는 하지만, 그들이 게이트 전극 아래로 연장하는 매몰 유전체층(130A 및 130B) 각각의 두꺼운 영역(215A 및 215B) 까지는 연장하지 않도 록(도 1 참조), 수행된다. 할로 및 확장 주입은 얕은 주입이고 Ge 포함층(135) 아래로 연장하지 않는다.
다른 방법으로, 게이트 전극(165)은 형성된 이후지만 측벽 절연층(185)은 형성되기 이전에, 확장 및/또는 할로 이온 주입이 수행될 수도 있다.
도 2h에서는, 측벽 절연층(185)의 외부면(200)에 스페이서(195)가 형성된다. 스페이서(195)는 Si3N4, SiO2, 또는 그들의 조합을 포함할 수 있다. 예를 들어, 스페이서(195)는 각각의 스페이서가 SiO2나 Si3N4로부터 형성되는 다중 중첩 스페이서를 포함할 수 있다. 더 나아가, 다른 방법으로, 앞서 논의된 할로 및 확장 이온 주입 중 하나 또는 모두가 스페이서(195)의 형성 이후에 수행될 수도 있다. 스페이서는 재료의 정각층(conformal layer)을 형성한 다음 RIE 프로세스를 수행하는 것에 의해 형성된다. 게이트 전극(165) 및 스페이서(195)에 의해 보호되지 않는 게이트 유전체층(155)도 RIE 프로세스 또는 다른 프로세스에 의해 제거될 수 있다.
도 2i에서는, 게이트 전극(165) 및 스페이서(195)에 의해 보호되지 않는 단결정 실리콘층(240)의 일부가 제거된다. 또한, Ge 포함층(135)을 에칭하여 단결정 실리콘층(240)이 제거된 영역에서 Ge 포함층을 리세스시킴으로써, Ge 포함층(135)은 이들 영역에서 게이트 전극(165) 및 스페이서(195) 아래에서보다 더 얇다. 일례에서, 게이트 전극(165) 및 스페이서(195)에 의해 보호되지 않는 Ge 포함층(135)은 그것의 원래 두께의 절반으로 얇아진다. 제2 일례에서, 게이트 전극(165) 및 스페이서(195)에 의해 보호되지 않는 Ge 포함층(135)은 약 5 nm 내지 약 50 nm로 얇아진다. 단결정 실리콘층(240) 및 Ge 포함층(135)의 에칭은 캐핑층(175), 스페이서(195), 및 STI(115)의 재료에 대해 Si, SiGe, 및 SiGeC를 선택적으로 에칭하는 RIE 프로세스를 사용해 실현될 수 있다. 캐핑층(175), 스페이서(195), 및 STI(115)가 실리콘 옥사이드로 형성된 일례에서, 적당한 RIE 프로세스는 CF4와 O2의 혼합물을 이용할 것이다.
도 2j에서는, Ge 포함층(135)이 산화되어, Si 및 Ge의 옥사이드를 포함하는 매몰 유전체층(130)을 형성한다. 일례에서는, 약 600℃ 이하에서 H2O 증기와 O2의 혼합물을 사용하는 산화가 수행된다. 이들 조건 하에서, 단결정 SiGe 및 단결정 SiGeC는 단결정 실리콘보다 약 40배 빠르게 산화한다. 산화 동안, 산화된 SiGe 또는 SiGeC의 부피는 약 2배인데, 이 부피의 약 40%는 원래 표면의 아래쪽에 위치하고 이 부피의 약 60%는 원래 표면의 위쪽에 위치한다. 또한, Ge 포함층(135)은, Ge 포함층(135)이 게이트 전극(165) 및 스페이서(195)에 의해 보호되지 않았던 곳에 형성되는 산화 SiGe 또는 SiGeC의 두께와 동일한 거리를 스페이서(195) 및 게이트 전극(165) 아래에서 수평으로 산화한다. Ge 포함층(135)이 노출되지 않았던 곳보다 스페이서(195) 및 게이트 전극(165) 아래에서 Ge 포함층(135)이 더 두꺼웠다는 것도 기억해야 한다. 따라서, 매몰 유전체층(130)은 스페이서(195) 아래에, 게이트 전극(165) 아래로 부분적으로 연장하는 두꺼운 영역(215) 및 매몰 유전체층(130)이 스페이서(195) 및 게이트 전극(165) 아래에 없는 얇은 영역(210)을 포함한다. 일례에서, 매몰 유전체층(130)의 얇은 영역(210)은 약 10 nm 내지 약 100 nm 두께이고, 매몰 유전체층(130)의 두꺼운 영역(215)은 약 10 nm 내지 200 nm 두께로서 스페이서(195) 아래로 약 10 nm 내지 약 200 nm 연장한다.
산화 후에는, 잔류한 Ge 포함층(135)만이 게이트 전극(165) 아래의 아일랜드(island)이다. 또한, SiO2의 얇은 층(265)이 단결정 실리콘층(240)의 노출된 에지에 형성된다. 산화 프로세스의 효과는, 매몰 유전체층(130)의 두꺼운 영역(215)과 스페이서(195) 아래의 게이트 유전체층(155) 사이의 단결정 실리콘층(240) 영역이 인장(strain)된다는 것, 즉, 결정 격자가 표준으로부터 왜곡된다는 것이다.
도 2k에서는, SiO2의 얇은 층(265; 도 2j 참조)이 제거되어 단결정 실리콘 영역(240)의 에지(270)를 노출시킨다.
도 2l에서는, 단결정 실리콘 영역(240)의 에지(270; 도 2k 참조)에 에피택셜 실리콘 영역(275)이 성장된다. 앞서 설명된 바와 같이, 에피택셜 Si는 SiH4를 사용하는 LPCVD에 의해 성장될 수 있다.
도 2m에서는, 폴리실리콘층(280)이 충분한 두께로 형성되어 캐핑층(175) 및 스페이서(195)를 커버한다. 앞서 설명된 바와 같이, 폴리실리콘층(280)은 도핑된 p형이거나 미도핑일 수 있다. 단결정 실리콘층(240)의 에피택셜 영역(275; 도 2l 참조)은 크기가 조금 증가할 수 있고, 그 결과로서 단결정 실리콘 영역(110; 이 또한 도 1 참조)이 발생될 수 있다.
도 2n에서는, CMP 프로세스가 수행됨으로써, 폴리실리콘층(280)의 상부면(285)이 캐핑층(175)의 상부면(290)과 같은 평면에 위치한다.
도 2o에서는, RIE 에칭 백 프로세스(etch back process)가 수행됨으로써, 폴리실리콘층(280; 도 2n 참조)이 스페이서(195)로부터 제거되어, 게이트 유전체층(155)의 단(ends) 및 STI(115)의 상부면(295)을 노출시킨다. 폴리실리콘층(280)은 단결정 실리콘 영역(110), 매몰 유전체층(130), 및 STI(115)에 의해 정의된 공간에 잔류한다.
도 2p에서는, 선택적인 p형(예컨대, 붕소) 이온 주입이 수행되어 잔류한 폴리실리콘층(280; 도 2o 참조)에 p도핑된 폴리실리콘 소스/드레인(120)을 형성한다. p형 이온 주입은 게이트 전극(165)을 도핑하는데도 사용될 수 있다. 폴리실리콘층(280)이 증착될 때 p도핑되었다면, 이러한 p형 이온 주입은, 게이트 전극(165)을 p형 이온 주입하기를 원하는지의 여부에 따라 제거되거나, 또는 그렇지 않을 수도 있다.
도 1로 돌아가면, PFET(100)의 구조는 PFET의 몇가지 동작 파라미터를 향상시킨다. 첫째로, 게이트 전극(165) 아래, 특히, 게이트 전극의 측벽(190A 및 190B) 부근의 비교적 얕은 단결정 실리콘 영역(110)은, 감소된 서브 임계치 전압 스윙(sub-threshold voltage swing; SSWING), 감소된 드레인 유도형 장벽 부하(drain induced barrier loading), 및 더 정확한 임계 전압(VT) 제어와 같은 향상된 단채널(short channel) 특징을 가져온다. 둘째로, 비교적 깊은 폴리실리콘 소스 및 드레인 영역(120A 및 120B)은 더 낮은 소스/드레인 저항을 가져온다. 셋째로, 매몰 유전체층(130A 및 130B)은 종래의 벌크 실리콘 PFET에 비해) 소스/드레인 커패시턴 스를 낮춘다. 넷째로, 매몰 유전체층(130A)의 제2 영역(215A)과 매몰 유전체층(130B)의 제2 영역(215B) 사이의 Ge 포함층(135)은 (높은 Ge 도핑 레벨로 인해) n웰(145)의 전압 바이어스에 의한 VT 제어를 허용한다. 향상된 이들 동작 파라미터는 (본 발명의 PFET과 거의 동일한 채널 폭 및 채널 길이를 가진 종래의 벌크 실리콘 PFET과 비교할 때) 상당히 빠른 PFET를 초래하고, 단채널 길이 디바이스의 포화시 드레인 영역 전류(IDSAT)의 약 42%까지의 증가를 가져온다는 것이 실험적으로 밝혀졌다. 본 발명에 따른 PFET의 제조는 사실상 완료된다.
도 3a 내지 도 3d는, 앞서 설명된 PFET 프로세스를 몇가지 변경하는 것에 의해, 단독으로, 또는 PFET(100; 도 1 참조)와 동시에 제조될 수 있는 NFET(300; 도 4 참조)의 제조를 예시하는 단면도들이다. 이러한 변경들을 설명하기 전에, 업계에 널리 공지되어 있는 대로, PFETs 및 NFETs 모두가 동일한 기판에서 제조될 때, NFETs을 위해서만 필요한 이온 주입 동안 PFETs은 이온 주입으로부터 보호되고, PFETs을 위해서만 필요한 이온 주입 동안 NFETs은 이온 주입으로부터 보호되어야 함은 물론이다. 주로 이러한 보호는 포토레지스트층에 의해 제공된다. 따라서, 다음의 설명에서, 본 발명에 따라 PFETs 및 NFETs이 동시에 제조되고 있다면, PFET의 형성에 대한 이전 설명에서의 그러한 단계들이 PFET에 대해 발생하였다는 것과, 그러한 단계들이 NFET에 대해서도 발생하였을 것이라는 것을 알 수 있어야 한다.
단독으로, 또는 PFET(100; 도 1 참조)와 동시의 NFET(300; 도 4 참조) 제조는, 도 2a 내지 도 2m에 예시되고 전술된 PFET(100;도 1 참조)의 제조와 유사하고, 차이점은 바로 다음에서 설명된다.
도 2c에서는, n웰(145)이 붕소와 같은 p도펀트의 이온 주입에 의해 형성된 p웰로 대체된다. 도 2d에서는, n도핑된 역행성 이온 주입이 붕소와 같은 p도펀트 종(p-dopant species)을 사용하는 p도펀트 역행성 이온 주입으로 대체된다. 도 2g에서는, p도펀트 확장 이온 주입이 비소와 같은 N도펀트 종을 사용하는 N도펀트 확장 이온 주입으로 대체되고, 선택적인 N도펀트 할로 이온 주입은 붕소와 같은 p도펀트 종을 사용하는 p도펀트 이온 확장 주입으로 대체된다.
도 2i와 도 2j에 예시된 프로세스 사이에, 도 3a 및 도 3b에 예시된 프로세스가 수행된다. 도 3a에서는, 지향성(directional) RIE가 수행되어 스페이서(195), 캐핑층(175), 및 게이트 전극(165)에 의해 보호되지 않는 매몰 유전체층(130)의 얇은 영역(210)을 제거한다. 또한, 다른 방법으로, 캐핑층(175)은 Si3N4, 또는 Si3N4 및 SiO2 층으로부터 형성될 수 있다. 도 3b에서는, 등방성 실리콘 에칭이 수행되어 실리콘 기판의 노출된 부분을 제거하고 유전체층(130)의 두꺼운 영역(215)을 언더컷(undercut)한다. STI(115)는 언더컷되지 않는다. 유전체층(130)의 언더컷된 두꺼운 영역(215) 아래로부터 실리콘을 제거하는 것은 단결정 실리콘 영역(110) 및 채널 영역(205; 도 4 참조)으로 미리 도입된 스트레스의 대부분 또는 전부를 제거한다.
NFET을 위해, 도 2l은 도 3c로 대체되고, 도 2o는 도 3d로 대체된다. 도 3c에서는, 단결정 실리콘 영역(240)의 에지(270; 도 2k 참조)에 에피택셜 실리콘 영 역(275)이 성장되고, 실리콘 기판(215)의 노출된 표면에 에피택셜층(285)이 성장된다. 앞서 설명된 바와 같이, 에피택셜 Si는 SiH4를 사용하는 LPCVD에 의해 성장될 수 있다. 도 3d에서는, RIE 에칭 백 프로세스가 수행됨으로써, 폴리실리콘층(280; 도 2n 참조)이 스페이서(195), 게이트 유전체층(155)의 노출된 단, 및 STI(115)의 상부면(295)으로부터 제거된다. 폴리실리콘층(290)은 단결정 실리콘 영역(110), 매몰 유전체층(130)의 두꺼운 영역(215), 에피택셜층(285), 및 STI(115)에 의해 정의된 공간에 잔류한다.
도 2p에서는, 선택적인 p형 이온 주입이 (예를 들어, 비소를 사용하는) 선택적인 N형 이온 주입으로 대체되어 n도핑된 소스/드레인(120)을 형성한다. 본 발명에 따른 NFET 제조는 사실상 완료된다.
도 4는, 본 발명에 따라 단독으로, 또는 도 1의 PFET(100)과 동시에 제조될 수 있는 NFET(300)의 단면도이다. 도 4는, 몇가지 차이점을 제외하면, 도 1과 유사하다. 첫째로, 단결정 영역(110)은 n도핑되는 대신 p도핑되고, 소스 및 드레인 영역(120A 및 120B)은 p도핑되는 대신 n도핑되며, 단결정 영역(125A 및 125B)은 p도핑되는 대신 n도핑되고, n웰(145)은 p웰(145)로 대체된다. 둘째로, 구조적으로, 각각의 유전체층(130A 및 130B)의 얇은 영역(210A 및 210B; 도 1 참조) 및 에피택셜층(285A 및 285B)이 각각의 유전체층(130A 및 130B)의 두꺼운 영역(215A 및 215B) 아래로 연장하는 것이 아니라, 각각의 유전체층(130A 및 130B)의 두꺼운 영역(215A 및 215B) 및 에피택셜층(285A 및 285B) 만이 각각의 폴리실리콘 소스/드레 인 영역(120A 및 120B)과 실리콘 기판(150) 사이에 개재된다. 소스(120A) 및 드레인(120B)으로부터의 소스/드레인 도펀트 종은 각각의 에피택셜층(285A 및 285B)으로 연장하거나, 또는 그렇지 않을 수도 있다.
따라서, 본 발명은 종래의 PFETs에 비해 감소된 실리콘 면적 및 전력 소비에서 높은 스위칭 속도를 갖는 향상된 PFET, 및 향상된 PFET과 동시에 제조될 수 있는 NFET 모두를 제공한다.
본 발명의 실시예에 대한 상기 설명은 본 발명의 이해를 위해 제공된다. 본 발명이 여기에서 설명된 특정 실시예에 한정되지 않으며, 본 발명의 범위를 벗어나지 않고서, 당업자에게 현재적으로 명백할 다양한 변경, 재정렬, 및 대체가 가능함은 물론이다. 따라서, 다음의 청구범위는 발명의 진정한 사상 및 범위 내에 해당되는 그러한 모든 수정 및 변경을 커버하는 것으로 간주된다.

Claims (10)

  1. 전계 효과 트랜지스터(FET; field effect transistor)로서,
    게이트 유전체층의 상부면 상에 형성된 게이트 전극을 포함하고,
    상기 게이트 유전체층은 단결정 실리콘 채널 영역의 상부면 상에 위치하고, 상기 단결정 실리콘 채널 영역은 Ge 포함층의 상부면 상에 위치하고, 상기 Ge 포함층은 단결정 실리콘 기판의 상부면 상에 위치하고, 상기 Ge 포함층은 상기 단결정 실리콘 기판의 상기 상부면 상의 제1 유전체층과 제2 유전체층 사이에 위치하고, 상기 제1 유전체층은 상기 단결정 실리콘 채널 영역의 제1 측면 아래로 연장되고, 상기 제2 유전체층은 상기 단결정 실리콘 채널 영역의 대향 측면인 제2 측면 아래로 연장되는 것인 전계 효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 단결정 실리콘 채널 영역의 대향 측면들 상의 상기 단결정 실리콘 채널 영역과 각각 인접하는(abutting) 폴리실리콘 소스 영역 및 폴리실리콘 드레인 영역을 더 포함하는 전계 효과 트랜지스터.
  3. 제 2 항에 있어서,
    상기 폴리실리콘 소스 영역과 상기 단결정 실리콘 채널 영역 사이의 단결정 실리콘 소스 영역; 및
    상기 폴리실리콘 드레인 영역과 상기 단결정 실리콘 채널 영역 사이의 단결정 실리콘 드레인 영역을 더 포함하는 전계 효과 트랜지스터.
  4. 제 1 항에 있어서,
    상기 단결정 실리콘 채널 영역의 대향 측면들에서 상기 단결정 실리콘 채널 영역과 각각 인접하는 P-도핑된 폴리실리콘 소스 영역과 P-도핑된 폴리실리콘 드레인 영역; 및
    상기 폴리실리콘 소스 및 상기 폴리실리콘 드레인과 인접하는 유전체 절연부(dielectric isolation)로서, 상기 제1 및 제2 유전체층은 각각 상기 폴리실리콘 소스 및 상기 폴리실리콘 드레인 아래로 연장되고, 상기 유전체 절연부와 인접하는 것인, 유전체 절연부를 더 포함하는 전계 효과 트랜지스터.
  5. 제 2 항에 있어서,
    상기 단결정 실리콘 채널 영역의 대향 측면들에서 상기 단결정 실리콘 채널 영역과 각각 인접하는 N 도핑된 폴리실리콘 소스 영역과 N 도핑된 폴리실리콘 드레인 영역; 및
    상기 폴리실리콘 소스 및 상기 폴리실리콘 드레인과 인접하는 유전체 절연부를 더 포함하는 전계 효과 트랜지스터.
  6. 전계 효과 트랜지스터(FET; field effect transistor)의 제조 방법으로서,
    (a) 단결정 실리콘 기판을 제공하는 단계로서, 상기 단결정 실리콘 기판은 상기 단결정 실리콘 기판의 상부면 상에 형성된 단결정 Ge 포함층과, 상기 단결정 Ge 포함층의 상부면 상에 형성된 단결정 실리콘층을 갖는 것인, 단계;
    (b) 상기 단결정 실리콘층의 상부면 상에 게이트 유전체층을 형성하는 단계;
    (c) 상기 게이트 유전체층의 상부면 상에 게이트 전극을 형성하는 단계;
    (d) 상기 단결정 실리콘층을 제거하여 단결정 실리콘 아일랜드를 형성하고, 상기 단결정 Ge 포함층의 일부분을 제거하여 상기 게이트 전극 아래에 상기 단결정 실리콘층과 상기 단결정 Ge 포함층이 상기 게이트 전극에 의해 보호되지 않는 단결정 실리콘의 아일랜드를 형성하는 단계;
    (e) 상기 게이트 전극에 의해 보호되지 않는 상기 단결정 Ge 포함층의 잔류부의 전부와, 상기 게이트 전극 아래의 상기 단결정 Ge 포함층의 일부분을 산화하여, 상기 단결정 실리콘 아일랜드 아래에 단결정 Ge 포함 아일랜드를 형성하는 단계로서, 상기 단결정 Ge 포함 아일랜드는 제1 측면 상에 제1 유전체층을, 그리고 상기 단결정 Ge 포함 아일랜드의 대향하는 제2 측면 상에 제2 유전체층을 갖고, 상기 제1 유전체층 및 상기 제2 유전체층은 상기 게이트 전극 아래로 각각 연장하는 것인, 단계; 및
    (f) 상기 제1 유전체층 상에 폴리실리콘 소스 영역을 형성하고 상기 제2 유전체층 상에 폴리실리콘 드레인 영역을 형성하는 단계로서, 상기 폴리실리콘 소스 영역 및 상기 폴리실리콘 드레인 영역은 상기 단결정 실리콘 채널 아일랜드의 대향 측면과 인접하는 것인, 단계
    를 포함하는 전계 효과 트랜지스터 제조 방법.
  7. 제 6 항에 있어서,
    상기 단결정 실리콘 아일랜드에 단결정 실리콘 소스 영역을 형성하는 단계로서, 상기 단결정 실리콘 소스 영역은 상기 폴리실리콘 소스 영역과 인접하고 상기 단결정 실리콘 소스 영역은 상기 게이트 전극 아래로 연장하는 것인, 단계; 및
    상기 단결정 실리콘 아일랜드에 단결정 실리콘 드레인 영역을 형성하는 단계로서, 상기 단결정 실리콘 소스 영역은 폴리실리콘 드레인 영역과 인접하고 상기 단결정 실리콘 드레인 영역은 상기 게이트 전극 아래로 연장하는 것인, 단계를 더 포함하는 전계 효과 트랜지스터 제조 방법.
  8. 제 6 항에 있어서,
    상기 단결정 실리콘층을 N형 도핑하는 단계; 및
    상기 폴리실리콘 소스 영역 및 상기 폴리실리콘 드레인 영역을 P형 도핑하는 단계를 더 포함하는 전계 효과 트랜지스터 제조 방법.
  9. 제 6 항에 있어서,
    상기 단계 (e)와 단계 (f) 사이에,
    상기 제1 및 제2 유전체층이 상기 게이트 전극 아래로 또는 상기 게이트 전극의 측벽에 형성된 스페이서 아래로 연장하지 않는 상기 단결정 실리콘 기판 상에서 상기 제1 및 제2 유전체층을 제거하는 단계;
    잔류한 제1 및 제2 유전체층 아래에서 상기 단결정 실리콘 기판층을 제거하는 단계; 및
    상기 단결정 실리콘 아일랜드의 노출된 측벽 상에 제1 단결정 실리콘층을, 그리고 상기 단결정 실리콘 기판의 노출된 표면 상에 제2 단결정층을 성장시키는 단계를 더 포함하는 전계 효과 트랜지스터 제조 방법.
  10. 제 9 항에 있어서,
    상기 단결정 실리콘 아일랜드에 단결정 실리콘 소스 영역을 형성하는 단계로서, 상기 단결정 실리콘 소스 영역은 상기 폴리실리콘 소스 영역과 인접하고 상기 단결정 실리콘 소스 영역은 상기 게이트 전극 아래로 연장하는 것인, 단계; 및
    상기 단결정 실리콘 아일랜드에 단결정 실리콘 드레인 영역을 형성하는 단계로서, 상기 단결정 실리콘 소스 영역은 상기 폴리실리콘 드레인 영역과 인접하고 상기 단결정 실리콘 드레인 영역은 상기 게이트 전극 아래로 연장하는 것인, 단계를 더 포함하는 전계 효과 트랜지스터 제조 방법.
KR1020077005933A 2004-09-20 2005-09-19 고이동도 벌크 실리콘 ｐｆｅｔ Expired - Fee Related KR100968182B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/711,453 US7078722B2 (en) 2004-09-20 2004-09-20 NFET and PFET devices and methods of fabricating same
US10/771,453 2004-09-20

Publications (2)

Publication Number Publication Date
KR20070051901A KR20070051901A (ko) 2007-05-18
KR100968182B1 true KR100968182B1 (ko) 2010-07-07

Family

ID=36073000

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020077005933A Expired - Fee Related KR100968182B1 (ko) 2004-09-20 2005-09-19 고이동도 벌크 실리콘 ｐｆｅｔ

Country Status (7)

Country Link
US (2) US7078722B2 (ko)
EP (1) EP1792346B1 (ko)
JP (1) JP5063352B2 (ko)
KR (1) KR100968182B1 (ko)
CN (1) CN100505301C (ko)
TW (1) TW200625633A (ko)
WO (1) WO2006034189A2 (ko)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8450806B2 (en) * 2004-03-31 2013-05-28 International Business Machines Corporation Method for fabricating strained silicon-on-insulator structures and strained silicon-on insulator structures formed thereby
KR100669556B1 (ko) * 2004-12-08 2007-01-15 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR100607785B1 (ko) * 2004-12-31 2006-08-02 동부일렉트로닉스 주식회사 스플릿 게이트 플래시 이이피롬의 제조방법
US7332443B2 (en) * 2005-03-18 2008-02-19 Infineon Technologies Ag Method for fabricating a semiconductor device
US20060226453A1 (en) * 2005-04-12 2006-10-12 Wang Everett X Methods of forming stress enhanced PMOS structures
US20070045707A1 (en) * 2005-08-31 2007-03-01 Szu-Yu Wang Memory device and manufacturing method thereof
CN100442476C (zh) * 2005-09-29 2008-12-10 中芯国际集成电路制造(上海)有限公司 用于cmos技术的应变感应迁移率增强纳米器件及工艺
JP2007281038A (ja) * 2006-04-03 2007-10-25 Toshiba Corp 半導体装置
US7482656B2 (en) * 2006-06-01 2009-01-27 International Business Machines Corporation Method and structure to form self-aligned selective-SOI
US7557000B2 (en) * 2006-11-20 2009-07-07 Semiconductor Manufacturing International (Shanghai) Corporation Etching method and structure using a hard mask for strained silicon MOS transistors
US7829407B2 (en) 2006-11-20 2010-11-09 International Business Machines Corporation Method of fabricating a stressed MOSFET by bending SOI region
CN101226899A (zh) * 2007-01-19 2008-07-23 中芯国际集成电路制造(上海)有限公司 在硅凹陷中后续外延生长应变硅mos晶片管的方法和结构
US20100173467A1 (en) * 2007-05-25 2010-07-08 Tokyo Electron Limited Thin film and semiconductor device manufacturing method using the thin film
CN101364545B (zh) 2007-08-10 2010-12-22 中芯国际集成电路制造(上海)有限公司 应变硅晶体管的锗硅和多晶硅栅极结构
US8101500B2 (en) * 2007-09-27 2012-01-24 Fairchild Semiconductor Corporation Semiconductor device with (110)-oriented silicon
US8329564B2 (en) * 2007-10-26 2012-12-11 International Business Machines Corporation Method for fabricating super-steep retrograde well MOSFET on SOI or bulk silicon substrate, and device fabricated in accordance with the method
US7541629B1 (en) * 2008-04-21 2009-06-02 International Business Machines Corporation Embedded insulating band for controlling short-channel effect and leakage reduction for DSB process
US8106459B2 (en) 2008-05-06 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs having dielectric punch-through stoppers
US8048723B2 (en) 2008-12-05 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs having dielectric punch-through stoppers
KR20090126849A (ko) * 2008-06-05 2009-12-09 주식회사 동부하이텍 반도체 소자 및 이를 위한 ｓｔｉ 형성 방법
US8263462B2 (en) 2008-12-31 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric punch-through stoppers for forming FinFETs having dual fin heights
US8293616B2 (en) 2009-02-24 2012-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of fabrication of semiconductor devices with low capacitance
CN102024761A (zh) * 2009-09-18 2011-04-20 中芯国际集成电路制造(上海)有限公司 用于形成半导体集成电路器件的方法
US8940589B2 (en) * 2010-04-05 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Well implant through dummy gate oxide in gate-last process
CN102237396B (zh) 2010-04-27 2014-04-09 中国科学院微电子研究所 半导体器件及其制造方法
US9263339B2 (en) 2010-05-20 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Selective etching in the formation of epitaxy regions in MOS devices
US8828850B2 (en) 2010-05-20 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing variation by using combination epitaxy growth
US8383474B2 (en) * 2010-05-28 2013-02-26 International Business Machines Corporation Thin channel device and fabrication method with a reverse embedded stressor
US8835994B2 (en) * 2010-06-01 2014-09-16 International Business Machines Corporation Reduced corner leakage in SOI structure and method
CN101924138B (zh) * 2010-06-25 2013-02-06 中国科学院上海微系统与信息技术研究所 防止浮体及自加热效应的mos器件结构及其制备方法
CN104282570B (zh) * 2013-07-08 2017-04-05 中芯国际集成电路制造(上海)有限公司 半导体器件的制备方法
CN104425280B (zh) * 2013-09-09 2018-08-14 中芯国际集成电路制造(上海)有限公司 半导体器件结构及其形成方法
US9837538B2 (en) * 2016-03-25 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN107946367B (zh) * 2017-11-20 2021-04-27 京东方科技集团股份有限公司 一种薄膜晶体管的制作方法及薄膜晶体管
CN108037131B (zh) * 2017-12-21 2020-10-16 上海华力微电子有限公司 一种对插塞缺陷进行检测的方法
US11049873B2 (en) * 2018-09-24 2021-06-29 Sunrise Memory Corporation Epitaxial monocrystalline channel for storage transistors in 3-dimensional memory structures and methods for formation thereof
US11094822B1 (en) * 2020-01-24 2021-08-17 Globalfoundries U.S. Inc. Source/drain regions for transistor devices and methods of forming same
US12142686B2 (en) 2021-05-26 2024-11-12 Globalfoundries U.S. Inc. Field effect transistor
US11764225B2 (en) 2021-06-10 2023-09-19 Globalfoundries U.S. Inc. Field effect transistor with shallow trench isolation features within source/drain regions

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010045604A1 (en) * 2000-05-25 2001-11-29 Hitachi, Ltd. Semiconductor device and manufacturing method

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2817285B2 (ja) * 1989-11-29 1998-10-30 日本電気株式会社 電界効果型トランジスタ
US5461243A (en) * 1993-10-29 1995-10-24 International Business Machines Corporation Substrate for tensilely strained semiconductor
JP2778553B2 (ja) * 1995-09-29 1998-07-23 日本電気株式会社 半導体装置およびその製造方法
JPH09283766A (ja) * 1996-04-18 1997-10-31 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
KR100226794B1 (ko) * 1996-06-10 1999-10-15 김영환 모스펫 제조방법
US6399970B2 (en) 1996-09-17 2002-06-04 Matsushita Electric Industrial Co., Ltd. FET having a Si/SiGeC heterojunction channel
US5906951A (en) * 1997-04-30 1999-05-25 International Business Machines Corporation Strained Si/SiGe layers on insulator
JP3423859B2 (ja) * 1997-06-20 2003-07-07 三洋電機株式会社 電界効果型半導体装置の製造方法
US5963817A (en) * 1997-10-16 1999-10-05 International Business Machines Corporation Bulk and strained silicon on insulator using local selective oxidation
US6143593A (en) 1998-09-29 2000-11-07 Conexant Systems, Inc. Elevated channel MOSFET
FR2791180B1 (fr) * 1999-03-19 2001-06-15 France Telecom Dispositif semi-conducteur a courant de fuite reduit et son procede de fabrication
WO2001027685A2 (en) * 1999-10-14 2001-04-19 Stratos Product Development Company Llc Virtual imaging system
JP2001203348A (ja) * 2000-01-18 2001-07-27 Sharp Corp 半導体装置及びその製造方法
JP3851752B2 (ja) 2000-03-27 2006-11-29 株式会社東芝 半導体装置の製造方法
US6509586B2 (en) 2000-03-31 2003-01-21 Fujitsu Limited Semiconductor device, method for fabricating the semiconductor device and semiconductor integrated circuit
EP1253648A1 (en) 2000-10-19 2002-10-30 Matsushita Electric Industrial Co., Ltd. P-channel field-effect transistor
FR2818012B1 (fr) * 2000-12-12 2003-02-21 St Microelectronics Sa Dispositif semi-conducteur integre de memoire
WO2002052652A1 (en) 2000-12-26 2002-07-04 Matsushita Electric Industrial Co., Ltd. Semiconductor device and its manufacturing method
US6563152B2 (en) * 2000-12-29 2003-05-13 Intel Corporation Technique to obtain high mobility channels in MOS transistors by forming a strain layer on an underside of a channel
JP2002237590A (ja) 2001-02-09 2002-08-23 Univ Tohoku Ｍｏｓ型電界効果トランジスタ
US6646322B2 (en) 2001-03-02 2003-11-11 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6677192B1 (en) 2001-03-02 2004-01-13 Amberwave Systems Corporation Method of fabricating a relaxed silicon germanium platform having planarizing for high speed CMOS electronics and high speed analog circuits
US6723661B2 (en) 2001-03-02 2004-04-20 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6593641B1 (en) * 2001-03-02 2003-07-15 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
WO2003098664A2 (en) 2002-05-15 2003-11-27 The Regents Of The University Of California Method for co-fabricating strained and relaxed crystalline and poly-crystalline structures
US6833556B2 (en) 2002-08-12 2004-12-21 Acorn Technologies, Inc. Insulated gate field effect transistor having passivated schottky barriers to the channel
JP2004118563A (ja) 2002-09-26 2004-04-15 Fuji Photo Film Co Ltd 文字画像処理方法および装置並びにプログラム
US6818952B2 (en) * 2002-10-01 2004-11-16 International Business Machines Corporation Damascene gate multi-mesa MOSFET
DE10246718A1 (de) * 2002-10-07 2004-04-22 Infineon Technologies Ag Feldeffekttransistor mit lokaler Source-/Drainisolation sowie zugehöriges Herstellungsverfahren
US6707106B1 (en) 2002-10-18 2004-03-16 Advanced Micro Devices, Inc. Semiconductor device with tensile strain silicon introduced by compressive material in a buried oxide layer
US6717216B1 (en) 2002-12-12 2004-04-06 International Business Machines Corporation SOI based field effect transistor having a compressive film in undercut area under the channel and a method of making the device
US6974981B2 (en) 2002-12-12 2005-12-13 International Business Machines Corporation Isolation structures for imposing stress patterns
US6825529B2 (en) 2002-12-12 2004-11-30 International Business Machines Corporation Stress inducing spacers
US6627515B1 (en) * 2002-12-13 2003-09-30 Taiwan Semiconductor Manufacturing Company Method of fabricating a non-floating body device with enhanced performance
US6919258B2 (en) * 2003-10-02 2005-07-19 Freescale Semiconductor, Inc. Semiconductor device incorporating a defect controlled strained channel structure and method of making the same
US7923782B2 (en) * 2004-02-27 2011-04-12 International Business Machines Corporation Hybrid SOI/bulk semiconductor transistors

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010045604A1 (en) * 2000-05-25 2001-11-29 Hitachi, Ltd. Semiconductor device and manufacturing method

Also Published As

Publication number Publication date
KR20070051901A (ko) 2007-05-18
WO2006034189A2 (en) 2006-03-30
WO2006034189A3 (en) 2006-05-04
TW200625633A (en) 2006-07-16
US7374988B2 (en) 2008-05-20
US20060060856A1 (en) 2006-03-23
US7078722B2 (en) 2006-07-18
US20060160292A1 (en) 2006-07-20
JP5063352B2 (ja) 2012-10-31
EP1792346B1 (en) 2012-06-13
JP2008514016A (ja) 2008-05-01
CN101023530A (zh) 2007-08-22
EP1792346A2 (en) 2007-06-06
CN100505301C (zh) 2009-06-24
EP1792346A4 (en) 2009-09-09

Similar Documents

Publication Publication Date Title
KR100968182B1 (ko) 고이동도 벌크 실리콘 ｐｆｅｔ
US8815659B2 (en) Methods of forming a FinFET semiconductor device by performing an epitaxial growth process
US8772117B2 (en) Combination FinFET and planar FET semiconductor device and methods of making such a device
US7410859B1 (en) Stressed MOS device and method for its fabrication
EP1763073B1 (en) Strained Semiconductor Device
CN101233605B (zh) 用于制造受应力的mos器件的方法
KR101474100B1 (ko) 수직형 파워 ｍｏｓ 트랜지스터를 갖는 집적 회로
US10014406B2 (en) Semiconductor device and method of forming the same
US20060131657A1 (en) Semiconductor integrated circuit device and method for the same
US9269710B2 (en) Semiconductor devices having stressor regions and related fabrication methods
US20080090360A1 (en) Methods for fabricating multiple finger transistors
US9852954B2 (en) Methods of forming transistors with retrograde wells in CMOS applications and the resulting device structures
CN101542737B (zh) 自对准碰撞电离场效应晶体管
US9514996B2 (en) Process for fabricating SOI transistors for an increased integration density
CN100533765C (zh) 半导体器件及其制造方法
US20060205138A1 (en) Method to selectively form SiGe P type electrode and polysilicon N type electrode through planarization
JP2012248561A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 20070314

Patent event code: PA01051R01D

Comment text: International Patent Application

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20080327

Comment text: Request for Examination of Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20100224

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20100513

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20100629

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20100630

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee