CN101542737B - 自对准碰撞电离场效应晶体管 - Google Patents
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Abstract
以垂直地而非横向地布置在器件结构中的从栅极到源区/漏区中之一的偏移来形成碰撞电离MOSFET。该半导体器件包括：具有第一掺杂浓度的第一源/漏区；具有第二掺杂浓度并具有与第一源/漏区相反的掺杂类型的第二源/漏区，第一源/漏区与第二源/漏区被掺杂浓度小于第一掺杂浓度和第二掺杂浓度中任一个的中间区横向隔开；栅极，其与中间区电绝缘并被布置在中间区的上方，第一源/漏区和第二源/漏区与栅极横向对准；其中与中间区形成边界的第一源/漏区的整个部分与中间区的顶部在垂直方向上隔开。
Description
技术领域
本发明涉及场效应晶体管器件的制造，其中使用绝缘栅极控制两个更高掺杂的源/漏区之间的半导体中间区内的电场。
背景技术
半导体工业中近来面临的重要问题是在纳米级晶体管器件中的短沟道效应的控制。由于栅极对在栅极之下的反型沟道中的载流子施加的控制减小，因此由漏源电压VDS引起的高的纵向场(longitudinalfield)中可能会存在亚阈值斜率的严重衰减，并由此增加了关态电流。不希望有高的关态电流，因为它减小了使用栅极控制晶体管的能力并增大了总的静态功耗。
在传统的bulk MOSFET器件中，关态电流由通过势垒的热扩散电流表示，因此不管怎样，载流子的费米-狄拉克分布都将最小亚阈值斜率限制在公知的值60mV/decade。尽管良好地控制了短沟道效应，但这最终提供了对晶体管开关速度的限制。
因此，已经产生了对基于不同传输机制的可以超越固有的60mV/decade限制的替代器件的莫大关注。这些替代器件包括与传统CMOS制造工艺有高度兼容性的隧道器件和碰撞电离器件。
发明内容
本发明的一个目的是提供一种用于制造碰撞电离MOSFET器件的改进的工艺。另一个目的是提供用于一种碰撞电离MOSFET器件(以下称为“IIMOS器件”)的替代结构。
根据一个方面，本发明提供了一种半导体器件，其包括：
第一源/漏区，其具有第一掺杂浓度；
第二源/漏区，其具有第二掺杂浓度并具有与第一源/漏区相反的掺杂类型；
第一源/漏区与第二源/漏区被掺杂浓度小于第一掺杂浓度和第二掺杂浓度中任一个的中间区横向隔开；
栅极，其与中间区电绝缘并被布置在中间区的上方，第一源/漏区和第二源/漏区与栅极横向对准；
与中间区形成边界的第一源/漏区的整个部分与中间区的顶部在垂直方向上隔开。
根据另一个方面，本发明提供了一种用于制造基片上的半导体器件的方法，包括步骤：
a)形成具有第一掺杂浓度的第一源/漏区；
b)形成具有第二掺杂浓度并具有与第一源/漏区相反的掺杂类型的第二源/漏区，第一源/漏区与第二源/漏区被掺杂浓度小于第一掺杂浓度和第二掺杂浓度中任一个的中间区横向隔开，其中与中间区形成边界的第一源/漏区的整个部分与中间区的顶部在垂直方向上隔开；以及
c)形成栅极，该栅极与中间区电绝缘并被布置在中间区的上方，第一源/漏区和第二源/漏区与栅极横向对准。
附图说明
现在将以示例方式并参照附图来描述本发明的实施例，其中：
图1示出传统IIMOS器件的横截面示意图；
图2示出自对准IIMOS器件的横截面示意图；
图3a到图3f示出了对用于制造根据图2的器件的工艺次序进行图示的一系列横截面示意图；
图4a到图4e示出了对用于制造根据图2的器件的替代工艺次序进行图示的一系列横截面示意图；
图5a到图5d示出了对用于制造根据图2的器件的替代工艺次序进行图示的一系列横截面示意图；
图6a到图6h示出了对用于制造每一个器件都根据图2的一对器件的替代工艺次序进行图示的一系列横截面示意图；
图7a到图7e示出了对用于制造每一个器件都根据图2的一对器件的替代工艺次序进行图示的一系列横截面示意图。
具体实施方式
图1示出传统IIMOS器件10。通过包括轻微掺杂了p-的区域的中间区15来横向隔开高度掺杂了p+的源区11和高度掺杂了n+的漏区12。在中间区15的第一部分14上方形成栅极16，下文将该第一部分称为“栅区”14。栅极16与漏区12相邻，并通过薄栅极电介质18与中间区15的表面17隔开。栅极16没有横向延展到如p+源区11那么远，留下中间区15的第二部分13没有被栅极16覆盖，下文将该第二部分称为“延展区”13。在半导体层19中，以传统方式将源区11、漏区12和中间区15形成在合适的基片5的顶部。
将栅极16配置成在电偏置时使栅极16下方的载流子(例如电子)能够积累来形成积累表面沟道。中间区15(尤其是“延展区”13)用作足以产生碰撞电离事件的沟道中载流子的加速路径。加速势垒的高度由施加到栅极16的电压来控制。当栅极电压低并且不足以使栅区14反向时，载流子能达到的最大能量不足以产生电离事件。当栅极电压高并足以形成栅极之下的反向层时，存在横向穿过中间区的增强的场强，其能使载流子的雪崩倍增以及晶体管通态电流突增。采用这种结构，能够观察到5mV/decade的亚阈值斜率。
然而，采用该器件结构有很多缺点。优选地，场效应晶体管在将栅极16本身的材料用来限定源/漏区的临界位置这一意义上是“自对准”的。在传统MOSFET器件中，这是通过将栅极16材料用作防止对源/漏区进行掺杂的掩模来实现的，该掩模的边缘(例如图1中的结7)必须恰好与栅极邻接。通过栅极16能够对p+和n+掺杂材料(例如硼和砷)的离子注入进行掩模应用，从而确保掺杂剂在半导体层19中正确地横向对准。
在图1的器件中，这可通过对必须与栅极16的边缘对准的漏区12进行n+注入来实现。然而，容易看到，对源区11的p+注入这是不可能的，因为源区11远远地横向偏离栅极16的左边缘。因此，通常不得不通过在应用掩模期间以光刻方式来控制相对于栅极的p+注入位置。由距离L1表示的横向偏移是器件10的临界尺寸，并且不希望寄信任于光刻对准控制。
另一个缺点是延展区13这一附加尺寸增加了硅基片的器件面积，对缩减该器件尺寸起到反作用。又一个缺点是，由于硅具有大的能隙，因此需要高电压来产生碰撞电离事件。
参照图2，在发明中，在栅极与源区或漏区之间提供偏移的“延展区”并非被设置为如图1所示的横向偏移L1，而是被设置为如图2所示的垂直偏移L1。
因此，更详细地说，图2的示例IIMOS器件20包括形成在半导体层29中的漏区22和中间区25。以与图1类似的方式，将栅极26形成在中间区25上方，与漏区22相邻，并通过栅极电介质28与中间区25的表面27隔开。源区21被提供为垂直偏离栅极26并垂直偏离中间区25的顶表面一个距离L1。由一个垂直延展的延展区23将栅区24(即中间区25中栅极的场效应起主导作用的部分)与源区21与中间区25的界面或边界21a隔开。源区21、漏区22和中间区25被以传统方式形成在形成于适当的基片3顶部的半导体层29中，或形成在如本示例中的形成了适当的基片3的一部分的半导体层29中。
如将在后面讨论合适的制造工艺时会清楚了解的那样，源区21能够与栅极26自对准，同时仍然保留栅区24与源区21之间的偏移L1。在该布置中，偏移当然是垂直的。在这里使用的词语“横向”和“垂直”并不意在限制器件20的布置，而是为了区分栅极的平面(“横向”)和与之正交的方向(“垂直”)。
还将清楚了解，现在可以无需较多利用基片上的附加器件面积或者至少仅采用与图1的器件相比大大缩小了的面积来实现栅区24与源区21之间的偏移L1。
将理解的是，根据所需要的器件配置，可以倒转源区21和漏区22的极性，并且可以将中间区提供来作为n-极性或p-极性中之一的实质上不掺杂区域或轻微掺杂区域。在两种情况中的任一种情况下，中间区具有比源区和漏区更小的掺杂浓度。源极和漏极的指定(designation)可以转换。因此，在本说明书的其它地方，可能将相关区域21、22称为“源/漏区”以保持一般性。源区和漏区可以是相反的掺杂类型，也可以是相同的掺杂类型。源区和漏区可以具有相同的掺杂浓度，也可以有不同的掺杂浓度。
现在将讨论用于制造图2示意性示出的器件及其变型的适当的工艺。在这整篇说明书中，除非个别情况需要，词语“基片”都将不仅用来称呼原始基片(例如硅晶片)，还用来包括直到在所描述工艺中的相关那一点处的任何相继沉积的和/或限定的多个层。
图3a示出根据公知FET制造技术在基片上制造的部分完成的器件。在基片30的表面37上已经沉积或生长了栅极电介质38。例如，该电介质可以通过将基片30的表面氧化来形成。然后，已经沉积了多晶硅层并被掺杂来适当地导电以用作栅极，对多晶硅层覆盖比如SiN、SiON、SiO2或先进的用于形成图案的薄膜之类的硬掩模材料130，并随后被以光刻方式来限定。然后采用适当的n型掺杂剂(比如磷或砷)对源/漏区31a、32进行离子注入。源/漏区31、32的横向延展部分地由多晶硅栅极36和硬掩模130的存在以及在其它情况下由合适的光阻剂掩模(未示出)来限定。
如图3b所示，将第二硬掩模131沉积到基片上并以光刻方式来限定，以覆盖源/漏区32但不覆盖源/漏区31a。可以使用如对第一硬掩模130使用的相同或相似材料来形成第二硬掩模。
如图3c中所示，凹陷132被蚀刻进入到源/漏区31a中的基片中。蚀刻深度优选地近似等于延展区23的预期长度，即L1，并且更一般地可以与栅极长度LGATE相类似的量级。蚀刻工艺依靠第一硬掩模130来相对于栅极36的边缘有效地自对准。在该工艺中，将注意到有效去除了引入到n+区域31a的n型掺杂。实际上，如果方便，用于原始n+注入(图3a)的掩模本可以覆盖该区域以防止对源/漏区31a进行掺杂。在凹陷蚀刻期间，由第二硬掩模131和保持暴露的第一硬掩模130的小区域来保护基片的其余部分。
如图3d所示，通过例如离子注入来将p型掺杂剂注入到凹陷132的底部，以形成p+源/漏区31。其它情况下至少通过第一硬掩模130和第二硬掩模131来对注入施加掩模。将注意到依靠第一硬掩模130和栅极36本身使得p+注入相对于栅极36的边缘有效地自对准。
然后，如图3e所示，剥去第一硬掩模130和第二硬掩模131。还可以存在热激活工艺来激活源/漏区31、32的n型和p型掺杂剂。
如图3f所示，使用已知技术沉积适当电介质材料的侧壁隔离物133、134。随后，在栅极36、源/漏区31和源/漏区32上分别形成硅化物盖层135、136、137。可以使用任何合适的已知工艺来形成这些硅化物盖层，比如沉积钛或其它金属以及使用热处理以与下面的硅进行反应，随后去除在基片被电介质隔离物133、134或其它场氧化层(未示出)所保护的区域中的未反应的金属。
从图3f可以注意到，源/漏区31及其接触硅化物层136可能实质上位于源/漏区32的对应接触硅化物层137的水平之下。如果这种情况显出对于对源/漏区的互连材料(例如金属层)的后续处理是不方便的，那么可以使用比如后面将讨论到的可选方式将源/漏区31进行平整化来达到源/漏区32的水平。
还将注意到可以作出上面工艺的其它变型。例如，不采用多晶硅栅极而采用金属的栅极材料可能是适合的。如果能够实现对栅极材料本身的适当的选择性蚀刻，则可以省却第一硬掩模130。类似地，作为另一选择可以以合适的光阻掩模来代替第二硬掩模131。
图4a到图4e示出了基片上的相邻器件被沟槽隔离结构隔开并且使用两级工艺处理来形成源/漏区的工艺。
图4a示出根据公知FET制造技术在基片40上制造的部分完成的器件。已经在基片40的表面47上沉积或生长了栅极电介质48。已经沉积了栅极材料和硬掩模材料，并随后以光刻的方式来进行限定以形成栅极46和硬掩模140。在基片中已经形成沟槽隔离结构148以将该器件与相邻器件隔离开。使用适当的掩模110以适当的n型掺杂剂已经对源/漏区42进行了第一离子注入。源/漏区42的横向延展由栅极46和硬掩模140(在其它情况下还可以由光阻掩模110)的存在来限定。
如图4b所示，在基片上以光刻的方式限定了第二掩模141来覆盖源/漏区42，并且在源/漏区41中凹陷或沟槽142蚀刻进入基片40。蚀刻深度优选地近似等于延展区23的预期长度，即L1。蚀刻工艺相对于栅极46和硬掩模140的边缘有效地自对准，并对沟槽隔离结构148自对准。然后采用p+源/漏极注入来将p型掺杂剂注入在凹陷142基础上的基片，从而形成源/漏区41。p+注入工艺相对于栅极46和硬掩模140的边缘有效地自对准，并对沟槽隔离结构148自对准，并且在其它的情况下至少通过硬掩模140和掩模141对所述注入施加掩模。
如图4c所示，剥去了掩模141并使用公知技术来沉积适当电介质材料的侧壁隔离物143、144和145。
如图4d所示，以光阻掩模111覆盖沟槽142和源/漏区41而暴露源/漏区42。以更高能量采用进一步注入工艺来将n型掺杂剂进一步注入到源/漏区42。
如图4e所示，以光阻掩模112覆盖源/漏区42而暴露沟槽142和源/漏区41。然后通过在源/漏区41的暴露的硅上进行选择性沉积，采用外延沉积工艺来沉积源/漏区的另一个部分41a。因此将会看到，在沟槽中的p+源/漏区现在包括两个部分：布置在沟槽底部的第一部分41(在这种情况下在沟槽底部注入到基片中)和在沟槽内部的第二部分41a，第二部分41a与沟槽的侧壁物理隔离并且电绝缘，从而通过绝缘的隔离结构143与长度为L1的延展区23隔开。
可以看到，源/漏区的与中间区25限定了边界21a的部分41与中间区的顶部47垂直地隔开，而源/漏区的其余部分41a额横向隔开一个绝缘隔离物结构143。还可以看到，在该具体示例中，源/漏区的与中间区25限定了边界21a的部分41与整个源/漏区42垂直地隔开。
在该工艺中，将掩模110、111、112与栅极46严格地对准，因此在栅极长度至少下降到30nm时也能够工作。
图5a到图5d示出了其中对源/漏区52的n+注入没有以光刻方式施加掩模的工艺，依靠的是在凹陷蚀刻过程中会去除对处于栅极另一侧(如区域51b所示)的基片进行的注入这一事实。
图5a示出了与已经说明过的部分相类似的沟槽隔离结构158、源/漏区52、栅极电介质58、栅极56和硬掩模150。如图5b所示，将牺牲已注入区域51b。
图5b示出在已经蚀刻出凹陷并且使用掩模151对p+源/漏区51进行了注入之后的结构。剩余的工艺次序类似于结合图4c和图4e所描述的工艺(为简便起见省略了图4d的附加的源/漏注入步骤)。
图6a到图6h示出了按共同需要以公用源/漏区形成相邻器件的工艺。这示出用于两个相邻器件的与延展区23相邻的源/漏区21如何共享相同的沟槽或凹陷。该工艺还减少了与栅极结构对准所需的光刻掩模的数量。
图6a示出用于每一个都在基片60上具有栅极电介质68、栅极66和硬掩模160的两个相邻器件的形成图案的栅极结构。图6b示出在已经形成侧壁隔离物120之后的结构。图6c示出在各向同性蚀刻已经去除了外部侧壁而留下相隔很近的相邻栅极结构66之间的剩余中央侧壁121之后的结构。在执行浅n型注入以形成如图6d所示的n+源/漏区62时，这些剩余侧壁121用作注入掩模。可以使用传统的光阻图案来对基片60的其它区域施加掩模，但不必与小的栅极轮廓严格对准。
如图6e所示，在栅极侧壁上并且还在剩余隔离物121的顶部沉积了第二隔离物122。当执行较深n型注入以进一步形成n+源/漏区62时，这些隔离物122用作注入掩模。可以使用传统的光阻图案来对基片60的其它区域施加掩模，但不必与小的栅极轮廓严格对准。然后如图6f所示去除隔离物122。
如图6g所示，随后使用利用掩模112的光刻步骤来对n+源/漏区62施加掩模。在该阶需要与小的栅极轮廓对准。随后蚀刻沟槽或凹陷162，并使用如结合图4b、4c和4e所描述的注入和外延沉积工艺来在该凹陷中形成源/漏区61，以给出如图6h所示的结构。
图7a到图7e示出其中在栅极结构之前形成用于p+源/漏极的凹陷或沟槽的工艺。
图7a示出在基片70上生长栅极电介质78、沉积栅极材料76和沉积硬掩模材料170之后的结构。如图7b所示，随后蚀刻凹陷或沟槽172。如图7c所示，随后对凹陷172底部执行p+注入以形成p+源/漏区71。然后在凹陷的侧面形成侧壁隔离物173以覆盖将成为完成器件的中间部分25的部分。随后采用外延沉积工艺来形成通过侧壁隔离物与中间部分25横向隔开并且电绝缘的p+源/漏区另一部分71a。
如图7d所示，随后使用掩模113来将栅极76形成图案。如图7e所示，执行第一浅n+注入以形成源/漏区72并随后沉积侧壁隔离物174，然后执行第二深n+注入来进一步形成源/漏区72。接着去除掩模113。
该工艺避免了对栅极结构的严格对准控制，不过对准差异会影响左边器件和右边器件的相对栅极长度。
虽然上面描述的示例涉及形成在硅基片上的半导体器件，但可以理解，还可以使用其它半导体材料，比如锗。
其它实施例也在所附权利要求的范围之内。
Claims (17)
1.一种半导体器件(20)，包括：
第一源/漏区(21)，其具有第一掺杂浓度；
第二源/漏区(22)，其具有第二掺杂浓度并具有与第一源/漏区相反的掺杂类型；
第一源/漏区与第二源/漏区被掺杂浓度小于第一掺杂浓度和第二掺杂浓度中任一个的中间区(25)横向隔开；
栅极(26)，其与中间区电绝缘并被布置在中间区的上方，第一源/漏区和第二源/漏区与栅极横向对准；
其中与中间区形成了边界(21a)的第一源/漏区的整个部分与中间区的顶部(27)在垂直方向上隔开；并且，
其中与中间区形成了边界(21a)的第一源/漏区(21)的整个部分与第二源/漏区(22)的最低部分在垂直方向上隔开。
2.如权利要求1所述的器件，其中源/漏区(21，22)和中间区(25)限定在半导体层的内部，第一源/漏区(21)具有第一部分(41)和第二部分(41a)，第一部分(41)被布置在蚀刻到半导体层中的沟槽(142)的底部，第二部分(41a)处于沟槽内并通过绝缘隔离物结构(143)与横向邻接于中间区的沟槽的侧壁隔开。
3.如权利要求2所述的器件，其中第一源/漏区(21)的第二部分(41a)是沉积的半导体层。
4.如权利要求3所述的器件，其中第一源/漏区(21)的第二部分(41a)是外延沉积的半导体层。
5.如权利要求2所述的器件，其中第一源/漏区(21)的第二部分(41a)向上至少延展到中间区(25)的顶表面(47)的高度。
6.如权利要求2所述的器件，其中第一源/漏区(21)的第一部分(41)是半导体层(40)的注入掺杂剂的区域。
7.如权利要求1所述的器件，其用作碰撞电离MOSFET。
8.如权利要求1所述的器件，其中第一源/漏区(21)具有p型掺杂物，第二源/漏区(22)具有n型掺杂物。
9.如权利要求1所述的器件，其中第一源/漏区(21)被布置在蚀刻到该器件的基片(60)中的沟槽(162，172)内，并且还包括形成在该基片上的紧邻所述器件的对应器件，每个器件的第一源/漏区共享所述沟槽。
10.一种用于在基片上制造半导体器件(20)的方法，包括步骤：
a)形成具有第一掺杂浓度的第一源/漏区(21)；
b)形成具有第二掺杂浓度并具有与第一源/漏区相反的掺杂类型的第二源/漏区(22)，第一源/漏区与第二源/漏区被掺杂浓度小于第一掺杂浓度和第二掺杂浓度中任一个的中间区(25)横向隔开，其中与中间区形成边界(21a)的第一源/漏区的整个部分与中间区的顶部(27)在垂直方向上隔开，其中与中间区形成了边界(21a)的第一源/漏区(21)的整个部分与第二源/漏区(22)的最低部分在垂直方向上隔开；以及
c)形成栅极(26)，该栅极(26)与中间区电绝缘并被布置在中间区的上方，第一源/漏区和第二源/漏区与栅极横向对准。
11.如权利要求10所述的方法，其中步骤b)包括在基片中蚀刻出凹陷(132)，在凹陷(132)中可以形成第一源/漏区(31)。
12.如权利要求11所述的方法，还包括使该凹陷的蚀刻相对于在步骤c)中形成的栅极的边缘对准。
13.如权利要求11所述的方法，其中步骤b)还包括将掺杂剂引入所述凹陷的底部中。
14.如权利要求13所述的方法，其中将掺杂剂引入所述凹陷底部的步骤包括在凹陷的底部将掺杂剂注入基片中。
15.如权利要求13或权利要求14所述的方法，其中将掺杂剂引入所述凹陷底部的步骤包括将掺杂材料(41a)沉积到所述凹陷中。
16.如权利要求12所述的方法，包括步骤：
i)将掺杂剂注入所述凹陷的底部中；
ii)将电介质材料的隔离物(143)沉积到所述凹陷的侧壁上，该侧壁限定了中间区的边缘。
17.如权利要求16所述的方法，在步骤ii)之后还包括：
iii)以掺杂材料至少部分地重新填充凹陷(142)，以形成第一源/漏区(21)的另一部分(41a)，隔离物(143)将第一源/漏区的另一部分与中间区(25)隔开。
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