[go: up one dir, main page]

KR100857039B1 - 박막 반도체 장치 및 액정 표시 장치와 그의 제조 방법 - Google Patents

박막 반도체 장치 및 액정 표시 장치와 그의 제조 방법 Download PDF

Info

Publication number
KR100857039B1
KR100857039B1 KR1020010048246A KR20010048246A KR100857039B1 KR 100857039 B1 KR100857039 B1 KR 100857039B1 KR 1020010048246 A KR1020010048246 A KR 1020010048246A KR 20010048246 A KR20010048246 A KR 20010048246A KR 100857039 B1 KR100857039 B1 KR 100857039B1
Authority
KR
South Korea
Prior art keywords
conductive layer
pixel
thin film
gate
film transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
KR1020010048246A
Other languages
English (en)
Other versions
KR20020013774A (ko
Inventor
하시모토마코토
사토타쿠세이
Original Assignee
소니 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 가부시끼 가이샤 filed Critical 소니 가부시끼 가이샤
Publication of KR20020013774A publication Critical patent/KR20020013774A/ko
Application granted granted Critical
Publication of KR100857039B1 publication Critical patent/KR100857039B1/ko
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136209—Light shielding layers, e.g. black matrix, incorporated in the active matrix substrate, e.g. structurally associated with the switching element
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Power Engineering (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

박막 반도체 장치는 절연 기판 상에 서로 교차하는 복수의 신호 및 게이트 배선들을 포함하고 있다. 화소들은 신호 및 게이트 배선들 사이의 교차점들(crossing points)에 배치된다. 각각의 화소는 적어도 하나의 화소 전극과, 화소 전극을 구동하기 위한 박막 트랜지스터와, 외광으로부터 박막 트랜지스터를 차폐하기 위한 차광 밴드를 갖는다. 박막 트랜지스터의 소스는 신호 배선에 접속되고, 그 드레인은 화소 전극에 접속되며, 그 게이트 전극은 게이트 배선에 접속된다. 차광 밴드는 제 1 도전층으로 형성되며, 차광 밴드(light shield band)의 적어도 일부는 게이트 배선으로서 사용된다. 게이트 전극은 제 1 도전층과는 상이한 제 2 도전층으로 형성된다. 게이트 배선을 위해 사용된 제 1 도전층은 콘택트 홀(contact hole)을 통해 각각의 화소 전극 내에서 게이트 전극을 형성하는 제 2 도전층에 전기적으로 접속되어 있다. 따라서, 액티브 매트릭스형 액정 표시 장치를 위한 구동 기판으로서 사용된 박막 반도체 장치의 화소 개구율(openning ratio)이 향상된다.
프로젝터, 화소 개구율, 보조 용량, 배선, 차광 밴드

Description

박막 반도체 장치 및 액정 표시 장치와 그의 제조 방법{Thin film semiconductor device and liquid crystal display unit, and fabrication methods thereof}
도 1은 본 발명의 액정 표시 장치의 개략적인 평면도.
도 2는 도 1에 도시된 액정 표시 장치의 개략적인 단면도.
도 3a 및 도 3b는 각각 하나의 화소 영역의 등가 회로도로서, 도 3a는 도 1 및 도 2에 도시된 액정 표시 장치의 회로를 도시하는 도면이며, 도 3b는 참조예의 회로를 도시하는 도면.
도 4a 내지 도 4d는 각각 본 발명의 액정 표시 장치 내의 차광층(light shield layer)과 화소 전극 사이의 전기적 접속 관계를 도시하는 개략도.
도 5는 종래 기술의 액정 표시 장치의 일 예를 도시하는 단면도.
도 6은 도 5에 도시된 종래 기술의 액정 표시 장치의 평면도.
도 7은 보조 용량의 면적(area)과 화소 개구율 사이의 관계를 도시하는 그래프.
*도면의 주요부분에 대한 부호의 설명*
5; 차광층 10; 반도체 박막
13; 보조 용량 14; 제 2 폴리실리콘층
본 발명은 박막 반도체 장치 및 액정 표시 장치과, 그 제조 방법들에 관한 것이다. 특히, 본 발명은 박막 반도체 상에 집적된 박막 트랜지스터들을 위한 게이트 배선 구조 및 차광 구조에 관한 것이다.
각각 그 위에 박막 트랜지스터들과 화소 전극들이 집적되는, 박막 반도체들이 액정 표시 장치들을 구동하기 위한 기판들을 위해 광범위하게 사용되고 있다. 특히, 프로젝터(projector)를 위한 액정 표시 장치에 내장된 박막 반도체 장치는 프로젝터의 액체 소스(liquid source)로부터 도입되는 강렬한 광(intensive light)으로부터 박막 트랜지스터를 차폐하기 위한 차광 구조를 가져야만 한다. 이런 액정 표시 장치의 일 예가 도 5에 도시되어 있다. 도면에 도시된 바와 같이, 액정 표시 장치는 각각의 화소 전극(8)을 구동하기 위해 박막 트랜지스터를 사용한다. 박막 트랜지스터는 일반적으로 고온 폴리실리콘 TFT로 구성되어 있지만, 저온 폴리실리콘 TFT나 비정질 실리콘 TFT로 구성될 수도 있다. 도면에 도시된 액정 표시 장치는 예로서, 일본 특허 공개 제2000-131716호에 개시되어 있다. 도면에 도시된 바와 같이, 액정 표시 장치는 화소 트랜지스터로서의 TFT들(7)을 갖는 기판(1; TFT들을 지지하기 위한 석영)과 대향 기판(2; counter substrate)을 포함하며, 기판(1)과 대향 기판(2) 사이에 액정(3)이 유지되어 있다. 대향 기판(2)은 대향 전극(6; counter electrode)을 갖는다.
도 5를 참조하면, 기판(1)은 상층부의 화소 전극(8), 하층부의 TFT(본 명세서에서는 상부 게이트 구조를 가지고 있는 박막 트랜지스터)를 가지고 있다. TFT(7)는 화소 전극(8)을 구동하기 위한 스위칭 소자(switching element)로서 사용된다. TFT(7)는 액티브층으로서 제 1 폴리실리콘층으로 제조된 반도체 박막(10)을 갖는다. 게이트 전극(G)은 SiO2로 제조된 게이트 절연막(11)을 통해 반도체 박막(10)상에 형성된다. 게이트 전극(G)은 제 2 폴리실리콘층으로 제조된다. TFT(7)는 게이트 전극(G)의 양 측면상에 소스 영역(S)과, 드레인 영역(D)을 갖는다. 소스 및 드레인 영역들의 단부들(end portions)에는 각각 LDD 영역들(71, 72)이 형성된다. 추출 전극들(12A, 12B)이 각각 소스 영역(S)과 드레인 영역(D)에 각각 접속된다. 각각의 추출 전극(12A, 12B)은 알루미늄과 같은 알루미늄계 재료로 제조된다. 추출 전극(12A)은 콘택트 홀 SCN을 통해 TFT(7)의 소스 영역(S)에 전기적으로 접속되고, 추출 전극(12B)은 콘택트 홀 DCN을 통해 TFT(7)의 드레인 영역(D)에 전기적으로 접속된다.
반도체 박막(10)은 보조 용량(Cs; 13)을 포함한다. 보조 용량(Cs; 13)는 반도체 박막(10), 즉, TFT(7)를 형성하는 제 1 폴리실리콘층과, 반도체 박막(14), 즉, 게이트 전극(G)을 형성하는 제 2 폴리실리콘층 사이에 게이트 절연막(11)을 형성하는, 예를 들어, SiO2로 제조된 유전체막을 유지시킴으로써 형성된다.
화소 전극(8)을 구비한 상층부와 TFT(7)를 구비한 하층부 사이의 중층부에는 차광층들(4M, 4P)이 형성된다. 차광층들(4M, 4P)은 TFT(7)에 대해 대향 기판(2)측, 즉, 광 입사측에 배치되고, 그래서, 이들은 "상부측 차광층들(upper side light shield layers)" 이라 지칭된다. 즉, 본 명세서에서, 상부측 차광층들은 마스크 차폐층(mask shield layer; 4M)과, 패드 차폐층(pad shield layer; 4P)으로 구성된다. 두 개의 상부측 차광층들(마스크 차폐층(4M) 및 패드 차폐층(4P))과, 상부측 차광층들에 중첩되어 있는 추출 전극들(12A, 12B; 본 명세서에서는 각각 알루미늄으로 제조됨)의 도움으로, 화소 개구(pixel openning)를 제외한 전체 화소 영역이 대향 기판(2)측으로부터의 입사광으로부터 차폐된다. 각각의 마스크 차폐층(4M) 및 패드 차폐층(4P)은 도전성 재료, 예로서, Ti 같은 금속으로 제조된다. 마스크 차폐층(4M)은 화소의 열방향(횡방향)을 따라 연속적으로 패터닝되고, 외광으로부터 적어도 부분적으로 TFT를 차폐한다. 패드 차폐층(4P)은 각각의 화소에 대하여 불연속적으로 패터닝되며, 화소 전극(8)과의 접촉(contact)에 기여한다. 보다 명확하게 말하면, 화소 전극(8)은 콘택트 홀 PCN을 통해 패드 차폐층(4P)에 접속된다. 패드 차폐층(4P)은 콘택트 홀 JCN을 통해 추출 전극(12B)에 접속된다. 상술한 바와 같이, 추출 전극(12B)은 콘택트 홀 DCN을 통해 TFT(7)의 드레인 영역(D)에 접속된다. 마스크 차폐층(4M)과, 패드 차폐층(4P) 및 차폐층들(4M, 4P)에 중첩된 추출 전극(12A, 12B)을 제공함으로써, 화소 개구를 제외한 전체 화소 영역이 대향 기판측으로부터의 입사광으로부터 차폐될 수 있다.
한편, 화소 트랜지스터부의 대향 기판(2)측에 대향 배치된 부분에 차광층(5)이 형성된다. 이 차광층(5)은 "하부 차광층(lower light shield layer)"이라 지칭된다. 적어도 화소 트랜지스터(7)의 소스 및 드레인 중 단부들과, 따라서, 소스 및 드레인의 단부 부분들에 형성된 LDD 영역들(71, 72)은 외광으로부터 차폐된다. 일반적으로, 하부 차광층(5)은 WSi 같은 내열 금속의 실리사이드로 제조되며, 200nm의 두께를 갖는다.
액정 프로젝터의 보다 높은 조도(luminance)와 관련한 최근의 강력한 요구 사항을 만족시키기 위해서, 도 5에 도시된 형태의 액정 패널은 그 투과율에 관한 개선이 요구되어 왔다. 동시에, 도 5에 도시된 액정 패널은 프로젝터를 위한 광원으로부터 많은 광량이 입사되는 상태에서도 높은 화질을 유지할 것이 요구되어왔다. 도 5에 도시된 형태의 액정 패널에 대한 이런 시장의 요구사항을 만족시키기 위해서, (1)화소 개구율을 증가시킴으로써 투과율을 개선시키는 방법과, (2)보조 용량(Cs)의 면적을 증가시킴으로써 높은 화질을 유지하는 방법이 사용되어 왔다. 그러나, (1) 및 (2)의 방법들은 실질적으로 서로 조화되지 않는다. 즉, 보조 용량(Cs)가 증가되게 되면, 화소 개구율이 감소된다. (1) 및 (2)의 방법이 동시에 도입되어 온 이유는 화소들의 레이아웃(layout)의 마진(margin)이 있기 때문이다. 그러나, 액정 프로젝터의 더높은 선명도를 향한 경향에 따라서, 이런 마진을 가진 화소들의 레이아웃을 실현하는 것이 어려워져왔고, 종래 기술의 화소 구조를 기초로하여서는 더 높은 화소 개구율을 달성하는 것이 불가능해졌다.
도 6은 도 5에 도시된 종래 기술의 액정 표시 장치, 특히, 액정 표시 장치 중 하나의 화소 영역의 개략적인 평면도이다. 도면에 도시된 바와 같이, 액정 표시 장치는 복수의 신호 배선들(12)과 신호 배선들(12)에 교차하는 게이트 배선들을 포함한다. 화소들은 열방향(종방향)으로 연장하는 신호 배선들과, 행방향(횡방향)으로 연장하는 게이트 배선들 사이의 교차점들에 제공된다. 상술한 바와 같이, 화소는 화소 전극과, 화소 전극을 구동하기 위한 박막 트랜지스터와, 외광으로부터 박막 트랜지스터를 차폐하기 위한 차광 밴드(차광층)를 갖는다. 박막 트랜지스터는 액티브층으로서 반도체 박막(10)을 갖는다. 반도체 박막(10)의 소스 영역은 콘택트 홀 SCN을 통해 신호 배선(12)에 접속되고, 그 드레인 영역은 콘택트 홀 DCN을 통해 화소 전극(미도시)에 접속되며, 그 게이트 전극(G)은 게이트 배선의 일부로서 형성되어 있다. 부가적으로, 게이트 배선은 반도체 박막(10)(제 1 폴리실리콘층으로 제조됨)과는 상이한 반도체 박막(14)(제 2 폴리실리콘층으로 제조됨)으로 형성된다. 또한, 화소는 보조 용량(13)을 포함한다. 보조 용량(13)는 게이트 절연막과 동일한 유전체 박막이 반도체 박막(10)(제 1 폴리실리콘층)과, 반도체 박막(14)(제 2 폴리실리콘층) 사이에 유지된, 적층 구조를 갖는다. 보조 용량(13)의 하부 전극을 형성하는 반도체 박막(10)은 박막 트랜지스터의 드레인의 전위와 동일한 전위를 나타내고, 보조 용량(13)의 상부 전극을 형성하는 반도체 박막(14)은 콘택트 홀 CCN을 통해 알루미늄으로 제조된 상부측 추출 전극(미도시)에 접속된다. 부가적으로, 추출 전극은 콘택트 홀 MCN을 통해 상부측 마스크 차폐층에 접속된다. 화소 전극(미도시)은 콘택트 홀들(PCN, JCN, DCN)을 통해 박막 트랜지스터의 드레인 영역(D)에 접속된다. 도면에 도시된 바와 같이, 게이트 전극(G)은 횡방향으로 연장하여 게이트 배선을 형성하는 반도체 박막(14; 제 2 폴리실리콘층)으로 형성된다. 보조 용량(13)의 상부 전극으로서 취해지는 반도체 박막(14)의 일부는 게이트 배선의 전위와는 상이한 전위를 나타낸다. 따라서, 비록, 보조 용량(13)의 상부 전극 및 게이트 배선 양자 모두가 동일한 반도체 박막(14)으로 형성되지만, 이들은 그들 사이에 소정 간극(GAP)이 부여된 상태로 전기적으로 서로 분리되어야할 필요가 있다. 즉, 이 화소 구조에서, 보조 용량(13)의 상부 전극과 게이트 배선은 서로 평행하게 배치되어 있기 때문에, 그들 사이에 간극(GAP)이 반드시 제공되고, 그 결과로서, 화소 개구율이 감소된다. 화소 작동율을 향상시키기 위해서, 용이하게 이해할 수 있는 바와 같이, 별도의 층들로서 보조 용량의 상부 전극과 게이트 배선을 형성하는 것이 유효하다. 그러나, 도 6에 도시된 종래 기술의 구조는 보조 용량(13)의 상부 전극과 게이트 배선의 이런 레이아웃을 실시하지 못하였다.
도 7은 도 6에 도시된 종래 기술의 구조에서 보조 용량(Cs)의 면적과 화소 개구율 사이의 관계를 도시하는 그래프이다. 화소 개구율이 증가할 때, 보조 용량의 면적이 희생되며, 현저히 감소되게 된다. 이는 보조 용량(보조 용량 배선)의 상부 전극과 게이트 배선이 동일한 층으로 형성되고 서로 평행하게 배치되어 있기 때문이다. 이런 게이트 배선와 보조 용량 배선의 평행한 레이아웃은 보조 용량의 면적을 보증하면서 화소 개구율을 향상시키는 것을 어렵게 한다.
본 발명의 목적은 액티브 매트릭스형 액정 표시 장치의 구동 기판으로서 사용되는 박막 반도체 장치의 화소 개구율을 향상시키는 것이다.
상술한 목적을 달성하기 위해서, 본 발명에 따라서, 복수의 신호 배선들과, 복수의 신호 배선에 교차하는 복수의 게이트 배선들과, 신호 및 게이트 배선들 사이의 교차점들에 배치된 화소들을 포함하고, 신호 및 게이트 배선들과 화소들은 절연기판상에 제공되어 있으며, 화소들 각각은 적어도 화소 전극과, 화소 전극을 구동하기 위한 박막 트랜지스터와, 외광으로부터 박막 트랜지스터를 차폐하기 위한 차광 밴드를 포함하고, 박막 트랜지스터의 소스는 신호 배선들 중 하나에 접속되고, 박막 트랜지스터의 드레인은 화소 전극에 접속되며, 박막 트랜지스터의 게이트 전극은 게이트 배선들 중 하나에 접속되는, 박막 반도체 장치가 제공된다. 이 박막 반도체 장치는 차광 밴드가 제 1 도전층으로 형성되고, 차광 밴드 중 적어도 일부는 게이트 배선으로서 사용되고, 게이트 전극은 제 1 도전층과는 상이한 제 2 도전층으로 형성되며, 게이트 배선을 위해 사용된 제 1 도전층은 각각의 화소 영역내에서 게이트 전극을 형성하는 제 2 도전층에 전기적으로 접속되어 있는 것을 특징으로 한다.
양호하게는, 게이트 전극들을 형성하는 제 2 도전층은 각각의 화소 영역에 대하여 서로 분리되어 있으며, 제 2 도전층의 분리된 부분들 각각은 각각의 화소 영역내의 게이트 배선을 위해 사용된 제 1 도전층에 전기적으로 접속된다.
양호하게는, 게이트 배선을 형성하는 제 1 도전층은 각각의 화소 영역에 대하여 서로 분리되어 있고, 제 1 도전층의 분리된 부분들 각각은 각각의 화소 영역 내의 게이트 전극을 형성하는 제 2 도전층에 전기적으로 접속된다.
양호하게는, 차광 밴드는 상하측으로부터 박막 트랜지스터를 차폐하기 위한 두 개의 도전층들로 구성되고, 두 개의 도전층들 중 하나는 게이트 배선을 위한 제 1 도전층으로서 사용된다.
양호하게는, 차광 밴드는 상측 또는 하측 중 어느 한쪽으로부터 박막 트랜지스터를 차폐하기 위한 단일 도전층으로 구성되고, 단일 도전층은 게이트 배선을 위한 제 1 도전층으로서 사용된다.
양호하게는, 화소들 각각은 보조 용량를 포함하고, 보조 용량는 상기 박막 트랜지스터를 통해 상기 신호 배선로부터 상기 화소 전극 내로 기록된 신호 전하들을 유지하기 위해 한쌍의 상부 및 하부 전극들 사이에 유지된 유전 물질로 구성되며, 한쌍의 상부 및 하부 전극들 중 하나는 게이트 전극을 형성하는 제 2 도전층과 동일한 층으로 형성된다.
이들 구성들에서, 외광으로부터 박막 트랜지스터를 차폐하기 위한 차광 밴드는 제 1 도전층으로 형성되고, 차광 밴드의 적어도 일부는 게이트 배선으로서 사용된다. 한편, 게이트 전극이 제 1 도전층과는 상이한 제 2 도전층으로 형성되고, 각각의 화소 영역내의 차광 밴드에 전기적으로 접속된다. 상술한 바와 같은 게이트 배선으로서 차광층을 사용함으로써, 게이트 배선와 보조 용량 배선을 동일한 층에 형성할 필요가 없다. 예로서, 하부 차광층을 게이트 배선으로서 사용함으로써, 게이트 전극을 형성하는 것과 동일한 층으로 형성된 보조 용량 배선은 게이트 배선상에 중첩될 수 있다. 동일한 층에 형성된 게이트 배선와, 보조 용량 사이의 간극(GAP)을 보증할 필요가 없기 때문에, 이에 따라, 화소 개구율이 향상된다.
하기에, 본 발명의 양호한 실시예를 첨부된 도면을 참조로 상세히 설명한다. 도 1은 본 발명의 액정 표시 장치의 일 실시예를 도시하는 개략적인 평면도이며, 특히, 액정 표시 장치의 단 하나의 화소 영역을 도시하고 있다. 특히, 이 도면은 액정 표시 장치의 구동 기판측상의 박막 반도체 장치의 평면 구조를 도시하고 있다. 박막 반도체 장치는 절연 기판상에 복수의 신호 배선들(12)과, 신호 배선들(12)과 교차하는 복수의 게이트 배선들과, 신호 및 게이트 배선들의 교차점들에 배치된 화소들을 포함한다. 도면에는 종방향으로 연장하는 하나의 신호 배선(12)와 횡방향으로 연장하는 하나의 게이트 배선 사이의 교차점들에 배치된 단 하나의 화소만이 도시되어 있다. 각각의 화소는 적어도 화소 전극(미도시)과, 화소 전극을 구동하기 위한 박막 트랜지스터와, 외광으로부터 박막 트랜지스터를 차폐하기 위한 차광층(차광 밴드)을 포함한다. 박막 트랜지스터는 하측 차광층(5)상의 디바이스 영역으로서 형성된 반도체 박막(10; 제 1 폴리실리콘층으로 제조됨)을 포함한다. 박막 트랜지스터의 소스는 콘택트 홀 SCN을 통해 신호 배선(12)에 접속된다. 박막 트랜지스터의 드레인은 콘택트 홀들(DCN, JCN, PCN)을 통해 화소 전극(미도시)에 접속된다. 박막 트랜지스터의 게이트 전극(G)은 게이트 배선에 접속된다. 게이트 전극(G)은 반도체 박막(10)(제 1 폴리실리콘층으로 제조됨)위에 배치된 다른 반도체 박막(14)(제 2 폴리실리콘층으로 제조됨)으로 형성되어 있다.
본 발명의 특성들에 따라서, 차광층(5)은 제 1 도전층으로 형성되고, 차광층(5)의 적어도 일부는 게이트 배선으로서 사용되며, 게이트 전극(G)은 제 1 도전층과는 상이한 제 2 도전층(즉, 불순물이 많이 도핑된 반도체 박막(14))으로 형성되며, 게이트 배선을 위해 사용된 제 1 도전층과, 게이트 전극(G)을 형성하는 제 2 도전층(반도체 박막 14)은 각각의 화소 영역내에서 콘택트 홀 GCN을 통해 서로 전기적으로 접속된다. 요약하면, 본 발명에 따라서, 게이트 전극(G)을 형성하는 층은 게이트 배선을 형성하는 층과 상이하며, 게이트 전극(G) 및 게이트 배선 양자 모두는 각각의 화소 영역내에서 콘택트 홀 GCN을 통해 3차원적으로 서로 연결된다. 본 발명의 부가적인 특징으로서, 게이트 전극(G)을 형성하는 제 2 도전층(반도체 박막 14)은 각각의 화소에 대하여 서로 분리되어 있고, 제 2 도전층의 분리된 부분들(게이트 전극 G) 각각은 각각의 화소 영역내에서 게이트 배선을 위해 사용된 제 1 도전층에 전기적으로 접속된다.
화소는 상술한 박막 트랜지스터와 화소 전극에 부가하여 보조 용량(13)를 포함한다. 보조 용량(13)는 신호 배선(12)로부터 박막 트랜지스터를 통해 화소 전극으로 기록되는 신호 전하들을 유지하여 화질을 유지하는 기능을 한다. 보조 용량(13)는 적층된 구조를 가지며, 구조에서는 유전 물질이 한쌍의 상부 및 하부 전극들 사이에 유지된다. 보조 용량(13)의 상부 전극은 게이트 전극(G)을 형성하는 제 2 도전층(반도체 박막 14)과 동일한 층으로 형성된다. 보조 용량(13)의 하부 전극은 반도체 박막(10)과 동일한 층으로 형성된다. 보조 용량(13)의 유전 물질은 한쌍의 상부 및 하부 전극들(14, 10) 사이에 유지된 게이트 절연막과 동일한 절연막으로 형성된다. 도면으로부터 명백히 알수 있는 바와 같이, 보조 용량(13)는 게이트 배선을 형성하는 차광층(5)에 중첩될 수 있다. 결과적으로, 본 발명의 구조에 따라서, 화소 개구율이 관련 종래 기술에 비해 현저히 커질수 있다. 이런 본 발명의 구조는 게이트 전극(G)을 형성하는 층과 동일한 층이었던 게이트 배선의 일부를 상이한 층, 즉, 차광층(5)으로 대체함으로써 실현된다. 보다 명확하게 말하면, 게이트 배선은 예로서, WSi로 제조된 하부 차광층(5)으로 형성되고, 게이트 전극(G)은 종래 기술의 구조와 마찬가지로 반도체 박막(14)(제 2 폴리실리콘층으로 제조됨)로 형성된다. 게이트 배선와 게이트 전극(G)은 콘택트 홀 GCN을 통해 서로 전기적으로 접속된다. 한편, 보조 용량(13)의 상부 전극은 게이트 전극(G)을 형성하는 층과 동일한 층인 반도체 박막(14)(제 2 폴리실리콘층으로 제조됨)로 형성된다. 게이트 배선을 형성하는 층이 보조 용량(13)의 상부 전극(보조 용량 배선)을 형성하는 층과는 상이하기 때문에, 보조 용량(13)는 게이트 배선을 형성하는 차광층(5)위에 형성될 수 있고, 그에 의해, 화소 개구율을 현저히 개선한다.
도 2는 액정 표시 장치의 구조를 도시하는 도 1의 X-X선을 따라 취한 단면도이다. 도면을 참조하면, 액정 표시 장치는 그 사이에 소정 간극이 유지된 상태로 서로 접합된 한쌍의 기판들(1, 2)과, 간극 내에 유지된 액정(3)을 포함한다. 하나의 기판(1)은 상술한 바와 같이, 복수의 신호 배선들(12)과, 신호 배선들(12)과 교차하는 복수의 게이트 배선들 및, 신호 및 게이트 배선들 사이의 교차점들에 배치된 화소들을 포함한다. 나머지 기판(2; 대향 기판)은 각각의 화소들에 대면한 전극(6; 대향 전극)을 갖는다.
하부 차광층(5)이 하부 기판(1)의 표면상에 형성되고, 박막 트랜지스터와, 보조 용량(13)가 절연막(9)을 통해 그위에 형성되어 있다. 박막 트랜지스터는 게이트 전극(G)이 게이트 절연막(11)을 통해 이중 구조의 반도체 박막(10)상에 배치되어 있는 상부 게이트 구조를 가진다. 상술한 바와 같이, 게이트 전극들(G)은 각각의 화소 영역에 대하여 서로 분리되어 있고, 각각의 게이트 전극(G)은 콘택트 홀 GCN을 통해 게이트 배선으로서 역할하는 차광층(5)에 전기적으로 접속되어 있다. 한편, 보조 용량(13)는 하부 반도체 박막(10)과, 상부 반도체 박막(14)과, 그들 사이에 유지된 게이트 절연막(11)으로 구성되어 있다. 도면으로부터 명백히 알수 있는 바와 같이, 보조 용량(13)의 상부 전극과, 게이트 전극(G)은 동일한 반도체 박막(14; 제 2 폴리실리콘층으로 제조됨)으로 형성되어 있다. 상술한 바와 같이 구성된 보조 용량(13)와 박막 트랜지스터는 층간 절연막으로 덮여진다. 신호 배선(12)와 추출 전극(12C)은 층간 절연막상에 형성된다. 신호 배선(12)와 추출 전극(12C) 각각은 알루미늄으로 제조되며, 그 표면들은 평탄화 막으로 덮여 있다. 상부 차광층(4)이 평탄화 막상에 형성된다. 이 방식으로, 본 실시예에 따라서, 외광으로부터 박막 트랜지스터를 차폐하는 차광 밴드는 상하측으로부터 박막 트랜지스터를 차폐하기 위한 두 개의 도전층으로 구성되고, 두 개의 도전층들 중 하나는 게이트 배선을 위한 제 1 도전층으로서 사용된다. 선택적으로, 차광 밴드는 상측 또는 하측중 어느 한쪽으로부터 박막 트랜지스터를 차폐하기 위한 단일의 도전층으로 구성될 수 있으며, 단일 도전층은 게이트 배선을 위한 제 1 도전층으로서 사용된다. 본 실시예에서, 보조 용량(13)의 상부 전극은 콘택트 홀 CCN을 통해 추출 전극(12C)에 전기적으로 접속된다. 추출 전극(12C)은 부가적으로, 콘택트 홀 MCN을 통해 상부 차광층(4)에 전기적으로 접속되어 있다. 이 접속을 이용하여, 보조 용량(13)의 상부 전극에 소정 전위가 인가된다. 상부 차광층(4)은 보호막으로 덮여지고, 화소 전극(미도시)이 그위에 형성된다.
본 발명에 따른 액정 표시 장치 제조 방법을 도 2를 참조로 설명한다. 액정 표시 장치는 그 사이에 소정 간극이 부여된 상태로 서로 결합된 한쌍의 기판들(1, 2)과, 그 간극내에 유지된 액정(3)을 포함한다. 이런 액정 표시 장치를 제조하기 위해서, 복수의 신호 배선들(12)과, 신호 배선들에 교차하는 복수의 게이트 배선들 및 신호 및 게이트 배선들 사이의 교차점들에 배치된 화소들이 하나의 기판(1)상에 형성되고, 전극(6)이 각각의 화소들에 대면하도록 나머지 기판(2)상에 형성된다. 적어도 화소 전극과, 화소 전극을 구동하기 위한 박막 트랜지스터와, 외광으로부터 박막 트랜지스터를 차폐하기 위한 차광 밴드(5)가 각각의 화소 영역에 형성된다. 박막 트랜지스터의 소스는 신호 배선(12)에 접속되고, 그 게이트 전극(G)은 게이트 배선에 접속된다. 이경우에, 차광 밴드(5)는 제 1 도전층으로 형성되고, 차광 밴드중 적어도 일부는 게이트 배선으로서 사용된다. 게이트 전극(G)은 제 1 도전층과는 상이한 제 2 도전층(14)으로 형성된다. 게이트 배선을 위해 사용된 제 1 도전층은 각각의 화소 영역내에서 콘택트 홀 GCN을 통해 게이트 전극(G)을 형성하는 제 2 도전층(14)에 전기적으로 접속된다. 본 실시예에서, 차광 밴드는 상측 및 하측으로부터 박막 트랜지스터를 차폐하기 위한 두 개의 도전층들로 구성되고, 하나의 차광 밴드(5)는 게이트 배선을 위한 제 1 도전층으로서 사용된다. 박막 트랜지스터를 통해 신호 배선(12)로부터 화소 전극으로 기록된 신호 전하들을 유지하기 위해, 한쌍의 상부 및 하부 전극들(10, 14) 사이에 유전 물질로서 게이트 절연막(11)을 유지시킴으로써 보조 용량(13)가 각각의 화소 전극내에 형성된다. 한쌍의 상부 및 하부 전극들 중 하나는 게이트 전극(G)을 형성하는 제 2 도전층(14)과 동일한 층으로 형성된다.
도 3a 및 도 3b는 하나의 화소에 대한 등가 회로를 각각 도시하는 개략적인 다이어그램이며, 여기서, 도 3a는 본 발명의 액정 표시 장치의 회로를 도시하고 있고, 도 3b는 참조예의 회로를 도시하고 있다. 도 3b에 도시된 참조예에서는 하부 차광층(5)이 게이트 배선의 일부로서 취해지지 않고 있으며, 접지 전위에 접속되어 있다. 이런 구조에서, 금속 차광층(5)으로 인한 기생 트랜지스터가 점선으로 표시된 원으로 도시된 바와 같은 LDD 영역내에 발생한다. 차광층(5)의 전위가 고정, 즉, 일반적으로 접지되어 있기 때문에, 일반적으로 기생 트랜지스터를 턴 오프시키는 방향으로 작용한다. 상술한 문제점을 방지하기 위해, LDD 영역의 불순물의 농도를 소정값 이상만큼 감소시키는 것이 불가능해진다. 그러나, 광량을 증가시키는 경향에 따라서, 화질을 개선하기 위해 LDD 영역의 불순물의 농도를 현재의 불순물 농도의 약 1/3으로 감소시킬 필요가 있다.
도 3a에 도시된 구성에서는, 비록 금속 차광층(5)으로 인한 기생 트랜지스터가 참조예에서와 마찬가지로 발생하더라도, 차광층(5)의 전위는 일반적으로 콘택트 홀 GCN을 경유한 게이트 전위와 동일한 값으로 유지된다. 따라서, 점선으로 둘러싸여진 기생 트랜지스터의 턴온/오프가 실제 박막 트랜지스터와 완전히 동기되게 된다. 결과적으로, LDD 영역의 불순물 농도를 현저히 감소시키는 것이 가능하며, 따라서, 화질을 향상시키는 것이 가능하다. 부가적으로, 신호 배선(12)로 공급된 이미지 신호(Vsig)가 박막 트랜지스터(TFT)의 소스 영역(S)으로부터 드레인 영역(D)을 통해 화소 전극내에 기록된다. 도면에서, 화소 전극에 기록된 전위는 문자 Vpx1로 표시되고, 박막 트랜지스터의 게이트 전극(G)에 인가된 전위는 문자 Vg로 도시되어 있다.
도 4a 내지 도 4d는 각각 게이트 전극(G)과, 게이트 배선으로서 기능하는 차광층(5) 사이의 접속 관계를 도시하는 개략도이다. 도 4a는 도 1에 도시된 실시예에 따른 접속 관계를 개략적으로 도시하고 있으며, 여기서, 화소 전극들(G)은 각각의 화소 영역에 대하여 서로 분리되어 있고, 게이트 배선을 형성하는 차광층(5)이 화소들을 통해 연장되어 있다. 분리된 전극들(G) 각각은 대응하는 콘택트 홀 GCN을 통해 하부 차광층(5)에 전기적으로 접속되어 있다. 금속 박층, 반도체 박막층 등을 서로에 대해 중첩시킴으로써 형성된 다층 구조는 기판의 변형량을 증가시키는 측면 반작용을 유발한다. 이는 패널의 장착 단계와 조립 단계에서의 제어에 부정적인 영향을 미친다. 특히, 패널의 횡방향을 따라서 반도체 박막(제 2 폴리실리콘층으로 제조됨)으로 형성된 게이트 배선을 연속적으로 형성하는 것은 대규모의 기판의 변형을 유발한다. 대조적으로, 본 발명에 따라서, 도 4a에 개략적으로 도시된 바와 같이, 제 2 폴리실리콘층으로 제조된 게이트 전극들(G)은 각각의 화소 영역에 대하여 서로 분리되어 있고, 그래서, 기판의 변형량이 감소될 수 있다. 부가적으로, 게이트 전극(G)이 종래의 구조와는 달리 배선으로서 사용되지 않기 때문에, 게이트 전극(G)의 두께가 작아질 수 있다. 이는 기판의 변형량을 추가적으로 감소시키는 효과가 있다.
도 4b에 도시된 접속 관계에서, 게이트 전극들(G) 뿐만 아니라, 게이트 배선을 형성하는 하부 차광층들(5)도 각각의 화소 영역에 대하여 서로 분리되어 있다. 분리된 게이트 전극들(G)과 하부 차광층들(5)은 각각의 화소에 대하여 두 개씩 있는 콘택트 홀들 GCN을 통해 서로 연속적으로 전기적으로 접속된다. 하부 차광층들(5)도 서로 분리되어 있기 때문에, 기판의 변형량을 부가적으로 감소시킬 수 있다.
도 4c에 도시된 접속 관계에서, 차광층들(5)은 각각의 화소 영역에 대하여 서로 분리되어 있지만, 게이트 전극(G)은 화소들을 통해 연장한다. 도 4d에 도시된 접속 관계에서, 게이트 전극(G) 및 하부 차광층(5) 각각은 화소들을 통해 연장하고, 게이트 전극(G) 및 하부 차광층(5) 양자 모두는 각각의 화소 영역에 제공된 콘택트 홀들 GCN을 통해 서로 접속되어 있다. 이 구조에서, 상부 및 하부 두 개의 도전층들 중 하나가 분리되더라도, 도전층들 중 나머지 하나에 의해 전기 도전이 보증될 수 있고, 그래서, 파손의 발생을 방지하는 장점을 얻을 수 있다.
상술한 바와 같이, 본 발명에 따라서, 게이트 배선으로서 차광층을 사용함으로써 화소 개구율이 향상될 수 있다. 또한, 박막 트랜지스터의 액티브층으로서의 반도체 박막이 게이트 전극과 게이트 배선으로서 기능하는 차광층 사이에서 상측 및 하측으로부터 유지되는 이중 게이트 구조를 실현하는 것이 가능하고, 그래서, 박막 트랜지스터의 설계 마진을 향상시킨다. 예로서, 이중 게이트 구조는 LDD 영역의 불순물의 농도를 감소시키는 효과를 가지며, 그래서, 대응적으로 박막 트랜지스터로부터의 광의 누출을 저하시킨다. 부가적으로, 게이트 전극들 또는 게이트 배선으로서 기능하는 차광층들을 각각의 화소 영역에 대하여 서로 분리시킴으로써, 기판의 변형을 억제하는 것이 가능하다.
본 발명의 양호한 실시예를 특정 용어들을 사용하여 설명하였지만, 이런 설명들은 단지 예시일 뿐이며, 첨부된 청구범위의 정신 및 범주로부터 벗어나지 않고도 다양한 변화와 변용이 만들어질 수 있다는 것을 인지하여야 한다.

Claims (24)

  1. 서로 교차하는 복수의 신호 배선 및 게이트 배선과, 양 배선의 각 교차부에 배치된 화소를 절연성의 기판 상에 구비하고,
    각 화소는 적어도 화소 전극과, 이것을 구동하는 박막 트랜지스터와, 상기 박막 트랜지스터를 외광(外光)으로부터 차폐하는 차광 밴드와, 상기 박막 트랜지스터를 통해 신호 배선으로부터 상기 화소 전극에 기록된 신호 전하를 유지하는 보조 용량을 포함하고,
    상기 박막 트랜지스터의 소스는 상기 신호 배선에 접속되고, 드레인은 상기 화소 전극에 접속되고, 게이트 전극은 상기 게이트 배선에 접속되어 있는 박막 반도체 장치에 있어서,
    상기 차광 밴드는 제 1 도전층으로 이루어지고 적어도 일부가 상기 게이트 배선에 사용되고,
    상기 게이트 전극은 제 1 도전층과는 다른 제 2 도전층으로 이루어지고,
    게이트 배선에 사용되는 상기 제 1 도전층과, 게이트 전극으로 되는 상기 제 2 도전층이, 각 화소내에서 서로 전기적으로 접속되고,
    상기 게이트 배선을 구성하는 제 1 도전층은 각 화소마다 분단되어 있고, 분단된 개개의 제 1 도전층의 부분은 각 화소내에서 상기 게이트 전극으로 되는 상기 제 2 도전층과 전기적으로 접속되어 있고,
    상기 보조 용량은 상기 제 1 도전층 상에 중첩하여 형성되어 있는 것을 특징으로 하는 박막 반도체 장치.
  2. 제 1 항에 있어서,
    상기 게이트 전극을 구성하는 제 2 도전층은 각 화소마다 분단되어 있고, 분단된 개개의 제 2 도전층의 부분은 각 화소내에서 상기 게이트 배선에 사용되는 상기 제 1 도전층과 전기적으로 접속되어 있는 것을 특징으로 하는, 박막 반도체 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 차광 밴드는 상기 박막 트랜지스터를 상하의 양쪽으로부터 차폐하는 2층의 도전층으로 이루어지고, 그 한쪽이 제 1 도전층으로서 상기 게이트 배선에 사용되고 있는 것을 특징으로 하는, 박막 반도체 장치.
  5. 제 1 항에 있어서,
    상기 차광 밴드는 상기 박막 트랜지스터를 상하의 내편측으로부터 차폐하는 단층의 도전층으로 이루어지고, 이것이 제 1 도전층으로서 상기 게이트 배선에 사용되고 있는 것을 특징으로 하는, 박막 반도체 장치.
  6. 제 1 항에 있어서,
    각 화소는 유전체를 상하 한쌍의 전극 사이에 끼운 보조 용량을 포함하고, 상기 상하 한쌍의 전극 중 한쪽이 상기 게이트 전극을 구성하는 제 2 도전층과 동층인 것을 특징으로 하는, 박막 반도체 장치.
  7. 소정의 간극을 두고 서로 접합된 한쌍의 기판과, 상기 간극에 유지된 액정으로 이루어지고,
    한쪽의 기판은, 서로 교차하는 복수의 신호 배선 및 게이트 배선과, 양 배선의 각 교차부에 배치된 화소를 가진 한쪽, 다른 쪽의 기판은 각 화소에 대향하는 전극을 가지며,
    각 화소는, 적어도 화소 전극과, 이것을 구동하는 박막 트랜지스터와, 상기 박막 트랜지스터를 외광으로부터 차폐하는 차광 밴드와, 상기 박막 트랜지스터를 통해 신호 배선으로부터 상기 화소 전극에 기록된 신호 전하를 유지하는 보조 용량을 포함하고,
    상기 박막 트랜지스터의 소스는 상기 신호 배선에 접속되고, 드레인은 상기 화소 전극에 접속되고, 게이트 전극은 상기 게이트 배선에 접속되어 있는 액정 표시 장치에 있어서,
    상기 차광 밴드는 제 1 도전층으로 이루어지고 적어도 일부가 상기 게이트 배선에 사용되고,
    상기 게이트 전극은 제 1 도전층과는 다른 제 2 도전층으로 이루어지고,
    게이트 배선에 사용되는 상기 제 1 도전층과, 게이트 전극으로 되는 상기 제 2 도전층이 각 화소내에서 서로 전기적으로 접속되고,
    상기 게이트 배선을 구성하는 제 1 도전층은 각 화소마다 분단되어 있고, 분단된 개개의 제 1 도전층의 부분은 각 화소내에서 상기 게이트 전극으로 되는 상기 제 2 도전층과 전기적으로 접속되어 있고,
    상기 보조 용량은 상기 제 1 도전층 상에 중첩되어 형성되어 있는 것을 특징으로 하는, 액정 표시 장치.
  8. 제 7 항에 있어서,
    상기 게이트 전극을 구성하는 제 2 도전층은 각 화소마다 분단되어 있고, 분단된 개개의 제 2 도전층 부분은 각 화소내에서 상기 게이트 배선에 사용되는 상기 제 1 도전층과 전기적으로 접속되어 있는 것을 특징으로 하는, 액정 표시 장치.
  9. 삭제
  10. 제 7 항에 있어서,
    상기 차광 밴드는 상기 박막 트랜지스터를 상하의 양쪽으로부터 차폐하는 2층의 도전층으로 이루어지고, 그 한쪽이 제 1 도전층으로서 상기 게이트 배선에 사용되고 있는 것을 특징으로 하는, 액정 표시 장치.
  11. 제 7 항에 있어서,
    상기 차광 밴드는 상기 박막 트랜지스터를 상하의 내편측으로부터 차폐하는 단층의 도전층으로 이루어지고, 이것이 제 1 도전층으로서 상기 게이트 배선에 사용되고 있는 것을 특징으로 하는, 액정 표시 장치.
  12. 제 7 항에 있어서,
    각 화소는 유전체를 상하 한쌍의 전극 사이에 둔 보조 용량을 포함하고, 상기 상하 한쌍의 전극의 한쪽이 상기 게이트 전극을 구성하는 제 2 도전층과 동층인 것을 특징으로 하는, 액정 표시 장치.
  13. 서로 교차하는 복수의 신호 배선 및 게이트 배선과, 양 배선의 각 교차부에 배치된 화소를 절연성의 기판상에 구비하고, 각 화소는, 적어도 화소 전극과, 이것을 구동하는 박막 트랜지스터와, 상기 박막 트랜지스터를 외광으로부터 차폐하는 차광 밴드와, 상기 박막 트랜지스터를 통해 신호 배선으로부터 상기 화소 전극에 기록된 신호 전하를 유지하는 보조 용량을 포함하고, 상기 박막 트랜지스터의 소스와 상기 신호 배선에 접속되고, 드레인은 상기 화소 전극에 접속되고, 게이트 전극은 상기 게이트 배선에 접속되어 있는 박막 반도체 장치의 제조 방법에 있어서,
    상기 차광 밴드는 제 1 도전층으로 형성하는 동시에 적어도 그 일부를 상기 게이트 배선에 사용하고,
    상기 게이트 전극은 제 1 도전층과는 다른 제 2 도전층으로 형성하고,
    게이트 배선에 사용하는 상기 제 1 도전층과 게이트 전극으로 되는 상기 제 2 도전층을 각 화소내에서 서로 전기적으로 접속할 때,
    상기 게이트 배선을 구성하는 제 1 도전층을 각 화소마다 분단하는 동시에, 분단한 개개의 제 1 도전층의 부분을 각 화소내에서 상기 게이트 전극으로 되는 상기 제 2 도전층과 전기적으로 접속하고,
    상기 보조 용량은 상기 제 1 도전층 상에 중첩하여 형성하는 것을 특징으로 하는, 박막 반도체 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 게이트 전극을 형성하는 제 2 도전층을 각 화소마다 분단하는 동시에, 분단한 개개의 제 2 도전층의 부분을 각 화소내에서 상기 게이트 배선에 사용하는 상기 제 1 도전층과 전기적으로 접속하는 것을 특징으로 하는, 박막 반도체 장치의 제조 방법.
  15. 삭제
  16. 제 13 항에 있어서,
    상기 차광 밴드는 상기 박막 트랜지스터를 상하의 양쪽으로부터 차폐하는 2층의 도전층으로 형성하고, 그 한쪽을 제 1 도전층으로서 상기 게이트 배선에 사용하는 것을 특징으로 하는, 박막 반도체 장치의 제조 방법.
  17. 제 13 항에 있어서,
    상기 차광 밴드는 상기 박막 트랜지스터를 상하의 내편측으로부터 차폐하는 단층의 도전층으로 형성하고, 이것을 제 1 도전층으로서 상기 게이트 배선에 사용하는 것을 특징으로 하는, 박막 반도체 장치의 제조 방법.
  18. 제 13 항에 있어서,
    유전체를 상하 한쌍의 전극 사이에 둔 상기 보조 용량을 각 화소에 형성하고, 상기 상하 한쌍의 전극의 한쪽이 상기 게이트 전극을 구성하는 제 2 도전층과 동층으로 되도록 형성하는 것을 특징으로 하는, 박막 반도체 장치의 제조 방법.
  19. 소정의 간극을 두고 서로 접합된 한쌍의 기판과, 상기 간극으로 유지된 액정으로 이루어지고, 한쪽의 기판에는 서로 교차하는 복수의 신호 배선 및 게이트 배선과 양 배선의 각 교차부에 배치된 화소를 형성하는 한편, 다른 쪽의 기판에는 각 화소에 대향하는 전극을 형성하고, 각 화소에는, 적어도 화소 전극과, 이것을 구동하는 박막 트랜지스터와, 상기 박막 트랜지스터를 외광으로부터 차폐하는 차광 밴드와, 상기 박막 트랜지스터를 통해 신호 배선으로부터 상기 화소 전극에 기록된 신호 전하를 유지하는 보조 용량을 형성하고, 상기 박막 트랜지스터의 소스를 상기 신호 배선에 접속하고, 드레인을 상기 화소 전극에 접속하고, 게이트 전극을 상기 게이트 배선에 접속하는 액정 표시 장치의 제조 방법에 있어서,
    상기 차광 밴드는 제 1 도전층으로 형성하는 동시에 적어도 그 일부를 상기 게이트 배선에 사용하고,
    상기 게이트 전극은 제 1 도전층과는 다른 제 2 도전층으로 형성하고,
    게이트 배선에 사용하는 상기 제 1 도전층과 게이트 전극으로 되는 상기 제 2 도전층을 각 화소내에서 서로 전기적으로 접속할 때,
    상기 게이트 배선을 구성하는 제 1 도전층을 각 화소마다 분단하는 동시에, 분단한 개개의 제 1 도전층의 부분을 각 화소내에서 상기 게이트 전극으로 되는 상기 제 2 도전층과 전기적으로 접속하고,
    상기 보조 용량은 상기 제 1 도전층 상에 중첩하여 형성하는 것을 특징으로 하는, 액정 표시 장치의 제조 방법.
  20. 제 19 항에 있어서,
    상기 게이트 전극을 구성하는 제 2 도전층을 각 화소마다 분단하는 동시에, 분단한 개개의 제 2 도전층 부분을 각 화소내에서 상기 게이트 배선에 사용하는 상기 제 1 도전층과 전기적으로 접속하는 것을 특징으로 하는, 액정 표시 장치의 제조 방법.
  21. 삭제
  22. 제 19 항에 있어서,
    상기 차광 밴드는 상기 박막 트랜지스터를 상하의 양쪽으로부터 차폐하는 2층의 도전층으로 형성하고, 그 한쪽을 제 1 도전층으로서 상기 게이트 배선에 사용하는 것을 특징으로 하는, 액정 표시 장치의 제조 방법.
  23. 제 19 항에 있어서,
    상기 차광 밴드는 상기 박막 트랜지스터를 상하의 내편측으로부터 차폐하는 단층의 도전층으로 형성하고, 이것을 제 1 도전층으로서 상기 게이트 배선에 사용하는 것을 특징으로 하는, 액정 표시 장치의 제조 방법.
  24. 제 19 항에 있어서,
    유전체를 상하 한쌍의 전극 사이에 둔 상기 보조 용량을 각 화소에 형성하고, 상기 상하 한쌍의 전극 중 한쪽이 상기 게이트 전극을 구성하는 제 2 도전층과 동층으로 되도록 형성하는 것을 특징으로 하는, 액정 표시 장치의 제조 방법.
KR1020010048246A 2000-08-10 2001-08-10 박막 반도체 장치 및 액정 표시 장치와 그의 제조 방법 Expired - Lifetime KR100857039B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2000-00242170 2000-08-10
JP2000242170A JP3918412B2 (ja) 2000-08-10 2000-08-10 薄膜半導体装置及び液晶表示装置とこれらの製造方法

Publications (2)

Publication Number Publication Date
KR20020013774A KR20020013774A (ko) 2002-02-21
KR100857039B1 true KR100857039B1 (ko) 2008-09-05

Family

ID=18733229

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010048246A Expired - Lifetime KR100857039B1 (ko) 2000-08-10 2001-08-10 박막 반도체 장치 및 액정 표시 장치와 그의 제조 방법

Country Status (6)

Country Link
US (1) US6587165B2 (ko)
EP (1) EP1180716B1 (ko)
JP (1) JP3918412B2 (ko)
KR (1) KR100857039B1 (ko)
CN (1) CN1185530C (ko)
TW (1) TW544906B (ko)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2001231215A1 (en) * 2000-02-03 2001-08-14 Vrex, Inc. System and method for displaying 3d imagery using a dual projector 3d stereoscopic projection system
JP5046452B2 (ja) * 2000-10-26 2012-10-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW525216B (en) 2000-12-11 2003-03-21 Semiconductor Energy Lab Semiconductor device, and manufacturing method thereof
US6828584B2 (en) * 2001-05-18 2004-12-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP4798907B2 (ja) * 2001-09-26 2011-10-19 株式会社半導体エネルギー研究所 半導体装置
TWI272556B (en) * 2002-05-13 2007-02-01 Semiconductor Energy Lab Display device
JP2004045576A (ja) * 2002-07-09 2004-02-12 Sharp Corp 液晶表示装置及びその製造方法
JP2004140329A (ja) 2002-08-19 2004-05-13 Seiko Epson Corp 基板装置及びその製造方法、電気光学装置及び電子機器
JP3791517B2 (ja) 2002-10-31 2006-06-28 セイコーエプソン株式会社 電気光学装置及び電子機器
JP2005045017A (ja) * 2003-07-22 2005-02-17 Sharp Corp アクティブマトリクス基板およびそれを備えた表示装置
US20050017244A1 (en) * 2003-07-25 2005-01-27 Randy Hoffman Semiconductor device
TWI224234B (en) 2003-08-12 2004-11-21 Quanta Display Inc Pixel structure and fabricating method thereof
WO2005055178A1 (en) * 2003-12-02 2005-06-16 Semiconductor Energy Laboratory Co., Ltd. Display device, method for manufacturing the same, and television apparatus
CN100451784C (zh) * 2004-01-29 2009-01-14 夏普株式会社 显示装置
JP4276965B2 (ja) 2004-02-04 2009-06-10 シャープ株式会社 表示装置
JP2005223047A (ja) * 2004-02-04 2005-08-18 Casio Comput Co Ltd アクティブマトリクスパネル
US7223641B2 (en) * 2004-03-26 2007-05-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, liquid crystal television and EL television
CN100447642C (zh) * 2004-03-29 2008-12-31 友达光电股份有限公司 像素结构及其制造方法
JP4628040B2 (ja) * 2004-08-20 2011-02-09 株式会社半導体エネルギー研究所 半導体素子を備えた表示装置の製造方法
EP1793366A3 (en) 2005-12-02 2009-11-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
JP2007188936A (ja) * 2006-01-11 2007-07-26 Epson Imaging Devices Corp 表示装置
JP2009175198A (ja) * 2008-01-21 2009-08-06 Sony Corp Ｅｌ表示パネル及び電子機器
CN101630098B (zh) * 2008-07-18 2010-12-08 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造方法
CN101957530B (zh) * 2009-07-17 2013-07-24 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造方法
WO2011027650A1 (ja) 2009-09-01 2011-03-10 シャープ株式会社 半導体装置、アクティブマトリクス基板、及び表示装置
JP5007844B2 (ja) * 2010-01-29 2012-08-22 ソニー株式会社 Ｅｌ表示パネル及び電子機器
WO2012102158A1 (ja) * 2011-01-27 2012-08-02 シャープ株式会社 液晶表示パネル用基板及び液晶表示装置
KR101902922B1 (ko) * 2011-03-03 2018-10-02 삼성전자주식회사 박막 트랜지스터 및 박막 트랜지스터의 제조 방법
BR112013021693A2 (pt) * 2011-03-11 2018-11-06 Sharp Kk transistor de película delgada, método de fabricação deste, e dispositivo de exibição
KR102151751B1 (ko) 2013-07-19 2020-10-27 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이를 포함하는 유기 발광 표시 장치
CN103713792B (zh) * 2013-12-23 2016-06-01 京东方科技集团股份有限公司 阵列基板及其制造方法和触摸显示装置
US10564779B2 (en) 2014-04-25 2020-02-18 Boe Technology Group Co., Ltd. Array substrate and manufacturing method thereof, and touch display device
CN105679765A (zh) * 2016-01-12 2016-06-15 武汉华星光电技术有限公司 Tft阵列基板结构
JP6844845B2 (ja) 2017-05-31 2021-03-17 三国電子有限会社 表示装置
CN107357078B (zh) * 2017-08-22 2020-10-16 深圳市华星光电技术有限公司 液晶显示器
JP7246681B2 (ja) 2018-09-26 2023-03-28 三国電子有限会社 トランジスタ及びトランジスタの製造方法、並びにトランジスタを含む表示装置
JP7444436B2 (ja) 2020-02-05 2024-03-06 三国電子有限会社 液晶表示装置
JP7028281B2 (ja) * 2020-06-16 2022-03-02 セイコーエプソン株式会社 電気光学装置、及び電子機器
KR20230089119A (ko) * 2021-12-13 2023-06-20 엘지디스플레이 주식회사 산화물 반도체를 포함하는 디스플레이 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08234239A (ja) * 1995-02-28 1996-09-13 Sony Corp 表示装置
JPH0990425A (ja) * 1995-09-19 1997-04-04 Sony Corp 表示装置
JPH10268288A (ja) * 1997-03-25 1998-10-09 Sharp Corp 液晶表示装置及びその製造方法
JPH11298002A (ja) * 1998-04-07 1999-10-29 Hitachi Ltd 液晶表示装置
KR20010046653A (ko) * 1999-11-15 2001-06-15 구본준 액정 표시장치 제조방법 및 그 제조방법에 따른액정표시장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62143469A (ja) * 1985-12-18 1987-06-26 Hitachi Ltd 薄膜トランジスタ
JPH01177020A (ja) * 1987-12-28 1989-07-13 Sharp Corp アクティブマトリックス表示装置
JP3253808B2 (ja) * 1994-07-07 2002-02-04 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JPH0980476A (ja) * 1995-09-12 1997-03-28 Nec Corp アクティブマトリックス基板とその製造方法
TW479151B (en) * 1996-10-16 2002-03-11 Seiko Epson Corp Substrate for liquid crystal device, the liquid crystal device and projection-type display
US5879959A (en) * 1997-01-17 1999-03-09 Industrial Technology Research Institute Thin-film transistor structure for liquid crystal display
JPH10240162A (ja) * 1997-02-28 1998-09-11 Sony Corp アクティブマトリクス表示装置
JP3291249B2 (ja) * 1998-07-16 2002-06-10 アルプス電気株式会社 アクティブマトリクス型液晶表示装置およびそれに用いる基板
JP3141860B2 (ja) * 1998-10-28 2001-03-07 ソニー株式会社 液晶表示装置の製造方法
JP3230669B2 (ja) * 1998-11-26 2001-11-19 日本電気株式会社 液晶表示装置用薄膜トランジスタ基板およびその製造方法
TW478014B (en) * 1999-08-31 2002-03-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing thereof
JP4896314B2 (ja) * 2000-08-04 2012-03-14 株式会社半導体エネルギー研究所 表示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08234239A (ja) * 1995-02-28 1996-09-13 Sony Corp 表示装置
JPH0990425A (ja) * 1995-09-19 1997-04-04 Sony Corp 表示装置
JPH10268288A (ja) * 1997-03-25 1998-10-09 Sharp Corp 液晶表示装置及びその製造方法
JPH11298002A (ja) * 1998-04-07 1999-10-29 Hitachi Ltd 液晶表示装置
KR20010046653A (ko) * 1999-11-15 2001-06-15 구본준 액정 표시장치 제조방법 및 그 제조방법에 따른액정표시장치

Also Published As

Publication number Publication date
EP1180716A2 (en) 2002-02-20
CN1185530C (zh) 2005-01-19
US6587165B2 (en) 2003-07-01
KR20020013774A (ko) 2002-02-21
CN1338658A (zh) 2002-03-06
EP1180716B1 (en) 2011-12-28
JP2002057341A (ja) 2002-02-22
TW544906B (en) 2003-08-01
US20020089616A1 (en) 2002-07-11
EP1180716A3 (en) 2003-10-01
JP3918412B2 (ja) 2007-05-23

Similar Documents

Publication Publication Date Title
KR100857039B1 (ko) 박막 반도체 장치 및 액정 표시 장치와 그의 제조 방법
US6259200B1 (en) Active-matrix display apparatus
US6927809B2 (en) Active matrix substrate and display device
KR100266189B1 (ko) 액티브매트릭스액정디스플레이패널및그것을위한배선설계방법
US8309960B2 (en) Display device
JP5303119B2 (ja) 半導体装置
USRE43557E1 (en) Thin film transistor array panel for a liquid crystal display and a method for manufacturing the same
US8436358B2 (en) Image display device and manufacturing method thereof
JPH1031235A (ja) 液晶表示装置
US20010030719A1 (en) Liquid crystal dlsplay and manufacturing method therefor
JP3657702B2 (ja) 液晶表示装置
JP3796072B2 (ja) 透過型液晶表示装置
KR20020029817A (ko) 횡전계형 액정표시장치 및 그 제조방법
KR100322965B1 (ko) 액정표시소자의 제조방법
KR100848108B1 (ko) 액정 표시 장치, 그의 박막 트랜지스터 기판 및 그 제조방법
JP2000047254A (ja) 液晶表示装置
JP4007412B2 (ja) 薄膜半導体装置及び液晶表示装置とこれらの製造方法
JP3960314B2 (ja) 薄膜半導体装置及び液晶表示装置とこれらの製造方法
JPH05323376A (ja) 液晶表示装置
US20230296949A1 (en) Method of manufacturing electro-optical device
KR101200878B1 (ko) 박막 트랜지스터 기판 및 그 제조 방법
JP4204654B2 (ja) 半導体装置及びその製造方法
KR100521256B1 (ko) 쌍 박막 트랜지스터를 적용한 액정 표시 장치용 박막 트랜지스터 기판
JP2002108245A (ja) マトリクスアレイ基板
US20090303214A1 (en) Display control substrate, manufacturing method thereof, liquid crystal display panel, electronic information device

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20010810

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20060810

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20010810

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20071017

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20080617

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20080901

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20080902

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20110824

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20120827

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20120827

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20130823

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20130823

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20140822

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20140822

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20150821

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20150821

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20160819

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20160819

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20170825

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20170825

Start annual number: 10

End annual number: 10

PC1801 Expiration of term

Termination date: 20220210

Termination category: Expiration of duration