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KR100816588B1 - 비휘발성 반도체 메모리 - Google Patents

비휘발성 반도체 메모리 Download PDF

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KR100816588B1
KR100816588B1 KR1020060067817A KR20060067817A KR100816588B1 KR 100816588 B1 KR100816588 B1 KR 100816588B1 KR 1020060067817 A KR1020060067817 A KR 1020060067817A KR 20060067817 A KR20060067817 A KR 20060067817A KR 100816588 B1 KR100816588 B1 KR 100816588B1
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transistor
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기꾸꼬 스기마에
히로유끼 구쯔까께
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가부시끼가이샤 도시바
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Abstract

비휘발성 반도체 메모리는 게이트 절연막, 부유 게이트 전극, 게이트간 절연막, 및 제어 게이트 전극을 포함하는 셀 어레이 영역; 저전압 게이트 절연막, 부유 게이트 전극, 개구를 가지는 게이트간 절연막, 제어 게이트 전극, 제1 게이트 콘택트 플러그, 및 제1 게이트 콘택트 플러그와 전기적으로 접촉하는 제1 금속성 살리사이드 막으로 구성되는 저전압 트랜지스터; 및 고전압 게이트 절연막, 부유 게이트 전극, 개구를 가지는 게이트간 절연막, 제어 게이트 전극, 제2 게이트 콘택트 플러그, 및 제2 게이트 콘택트 플러그와 전기적으로 접촉하는 제2 금속성 살리사이드 막으로 구성된 고전압 트랜지스터를 포함한다. 금속성 살리사이드 막은 게이트 콘택트 플러그 바로 아래에만 형성된다.
비휘발성, 플래시 메모리, 금속성 살리사이드 막, 저전압 트랜지스터, 고전압 트랜지스터

Description

비휘발성 반도체 메모리{NONVOLATILE SEMICONDUCTOR MEMORY}
도 1은 본 발명의 제1 내지 제5 실시예에 따른 비휘발성 반도체 메모리의 전체 평면 패턴을 도시한 블록도.
도 2는 본 발명의 제1 내지 제5 실시예에 따른 비휘발성 반도체 메모리의 전체 평면 패턴의 더 상세한 블록도.
도 3은 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 프로세스를 설명하기 위한 메모리 셀 트랜지스터의 단면을 개략적으로 도시한 도.
도 4는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 프로세스를 설명하기 위한 저전압 트랜지스터의 단면을 개략적으로 도시한 도.
도 5는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 프로세스를 설명하기 위한 고전압 트랜지스터의 단면을 개략적으로 도시한 도.
도 6은 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 프로세스를 설명하기 위한 저항 소자의 단면을 개략적으로 도시한 도.
도 7은 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 프로세스를 설명하기 위한 메모리 셀 트랜지스터의 단면을 개략적으로 도시한 도.
도 8은 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 프로세스를 설명하기 위한 저전압 트랜지스터의 단면을 개략적으로 도시한 도.
도 9는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 프로세스를 설명하기 위한 고전압 트랜지스터의 단면을 개략적으로 도시한 도.
도 10은 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 프로세스를 설명하기 위한 저항 소자의 단면을 개략적으로 도시한 도.
도 11은 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 프로세스를 설명하기 위한 메모리 셀 트랜지스터의 단면을 개략적으로 도시한 도.
도 12는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 프로세스를 설명하기 위한 저전압 트랜지스터의 단면을 개략적으로 도시한 도.
도 13은 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 프로세스를 설명하기 위한 고전압 트랜지스터의 단면을 개략적으로 도시한 도.
도 14는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 프로세스를 설명하기 위한 저항 소자의 단면을 개략적으로 도시한 도.
도 15는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 프로세스를 설명하기 위한 메모리 셀 어레이 영역내의 평면 패턴 구조를 개략적으로 도시한 도.
도 16은 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 프로세스를 설명하기 위한 메모리 셀 트랜지스터의 단면을 개략적으로 도시한 도.
도 17은 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 프로세스를 설명하기 위한 저전압 트랜지스터의 평면 패턴 구조를 개략적으로 도시한 도.
도 18은 도 17의 라인 Ⅰ-Ⅰ에 따른 단면을 개략적으로 도시한 도.
도 19는 도 17의 라인 Ⅱ-Ⅱ에 따른 단면을 개략적으로 도시한 도.
도 20은 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 프로세스를 설명하기 위한 다른 저전압 트랜지스터의 평면 패턴 구조를 개략적으로 도시한 도.
도 21은 도 20의 라인 Ⅰ-Ⅰ에 따른 단면을 개략적으로 도시한 도.
도 22는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 프로세스를 설명하기 위한 고전압 트랜지스터의 평면 패턴 구조를 개략적으로 도시한 도.
도 23은 도 22의 라인 Ⅰ-Ⅰ에 따른 단면을 개략적으로 도시한 도.
도 24는 도 22의 라인 Ⅲ-Ⅲ에 따른 단면을 개략적으로 도시한 도.
도 25는 도 20의 구조와 같이 제어 게이트 전극(7)의 전체 상부 표면 상의 금속성 살리사이트 콘택트 영역(14)을 포함하는 도 22의 라인 Ⅲ-Ⅲ에 따른 다른 고전압 트랜지스터의 단면을 개략적으로 도시한 도.
도 26은 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 프로세스를 설명하기 위한 저항 소자의 평면 패턴 구조를 개략적으로 도시한 도.
도 27은 도 26의 라인 Ⅰ-Ⅰ에 따른 단면을 개략적으로 도시한 도.
도 28은 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 제조 방법의 프로세스를 설명하기 위한 인터커넥트 영역의 평면 패턴 구조를 개략적으로 도시한 도.
도 29는 도 28의 라인 Ⅱ-Ⅱ에 따른 단면을 개략적으로 도시한 도.
도 30은 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리의 NAND 메모리 셀 어레이 영역의 회로 구조의 예를 개략적으로 도시한 도.
도 31은 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리의 AND 메모리 셀 어레이 영역의 회로 구조의 예를 개략적으로 도시한 도.
도 32는 본 발명의 제3 실시예에 따른 비휘발성 반도체 메모리의 NOR 메모리 셀 어레이 영역의 회로 구조의 예를 개략적으로 도시한 도.
도 33은 본 발명의 제4 실시예에 따른 비휘발성 반도체 메모리의 2-트랜지스터/셀 타입 메모리 셀 어레이 영역의 회로 구조의 예를 개략적으로 도시한 도.
도 34는 본 발명의 제5 실시예에 따른 비휘발성 반도체 메모리의 3-트랜지스터/셀 타입 메모리 셀 어레이 영역의 회로 구조의 예를 개략적으로 도시한 도.
도 35는 본 발명의 제1 내지 제5 실시예의 비휘발성 반도체 메모리의 어플리케이션 예에 따른 플래시 메모리 디바이스 또는 시스템의 주요 컴포넌트의 개략적인 블록도.
<도면의 주요 부호에 대한 간단한 설명>
3 : 소자 분리 영역
7 : 제어 게이트 전극
11 : 금속성 살리사이드 막
25 : 배리어 금속
28 : 층간 절연막
본 발명은 비휘발성 반도체 메모리에 관한 것이다. 특히, 본 발명은 전극막으로서 금속성 살리사이드막을 이용하는 비휘발성 반도체 메모리에 관한 것이다.
전기적으로 데이터-삭제가능한 프로그램가능 판독 전용 메모리(EEPROM)는 비휘발성 메모리 반도체로 알려져 있다. EEPROM, 특히 NAND EEPROM은 수평 워드 라인과 수직 비트 라인의 각 교차부에 배치된 메모리 셀로 구성되는 메모리 셀 어레이를 포함한다. 통상, 메모리 셀은 예를 들면, 부유 게이트 및 제어 게이트의 스택형 게이트 구조를 가지는 MOS 트랜지스터에 의해 구성된다.
NAND 플래시 메모리는 복수의 메모리 셀 트랜지스터가 직렬로 접속되어 NAND 스트링을 구성하고 선택 트랜지스터들이 NAND 스트링의 양 측상에 배치되는 구조를 가지고 있다. 뿐만 아니라, 메모리 셀 어레이는 메모리 셀의 소자 활성화 영역과 평행하게 소자 분리 영역(STI)과 함께 배열된다.
플래시 EEPROM과 같은 비휘발성 반도체 메모리는 기록-인 전압, 중간 전압, 및 삭제 전압과 같은 고전압 펄스를 메모리 셀 어레이 영역에 제공하기 위한 고전압 회로 영역을 필요로 한다. 뿐만 아니라, 저전압 펄스가 제공되고 고속 성능이 요구되는 전형적인 저전압 회로 영역이 존재한다.
그러나, 저전압 회로 영역에서, 더 높은 구동 성능을 가지는 고속 트랜지스터의 이용이 유익하다. 특히, 저전력 공급 전압 오퍼레이션을 가능하게 하는 플래 시 EEPROM의 저전압 회로 영역에서, 트랜지스터는 고속 성능을 실현하기 위해 충분한 구동 성능을 가지는 것이 요구된다. 한편, 기록/판독 속도를 증가시키기 위해서는, 메모리 셀 어레이의 용량 증가는 메모리 셀 영역의 워드 라인 감소를 필요로 한다. NAND 플래시 메모리에서 워드 라인 상에 금속성 살리사이드 막을 형성하는 것은, 증가된 용량으로 인한 워드 라인 지연을 방지시키고 동작 속도를 증가시키기 위한 기술이다.
저전압 회로 영역은 더 높은 구동 성능을 가지는 고속 트랜지스터를 포함하는 것이 필요하다. 게이트 및 확산 층에 금속성 살리사이드 막을 형성하는 것은, 큰 용량의 메모리 셀 어레이의 메모리 셀 영역의 워드 라인 저항을 감소시키고 기록/판독 속도를 증가시킨다.
그러나, CMOS 로직에서와 같이, 금속성 살리사이드 막이 플래시 메모리와 같은 비휘발성 반도체 메모리의 전체 회로 영역의 게이트 및 확산 영역 상에 형성되는 경우에, 고전압 회로 영역내에 제조된 트랜지스터에서 접합 누설의 증가, 및 접합 브레이크다운 전압 및 표면 브레이크다운 전압의 저하를 방지하는 것이 중요하다. 고전압 회로 영역은 프로그래밍 전압 Vpgm 및 삭제 전압 Verase과 같은 15V 이상의 고전압 펄스를 제공한다. 뿐만 아니라, 저항 소자의 저항 감소는 소자 면적의 증가, 및 고전압 주변 회로의 트랜지스터의 게이트 브레이크다운 전압의 저하를 필요로 한다. 선택된 영역 상에 금속성 살리사이드 막을 형성하는 것은, 상기 언급된 문제들을 해결하지만, 금속성 살리사이드 막은 금속성 살리사이드 막으로 인해, 디바이스 제조의 어려움을 가중시킨다.
특히, NAND 구조는 AND 및 NOR 구조의 것보다 더 높은 전압을 요구하므로, 접합 누설 및 접합 브레이크다운 전압을 증가시킨다.
일본 특허 출원 공보 제2000-100975호에 개시된, 비휘발성 반도체 메모리 및 그 제조 방법에 따르면, 워드 라인 길이를 따라 연장하여 제어 게이트 상에 트렌치가 형성되고, 금속성 인터커넥트(interconnect)가 층간 절연막 상에 형성되며, 금속성 인터커넥트가 트렌치에 채워짐으로써, 폴리사이드 워드 라인의 저항을 감소시킨다. 이러한 구조는 제조 공정을 복잡하게 하지 않고서도 워드 라인 저항을 감소시키고 메모리 판독 지속기간을 줄여준다.
일본 특허 출원 공보 제2003-347511호의 반도체 메모리 및 그 제조 방법에 따르면, 메모리 셀 트랜지스터에서 불순물 확산층의 상부 면 상에는 실리사이드 층이 형성되지 않는다. 대신에, 실리사이드 층은 게이트 전극 상에 형성되고, 실리사이드 층은 디바이스의 동작 속도를 증가시키기 위해, 게이트 전극 및 로직 영역의 확산층 상에 형성된다.
본 발명의 하나의 양태는 제1 소스 및 드레인 영역, 제1 소스 및 드레인 영역간의 반도체 영역 상의 게이트 절연막, 게이트 절연막 상의 제1 부유 게이트 전극, 및 제1 게이트간 절연막을 통해 제1 부유 게이트 전극 상에 적층되는 제1 제어 게이트 전극을 포함하는 메모리 셀 트랜지스터를 포함하도록 구성된 셀 어레이 영역을 포함하는 비휘발성 반도체 메모리에 포함되어 있다. 회로 영역은 소자 분리 영역, 소자 분리 영역에 의해 분리되는 제2 소스 및 드레인 영역, 제2 소스 및 드레인 영역간의 반도체 영역 상의 게이트 절연막, 게이트 절연막 상의 제2 부유 게이트 전극, 제2 부유 게이트 전극 상에서 개구를 가지는 제2 게이트간 절연막, 제2 게이트간 절연막 상의 제2 제어 게이트 전극, 제2 제어 게이트 전극 상의 금속성 살리사이드 막, 및 금속성 살리사이드 막과 전기적으로 접촉하는 게이트 콘택트를 포함하는 트랜지스터를 포함하도록 구성된다. 금속성 살리사이드 막은 게이트 콘택트 바로 아래에만 형성된다.
본 발명의 다른 양태는 제1 소스 및 드레인 영역, 제1 소스 및 드레인 영역간의 반도체 영역 상의 게이트 절연막, 게이트 절연막 상의 제1 부유 게이트 전극, 및 제1 게이트간 절연막을 통해 제1 부유 게이트 전극 상에 적층되는 제1 제어 게이트 전극을 포함하도록 구성된 셀 어레이 영역을 포함하는 비휘발성 반도체 메모리에 포함된다. 저전압 회로 영역은 제1 소자 분리 영역, 제1 소자 분리 영역에 의해 분리되는 제2 소스 및 드레인 영역, 제2 소스 및 드레인 영역간의 반도체 영역 상의 저전압 게이트 절연막, 저전압 게이트 절연막 상의 제2 부유 게이트 전극, 제2 부유 게이트 전극 상에서 개구를 가지는 제2 게이트간 절연막, 제2 게이트간 절연막 상의 제2 제어 게이트 전극, 제2 제어 게이트 전극 상의 제1 금속성 살리사이드 막, 및 상기 제1 금속성 살리사이드 막과 전기적으로 접촉하는 제1 게이트 콘택트를 포함하는 저전압 트랜지스터를 포함하도록 구성된다. 고전압 회로 영역은 제2 소자 분리 영역, 제2 소자 분리 영역에 의해 분리되는 제3 소스 및 드레인 영역, 제3 소스 및 드레인 영역간의 반도체 영역 상의 고전압 게이트 절연막, 고전압 게이트 절연막 상의 제3 부유 게이트 전극, 제3 부유 게이트 전극 상에서 개구를 가지는 제3 게이트간 절연막, 제3 게이트간 절연막 상의 제3 제어 게이트 전극, 제3 제어 게이트 전극 상의 제2 금속성 살리사이드 막, 및 제2 금속성 살리사이드 막과 전기적으로 접촉하는 제2 게이트 콘택트를 포함하는 고전압 트랜지스터를 포함하도록 구성된다. 저항 소자는 셀 어레이 영역으로부터 저전압 회로 영역 및 고전압 회로 영역을 분리하도록 구성된 제3 소자 분리 영역, 제3 소자 분리 영역 상의 제4 제어 게이트 전극, 제4 제어 게이트 전극과 전기적으로 접촉하고 있는 저항 콘택트, 및 저항 콘택트와 전기적으로 접촉하고 있는 제3 금속성 살리사이드 막을 포함하도록 구성된다. 제1 금속성 살리사이드 막은 제1 게이트 콘택트의 바로 아래에만 형성되며, 제2 금속성 살리사이드 막은 제2 게이트 콘택트의 바로 아래에만 형성되고, 제3 금속성 살리사이드 막은 저항 콘택트 바로 아래에만 형성된다.
본 발명의 다양한 실시예들이 첨부된 도면을 참조하여 설명된다. 유의할 점은, 동일하거나 유사한 참조번호는 도면 전체에 걸쳐 동일하거나 유사한 부분 또는 소자에 적용되고, 동일하거나 유사한 부분 및 소자의 설명은 생략되거나 단순화된다.
도면들을 참조하여, 본 발명의 실시예들이 이하에 설명된다. 이하에 도시된 실시예들은 본 발명에 따른 기술적 사상을 구현하는데 이용되는 장치 및 방법을 예로 든 것으로, 본 발명에 따른 기술적 사상을 이하에 나타난 것들로 제한하지는 않는다. 본 발명에 따른 이들 기술적 사상들은 특허청구의 범위에 드는 다양한 변형 을 수용할 수도 있다.
다음으로, 본 발명의 제1 내지 제5 실시예는 도면을 참조하여 설명된다. 이하의 도면 설명에서, 동일하거나 유사한 참조번호는 동일하거나 유사한 부분에 붙여진다. 유의할 점은, 이들 도면들은 단지 개략도에 불과하고 따라서 각 부분들의 두께간의 관계 및 그 2차원 크기 및 각 부분의 두께의 비율은 본 발명에 따라 현실과 일치하지 않을 수도 있다는 점이다. 또한, 유의할 점은, 각 타이밍 차트에서 파형 및 시간축과 각 타이밍 차트에서 파형의 비율간의 관계가 본 발명에 따라 현실과 다르다는 점이다. 더구나, 도면들 중에서 관계 및 치수 비율이 다른 부분이 존재하는 것이 당연하다.
이하에 설명되는 제1 내지 제5 실시예는 본 발명에 따른 기술적 사상을 실시하는 장치 또는 시스템을 예로 들고 있다. 그러므로, 본 발명에 따른 기술적 사상은 부분들의 형태, 구조, 배열 등을 이하에 설명된 것들로 제한하지 않는다. 본 발명에 따른 기술적 사상들은 청구된 발명의 범위내에서 다양한 변형들로 변형될 수 있다.
유의할 점은, '게이트 콘택트 바로 아래' 또는 '콘택트 바로 아래'는 금속성 살리사이드 막(11)의 일부가 콘택트의 오정렬로 인한 콘택트 바로 아래를 제외한 영역 상에 형성되는 경우를 포함한다는 점이다. 뿐만 아니라, 고전압 및 저전압 트랜지스터의 부유 게이트 전극은 메모리 셀 트랜지스터의 부유 게이트 전극과 동일한 재료로 만들어지는 도전층이다. 유사하게, 고전압 및 저전압 트랜지스터의 제어 게이트 전극은 메모리 셀 트랜지스터의 제어 게이트 전극과 동일한 재료의 도 전층이다.
본 발명에 따른 비휘발성 반도체 메모리는 메모리 셀 트랜지스터의 동작 속도를 증가시키고, 집적도를 개선시키며 용이한 제조를 허용하고, 저전압 트랜지스터의 동작 속도를 증가시키며 용이한 제조를 허용하고, 고전압 트랜지스터의 브레이크다운 전압을 증가시키며 동작 속도를 증가시키고 용이한 제조를 허용하며, 저항 소자 및 인터커넥트 영역의 동작 속도를 증가시키고 용이한 제조를 허용한다.
[제1 실시예]
(전체 평면 패턴 블록 구조)
도 1에 개략적으로 도시된 바와 같이, 예를 들면, 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리의 블록 구조는 반도체 칩(32) 상에 배치된 셀 어레이 영역(120), 고전압 회로 영역(90), 저전압 회로 영역(80), 및 저전압 회로, 고전압 회로, 및 저항 소자 영역을 포함하는 다른 회로 영역(100)을 포함한다. 고전압 회로 영역(90)은 프로그래밍 전압 Vpgm 및 삭제 전압 Verase과 같이, 전력 공급 전압보다 비교적 더 높은 전압 펄스를 셀 어레이 영역(120)에 제공하기 위한 회로를 포함한다. 저전압 회로 영역(80)은 낮은 전력 소비로 비교적 고속으로 동작하는 것이 요구되는 CMOS 회로와 같은 로직 회로를 포함한다. 다른 회로 영역(100)은 저전압 회로 영역(80) 및 고전압 회로 영역(90)에 포함된 것들 이외의 저전압 회로 및 고전압 회로, 및 기준 전압 등을 제공하기 위한 저항 소자 영역을 포함한다.
본 발명의 제1 실시예의 비휘발성 반도체 메모리에 따르면, 셀 어레이 영 역(120), 고전압 회로 영역(90) 및 저전압 회로 영역(80)은 특히 이하에 설명되는 바와 같이 서로 관련된다. 뿐만 아니라, 셀 어레이 영역(120) 및 저전압 회로, 고전압 회로, 및 다른 회로 영역(100)내에서 기준 전압을 제공하기 위한 저항 소자 영역은 이하에 설명되는 바와 같이 서로 관련된다. 더구나, 셀 어레이 영역(120), 고전압 회로 영역(90), 저전압 회로 영역(80), 및 다른 회로 영역(100) 내의 인터커넥트 영역은 이하에 설명되는 바와 같이 서로 관련된다.
구조를 더 상세하게 설명하기 위해, 도 2에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리는 메모리 셀 어레이(30), 데이터 선택 라인 드라이버(42), 로우 디코더(43), 어드레스 버퍼(47), 칼럼 디코더(48), 센스 증폭기/데이터 레지스터(46), 데이터 입/출력(I/O) 버퍼(45), 기판 전압 제어 회로(44), 제어 회로(40), Vpgm 생성 회로(41a), Vpass 생성 회로(41b), Vread 생성 회로(41c) 및 Vref 생성 회로(41d)를 포함한다.
메모리 셀 어레이(30)는 나중에 설명되는, 비휘발성 메모리 셀 및 선택 트랜지스터가 직렬 또는 병렬로 접속되는 매트릭스로 배열된 메모리 셀 블록을 포함한다. 센스 증폭기/데이터 레지스터(46)는 메모리 셀 어레이(30)의 데이터 전달 라인 상의 데이터를 감지하고, 기록-인 데이터(write-in data)를 유지하기 위해 제공된다. 센스 증폭기/데이터 레지스터(46)는 또한, 주요 소자로서 플립-플롭 회로로 구성되는 데이터 래치로서 기능한다. 센스 증폭기/데이터 레지스터(46)는 데이터 I/O 버퍼(45)에 접속된다. 접속은 어드레스 버퍼(47)로부터 어드레스 신호를 수신 하는 칼럼 디코더(48)의 출력에 의해 제어된다. 데이터 I/O 버퍼(45)에 의해 수신된 데이터는 메모리 셀 어레이(30)에 기록되고, 메로리 셀 어레이(30)에 저장된 데이터는 데이터 I/O 버퍼(45)에 판독된다. 메모리 셀 어레이(30)는 메모리 셀 소자를 선택하기 위한, 더 구체적으로는 데이터 선택 라인 및 블록 선택 라인을 제어하기 위한 어드레스 선택 회로에 의해 구성되는 로우 디코더(43)를 포함한다.
기판 전압 제어 회로(44)는 메모리 셀 어레이(30)가 형성되는 p-형 반도체 기판(1, 또는 p-웰 영역)의 전압을 제어하도록 제공된다. 특히, 기판 전압 제어 회로(44)는 데이터를 삭제할 때 전압은 10V 이상의 삭제 전압까지 부스팅될 수 있도록 구성되는 것이 바람직하다. 뿐만 아니라, Vpgm 생성 회로(41a)는 프로그래밍 전압 Vpgm을 생성하기 위한 것으로, 메모리 셀 어레이(30)내의 선택된 메모리 셀 트랜지스터에 데이터를 기록할 때 전력 공급 전압보다 더 높은 전압까지 부스팅된다. Vpgm 생성 회로(41a)뿐만 아니라, 데이터를 기록할 때 비선택된 메모리 셀에 제공되는 프로그래밍 중간 전압 Vpass를 생성하기 위한 Vpass 생성 회로(41b), 및 데이터를 판독할 때 비선택된 메모리 셀에 공급되는 판독 중간 전압 Vread를 생성하기 위한 Vread 생성 회로(41b)가 제공된다. 이들 회로들은 데이터를 기록, 삭제 및 판독할 때, 적절한 전압 출력이 데이터 선택 라인 드라이버(42)에 제공되도록 제어 회로(40)에 의해 제어된다.
프로그래밍 전압 Vpgm은 6V 내지 30V이고, 프로그래밍 중간 전압 Vpass는 3V 내지 15V이다. 판독 중간 전압 Vread는 1V 내지 9V이다. NAND 메모리 셀 어레이의 경우에, 판독 중간 전압 Vread는 충분한 판독 전류를 보장하고 판독 교란(disturb)을 감소시키기 위해 임계 기록-인 전압의 상한보다 약 1V 높은 것이 바람직하다. 데이터 선택 라인 드라이버(42)는 메모리 셀 트랜지스터에서 기록 및 판독될 제어 게이트 전극, 및 선택 트랜지스터에서 로우 디코더(43)의 출력과 부합하는 게이트 전극에 전압 출력을 제공하도록 구성된 스위치 회로이다.
고전압 회로 영역(90)은 도 2의 데이터 선택 라인 드라이버(42) 및 로우 디코더(43)에 대응하고, 저전압 회로 영역(80)은 도 2의 센스 증폭기/데이터 레지스터(46) 및 칼럼 디코더(48)에 대응한다. 뿐만 아니라, 고전압 트랜지스터는 고전압 회로 영역(90)에 이용되고, 15V 이상의 전압을 수신한다. 저전압 트랜지스터는 저전압 회로 영역(80)에 이용되고 15V 미만의 전압을 수신한다.
(소자 구조)
도 1 및 15 내지 29에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리는 소스 및 드레인 영역(20), 소스 및 드레인 영역(20)간의 반도체 영역 상의 게이트 절연막(2), 게이트 절연막(2) 상의 부유 게이트 전극(4), 및 게이트간 절연막(12)을 통해 부류 게이트 전극(4) 상에 적층되는 제어 게이트 전극(7)을 구비하는 메모리 셀 트랜지스터를 포함하는 셀 어레이 영역(120); 소자 분리 영역(3), 소자 분리 영역(3)에 의해 분리되는 소스 및 드레인 영역(21), 소스 및 드레인 영역(21) 간의 반도체 영역 상의 저전압 게이트 절연막(6), 저전압 게이 트 절연막(6) 상의 부유 게이트 전극(4), 부유 게이트 전극(4) 상에 개구를 가지는 게이트간 절연막(12), 게이트간 절연막(12) 상의 제어 게이트 전극(7), 제어 게이트 전극(7) 상의 금속성 살리사이드 막(11), 및 금속성 살리사이드 막(11)과 전기적으로 접촉하는 게이트 콘택트(CG) 플러그(26)를 구비하는 저전압 트랜지스터를 포함하는 저전압 회로 영역; 및 소자 분리 영역(3), 소자 분리 영역(3)에 의해 분리되는 소스 및 드레인 영역(22), 소스 및 드레인 영역(22)간의 반도체 영역 상의 고전압 게이트 절연막(5), 고전압 게이트 절연막(5) 상의 부유 게이트 전극(4), 부유 게이트 전극(4) 상에 개구를 가지는 게이트간 절연막(12), 게이트간 절연막(12) 상의 제어 게이트 전극(7), 제어 게이트 전극(7) 상의 금속성 살리사이드 막(11), 및 금속성 살리사이드 막(11)과 전기적으로 접촉하는 게이트 콘택트(CG) 플러그(26)를 구비하는 고전압 트랜지스터를 포함하는 고전압 회로 영역을 포함한다. 금속성 살리사이드 막(11)은 게이트 콘택트(CG) 플로그(26)의 바로 아래에만 형성된다.
다르게는, 도 27에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리는 셀 어레이 영역(120), 저전압 회로 영역(80), 및 고전압 회로 영역(90)을 분리하는 소자 분리 영역(3), 소자 분리 영역(3) 상의 제어 게이트 전극(7), 제어 게이트 전극(7)과 전기적으로 접촉하고 있는 저항 콘택트(CR) 플러그(29), 및 저항 콘택트(CR) 플러그(29)와 전기적으로 접촉하고 있는 금속성 살리사이드 막(11)을 포함하는 저항 소자를 더 포함한다. 금속성 살리사이드 막(11)은 저항 콘택트(CR) 플러그(29)의 바로 아래에만 형성된다.
다르게는, 본 발명의 제1 실시예의 비휘발성 반도체 메모리에 따르면, 메모리 셀 트랜지스터는 도 15 및 16에 도시된 바와 같이, 제어 게이트 전극(7)과 전기적으로 접촉하고 있는 금속성 살리사이드 막(11)을 더 포함한다.
다르게는, 본 발명의 제1 실시예의 비휘발성 반도체 메모리에 따르면, 게이트 콘택트(CG) 플러그(26)는 도 17 내지 19, 및 22 내지 24에 도시된 바와 같이, 소자 분리 영역(3) 바로 위에 형성된다. 다르게는, 저항 콘택트(CR) 플러그(29)는 도 26 및 27에 도시된 바와 같이, 소자 분리 영역(3) 바로 위에 형성된다.
다르게는, 비휘발성 반도체 메모리는 도 28 및 29에 도시된 바와 같이, 셀 어레이 영역(120), 저전압 회로 영역(80), 및 고전압 회로 영역(90)을 분리시키는 소자 분리 영역(3), 소자 분리 영역(3) 상의 제어 게이트 전극(7), 및 제어 게이트 전극(7)의 상부 표면과 전기적으로 접촉하는 금속성 살리사이드 막(11)을 포함하는 인터커넥트 영역을 더 포함한다.
다르게는, 비휘발성 반도체 메모리에 따르면, 금속성 살리사이드 막(11)은 도 20 및 21에 도시된 바와 같이, 제어 게이트 전극(7)의 전체 상부 표면과 전기적으로 접촉 상태에 있도록 구성된다.
다르게는, 비휘발성 반도체 메모리에 따르면, 금속성 살리사이드 막(11)은 도 26에 도시된 바와 같이, 제어 게이트 전극(7)의 전체 노출된 상부 표면과 전기적 접촉 상태에 있도록 구성된다.
다르게는, 비휘발성 반도체 메모리에 따르면, 금속성 살리사이드 막(11)은 도 17 내지 19에 도시된 바와 같이, 제어 게이트 전극(7) 상에 형성된 금속성 살리 사이드 콘택트 영역(14)을 통해 제어 게이트 전극(7)의 일부와 전기적으로 접촉 상태에 있도록 구성된다.
다르게는, 비휘발성 반도체 메모리에 따르면, 금속성 살리사이드 막(11)은 도 22 내지 24에 도시된 바와 같이, 제어 게이트 전극(7)에 형성된 금속성 살리사이드 콘택트 영역(14)을 통해 제어 게이트 전극(7)의 일부와 전기적으로 접촉 상태에 있도록 구성된다.
(메모리 셀 트랜지스터)
도 15는 메모리 셀 어레이의 평면 패턴 구조를 개략적으로 도시하고 있다.
도 16은 도 15의 라인 Ⅰ-Ⅰ에 따른 메모리 셀 트랜지스터의 단면을 개략적으로 도시하고 있다. 더 구체적으로는, 도 15는 칼럼 길이에 따라 연장되고 워드 라인 WLi-1, WLi, WLi+1, WLi+2, WLi+3, ...에 수직인 활성화 영역 AA0, AA1, AA2, AA3, AA5, ...의 활성화 영역(AA3) 상의 NAND 메모리 셀 어레이 스트링의 단면을 개략적으로 도시하고 있다.
도 16에 도시된 바와 같이, 메모리 셀 트랜지스터는 소스 및 드레인 영역(20), 소스 및 드레인 영역(20) 간에 형성된 게이트 절연막(2), 게이트 절연막(2) 상에 형성된 부유 게이트 전극(4), 제1 게이트간 절연막(12)을 통해 부유 게이트 전극(4) 상에 적층된 제어 게이트 전극(7), 및 제어 게이트 전극(7)과 전기적 접촉 상태에 있는 금속성 살리사이드 막(11)을 포함한다.
금속성 살리사이드 막은 코발트(Co), 니켈(Ni), 티타늄(Ti), 탄탈룸(Ta), 백 금(Pt), 몰리브덴(Mo), 텅스텐(W), 또는 팔라듐(Pd)과 같은 실리사이드 재료이다.
도 16에 도시된 바와 같이, 금속성 실리사이드는 단지 폴리실리콘 층과의 반응에 의해 형성된다. 그러므로, 금속성 살리사이드 막(11)은 도 15에서 금속성 재료가 셀 어레이 영역(140) 상에 형성되는 경우라도, 폴리실리콘 층과의 반응에 의해 폴리실리콘으로 만들어지는 제어 게이트 전극(7)의 상부 표면 상에만 형성된다. 따라서, 도 15에 도시된 바와 같이, 금속성 살리사이드 막(11)은 셀 어레이 영역(140)의 전체에 걸쳐 금속성 실리사이드를 형성함으로써, 워드 라인 WLi-1, WLi, WLi+1, WLi+2, WLi+3, ....으로서 기능하는 제어 게이트 전극(7)의 상부 표면 상에만 용이하게 형성될 수 있다.
본 발명의 제1 실시예의 비휘발성 반도체 메모리에 따르면, 금속성 살리사이드 막(11)은 워드 라인 WLi-1, WLi, WLi+1, WLi+2, WLi+3, ....으로서 기능하는 제어 게이트 전극(7)의 상부 표면 상에만 형성된다. 이러한 구조는 메모리 셀 트랜지스터의 동작 속도를 증가시키고, 집적을 개선하며, 용이한 제조를 허용한다.
(저전압 트랜지스터)
도 17은 제어 게이트 전극(7)의 일부 상에 금속성 살리사이드 콘택트 영역(14)을 포함하는 저전압 트랜지스터의 평면 패턴 구조의 예를 개략적으로 도시하고 있다. 도면에서, 단지 n-형 소스 및 드레인 영역(21)은 저전압 트랜지스터의 확산 영역에 도시되고 n+-형 소스 및 드레인 영역(23)은 생략된다.
도 18은 도 17의 라인 Ⅰ-Ⅰ에 따른 단면을 개략적으로 도시하고 있다. 도 18에 도시된 바와 같이, 금속성 살리사이드 막(11)은 제어 게이트 전극(7)의 일부 상에 형성된 금속성 살리사이드 콘택트 영역(14)을 통해 소자 분리 영역(3) 상에 형성된 제어 게이트 전극(7)의 일부와 접촉하고 있다. 뿐만 아니라, 도 18에 도시된 바와 같이, 금속성 살리사이드 막(11)은 배리어 금속(25)을 통해 층간 절연막(28)에 채워지는 게이트 콘택트(CG) 플러그(26)에 접속된다. 금속성 살리사이드 막(11)은 게이트 콘택트(CG) 플러그(26)의 바로 아래에만 형성된다.
도 19에 개략적으로 도시된 바와 같이, 도 17의 라인 Ⅱ-Ⅱ에 따른 단면은 소자 분리 영역(STI, 3) 상에 형성된 게이트간 절연막(12), 게이트간 절연막(12)에 적층된 제어 게이트 전극(7), 금속성 살리사이드 콘택트 영역(14)을 통해 제어 게이트 전극(7)과 전기적으로 접촉 상태에 있는 금속성 살리사이드 막(11)을 도시하고 있다. 뿐만 아니라, 도 19에 도시된 바와 같이, 금속성 살리사이드 막(11)은 배리어 금속(25)을 통해 층간 절연막(28)에 제공된 게이트 콘택트(CG) 플러그(26)에 접속된다. 금속성 살리사이드 막(11)은 게이트 콘택트(CG) 플러그(26)의 바로 아래에만 형성된다.
도 20은 저전압 트랜지스터의 평면 패턴 구조를 개략적으로 도시하고 있다. 도 21은 도 20의 라인 Ⅰ-Ⅰ에 따른 단면을 개략적으로 도시하고 있다.
도 21에 도시된 바와 같이, 저전압 트랜지스터는 소스 및 드레인 영역(21), 소스 및 드레인 영역(21) 간에 형성된 저전압 게이트 절연막(6), 저전압 게이트 절연막(6) 상에 형성되는 부유 게이트 전극(4), 개구를 가지는 게이트간 절연막(12)을 통해 부유 게이트 전극(4) 상에 적층된 제어 게이트 전극(7), 및 제어 게이트 전극(7)과 전기적으로 접촉하는 금속성 살리사이드 막(11)을 포함한다. 도 21로부터 명백한 바와 같이, 저전압 트랜지스터의 소스 및 드레인 영역에서, n- 형 소스 및 드레인 영역(21)보다 더 깊은 접합 깊이를 가지는 n+형 소스 및 드레인 영역(23)이 또한 형성된다.
본 발명의 제1 실시예의 비휘발성 반도체 메모리에 따르면, 금속성 살리사이드 막은 저전압 트랜지스터의 게이트 콘택트 바로 아래에만 형성된다. 이러한 구조는 저전압 트랜지스터의 동작 속도를 증가시키고 용이한 제조를 허용한다.
(고전압 트랜지스터)
도 22는 제어 게이트 전극(7)의 일부 상에 금속성 살리사이드 콘택트 영역(14)을 포함하는 고전압 트랜지스터의 평면 패턴 구조의 예를 개략적으로 도시하고 있다. 도면에서, 단지 n-형 소스 및 드레인 영역(22)은 고전압 트랜지스터의 확산 영역에 도시되고 n+형 소스 및 드레인 영역(24)은 생략된다.
도 23은 도 22의 라인 Ⅰ-Ⅰ에 따른 단면을 개략적으로 도시하고 있다. 도 23에 도시된 바와 같이, 금속성 살리사이드 막(11)은 제어 게이트 전극(7)의 일부 상에만 금속성 살리사이드 콘택트 영역(14)을 형성함으로써, 게이트간 절연막(12)을 통해 소자 분리 영역(3) 상에 형성된 제어 게이트 전극(7)의 일부와 접촉하고 있다. 뿐만 아니라, 도 23에 도시된 바와 같이, 금속성 살리사이드 막(11)은 배리어 금속(25)을 통해 층간 절연막(28)에 제공되는 게이트 콘택트(CG) 플러그(26)에 접속된다. 금속성 살리사이드 막(11)은 게이트 콘택트(CG) 플러그(26)의 바로 아 래에만 형성된다.
도 22의 라인 Ⅱ-Ⅱ에 따른 단면은 도 19에서와 같이 개략적으로 예시되고 있고, 소자 분리 영역(STI, 3) 상에 형성된 게이트간 절연막(12), 게이트간 절연막(12)에 적층된 제어 게이트 전극(7), 및 금속성 살리사이드 콘택트 영역(14)을 통해 제어 게이트 전극(7)과 전기적으로 접촉 상태에 있는 금속성 살리사이드 막(11)을 도시하고 있다.
도 24는 도 22의 라인 Ⅲ-Ⅲ에 따른 단면을 개략적으로 도시하고 있다.
도 24에 도시된 바와 같이, 고전압 트랜지스터는 소스 및 드레인 영역(22), 소스 및 드레인 영역(22) 간에 형성된 고전압 게이트 절연막(5), 고전압 게이트 절연막(5) 상에 형성되는 부유 게이트 전극(4), 개구가 제공되는 게이트간 절연막(12)을 통해 부유 게이트 전극(4) 상에 적층된 제어 게이트 전극(7), 및 제어 게이트 전극(7)과 전기적으로 접촉하는 금속성 살리사이드 막(11)을 포함한다. 도 24로부터 명백한 바와 같이, 고전압 트랜지스터의 소스 및 드레인 영역에서, n+형 소스 및 드레인 영역(23)은 n- 형 소스 및 드레인 영역(21)보다 더 깊은 접합 깊이로 형성된다.
도 25는 도 24와는 다른, 도 22의 라인 Ⅲ-Ⅲ에 따른 고전압 트랜지스터의 단면을 개략적으로 도시하고 있고, 여기에서 고전압 트랜지스터는 도 20에서와 같이, 제어 게이트 전극(7)의 전체 상부 표면에 걸쳐 금속성 살리사이드 콘택트 영역(14)을 포함한다.
도 25에 도시된 고전압 트랜지스터는 소스 및 드레인 영역(22), 소스 및 드 레인 영역(22) 간에 형성된 고전압 게이트 절연막(5), 고전압 게이트 절연막(5) 상에 형성된 부유 게이트 전극(4), 부유 게이트 전극(4) 상의 개구가 제공된 게이트간 절연막(12)을 통해 적층된 제어 게이트 전극(7), 제어 게이트 전극(7)과 전기적 접촉 상태에 있는 금속성 살리사이드 막(11), 및 배리어 금속(25)을 통해 금속성 살리사이드 막(11)과 접촉된 게이트 콘택트(CG) 플러그(26)를 포함한다. 배리어 금속(25) 및 게이트 콘택트(CG) 플러그(26)는 다마신 프로세스와 같은 전형적인 전극 형성 프로세스에 의해, 층간 절연막(28)에 제공된다. 금속성 살리사이드 막(11)은 게이트 콘택트(CG) 플러그(26)의 바로 아래에만 형성된다. 도 25의 구조예에 따르면, 게이트 콘택트(CG) 플러그(26)는 소자 분리 영역(3)의 바로 위에 형성되지 않고, 활성화 영역 바로 위에 형성된다.
본 발명의 제1 실시예의 비휘발성 반도체 메모리에 따르면, 금속성 살리사이드 막은 고전압 트랜지스터의 게이트 콘택트 바로 아래에만 형성된다. 이러한 구조는 고전압 트랜지스터의 브레이크다운 전압 및 동작 속도를 증가시키고 용이한 제조를 제공한다.
(저항 소자)
도 26은 금속성 살리사이드 콘택트 영역(14)이 제어 게이트 전극(7)의 일부 상에 형성되는 저항 소자 영역의 평면 패턴 구조를 개략적으로 도시하고 있다. 도 27은 도 26의 라인 Ⅰ-Ⅰ에 따른 단면을 개략적으로 도시하고 있다.
도 26 및 27에 도시된 바와 같이, 저항 소자는 소자 분리 영역(3), 소자 분리 영역(3) 상에 형성된 게이트간 절연막(12), 게이트간 절연막(12) 상에 형성된 제어 게이트 전극(7), 및 금속성 살리사이드 콘택트 영역(14)을 통해 제어 게이트 전극(7)의 상부 표면과 전기적으로 접촉 상태에 있는 금속성 살리사이드 막(11)을 포함한다. 뿐만 아니라, 도 27에 도시된 바와 같이, 금속성 살리사이드 막(11)은 배리어 금속(25)을 통해 층간 절연막(28)에 제공된 저항 콘택트(CR) 플러그(29)에 접속된다. 금속성 살리사이드 막(11)은 저항 콘택트(CR) 플러그(29)의 바로 아래에만 형성된다.
도 26에 도시된 바와 같이, 스트라이프 형태의, 폴리실리콘 제어 게이트 전극(7)의 형성, 및 그 저항의 제어는 저항 소자를 제공한다.
본 발명의 제1 실시예의 비휘발성 반도체 메모리에 따르면, 금속성 살리사이드 막은 저항 소자의 제어 게이트 전극(7)의 게이트 콘택트의 바로 아래에만 형성된다. 이러한 구조는 저항 소자의 동작 속도를 증가시키고 용이한 제조를 허용한다.
(인터커넥트 영역)
도 28은 금속성 살리사이드 콘택트 영역(14)이 제어 게이트 전극(7)의 전체 표면에 걸쳐 형성된 인터커넥트 영역의 평면 패턴 구조를 개략적으로 도시하고 있다. 도 29는 도 28의 라인 Ⅱ-Ⅱ에 따른 단면을 개략적으로 도시하고 있다.
도 28 및 29에 도시된 바와 같이, 인터커넥트 영역은 소자 분리 영역(3), 소자 분리 영역(3) 상에 형성된 게이트간 절연막(12), 게이트간 절연막(12) 상에 형성된 제어 게이트 전극(7), 및 제어 게이트 전극(7)의 전체 상부 표면과 전기적 접촉 상태에 있는 금속성 살리사이드 막(11)을 포함한다. 도 28에 도시된 바와 같 이, 스트라이프 형태의, 폴리실리콘 제어 게이트 전극(7)의 형성은 인터커넥트 영역을 제공한다. 도 28의 구조에 따르면, 소자 분리 영역(3) 상에 형성된 게이트간 절연막(12)은 항상 필요한 것은 아니고, 에칭 등을 통해 제거될 수 있다. 그러한 경우에, 제어 게이트 전극(7)은 소자 분리 영역(3) 상에 바로 형성된다.
본 발명의 제1 실시예의 비휘발성 반도체 메모리에 따르면, 금속성 살리사이드 막은 인터커넥트 영역을 구성하는 제어 게이트 전극(7)의 전체 표면에 걸쳐 형성된다. 이러한 구조는 인터커넥트 영역의 동작 속도를 증가시키고 용이한 제조를 허용한다.
(제조 방법)
(A) 게이트 제조 프로세스
도 3 내지 6은 각 소자의 게이트가 처리된 후 NAND 플래시 메모리의 각 소자의 단면을 도시하고 있다. 더 구체적으로는, 도 3은 메모리 셀 트랜지스터의 단면을 개략적으로 도시하고 있고, 도 4는 저전압 트랜지스터의 단면을 개략적으로 도시하고 있으며, 도 5는 고전압 트랜지스터의 단면을 개략적으로 도시하고 있고, 도 6은 저항 소자의 단면을 개략적으로 도시하고 있다.
(a) 우선 고전압 트랜지스터의 고전압 게이트 절연막(5)이 형성된다.
(b) 그리고나서, 메모리 셀 트랜지스터의 게이트 절연막(2) 및 저전압 트랜지스터의 저전압 게이트 절연막(6)이 메모리 셀 어레이 영역 및 저전압 회로 영역에 각각 형성된다.
(c) 부유 게이트 폴리실리콘 층은 메모리 셀 트랜지스터의 게이트 절연 막(2), 저전압 트랜지스터의 저전압 게이트 절연막(6), 및 고전압 트랜지스터의 고전압 게이트 절연막(5) 상에 피착되어, 부유 게이트 전극(4)을 형성한다.
(d) 소자 분리 영역(3)이 형성된다. 여기에서, 말할 필요도 없이, 소자 분리 영역(3)은 활성화 영역간의 소자를 분리하기 위한 메모리 셀 어레이 영역에 형성된다. 도 3은 칼럼 길이를 따른 활성화 영역의 단면이므로, 소자 분리 영역(3)은 나타나지 않는다.
(e) 그리고나서, 게이트간 절연막(12)이 메모리 셀 트랜지스터, 저전압 트랜지스터, 고전압 트랜지스터, 및 저항 소자의 전체에 걸쳐 피착된다.
(f) 개구는 에칭을 통해, 저전압 트랜지스터 및 고전압 트랜지스터의 부유 게이트 전극(4) 상에 형성된 각 게이트간 절연막(12)의 일부에 형성된다.
(g) 그리고나서, 제어 게이트 폴리실리콘 층은 메모리 셀 트랜지스터의 게이트간 절연막, 각각 개구를 가지는 고전압 트랜지스터 및 저전압 트랜지스터의 게이트간 절연막, 및 저항 소자의 게이트간 절연막(12) 상에 피착된다.
(h) 각 메모리 셀 트랜지스터의 적층된 게이트 구조는 리소그래피 및 에칭에 의해, 제어 게이트 전극(7), 게이트간 절연막(12), 부유 게이트 전극(4) 및 게이트 절연막(2)을 포함하여 형성된다. 유사하게, 저전압 트랜지스터의 적층된 게이트 구조는 제어 게이트 전극(7), 개구를 가지는 게이트간 절연막(12), 부유 게이트 전극(4), 및 게이트 절연막(6)을 포함하여 형성된다. 유사하게, 고전압 트랜지스터의 적층된 게이트 구조는 제어 게이트 전극(7), 개구를 가지는 게이트간 절연막(12), 부유 게이트 전극(4), 및 게이트 절연막(6)을 포함하여 형성된다. 유사하 게, 저항 소자의 적층된 구조는 소자 분리 영역(3) 상에 형성된 제어 게이트 전극(7) 및 게이트간 절연막(12)을 포함하여 형성된다.
(i) 메모리 셀 트랜지스터의 N-형 소스 및 드레인 영역(20), 저전압 트랜지스터의 n-형 소스 및 드레인 영역(21) 및 고전압 트랜지스터의 n-형 소스 및 드레인 영역(22)은 이온 주입 및 열 처리에 의해 형성되어, 도 3 내지 6에 도시된 각 구조를 제공한다.
(B) 측벽 절연층(8) 및 라이너 절연막(9) 형성 프로세스
도 7 내지 10은 도 3 내지 도 6에 도시된 NAND 플래시 메모리의 각 소자의 게이트가 처리된 후에 형성되는 측벽 절연막(8) 및 라이너 절연막(9)의 단면을 도시하고 있다. 더 구체적으로는, 도 7은 메모리 셀 트랜지스터의 단면을 개략적으로 도시하고 있고, 도 8은 저전압 트랜지스터의 단면을 개략적으로 도시하고 있으며, 도 9는 고전압 트랜지스터의 단면을 개략적으로 도시하고 있고, 도 10은 저항 소자의 단면을 개략적으로 도시하고 있다. 측벽 절연막(8) 및 라이너 절연막(9)은 부유 게이트 전극(4) 및 제어 게이트 전극(7)에 대해 에치 선택도를 가지고 있는 절연막인 것이 바람직하다. 뿐만 아니라, 라이너 절연막(9)은 측벽 절연막(8)에 대해 에치 선택도를 가지는 절연막이고, 적층된 구조를 가질 수 있다.
(j) 도 3 내지 6에 도시된 프로세스에 이어서, 산화막 등으로 만들어지는 측벽 절연막(8)이 메모리 셀 트랜지스터, 저전압 트랜지스터, 고전압 트랜지스터, 및 저항 소자의 전체에 걸쳐 피착된다.
(k) 메모리 셀 트랜지스터, 저전압 트랜지스터, 고전압 트랜지스터 및 저항 소자의 각 게이트 측벽 구조는 선택적 에칭에 의해 형성된다. 이때, 개구는 저전압 트랜지스터 및 고전압 트랜지스터의 각 소스 및 드레인 영역의 일부에 형성된다.
(l) 저전압 트랜지스터의 n+형 소스 및 드레인 영역(23) 및 고전압 트랜지스터의 n+형 소스 및 드레인 영역(24)이 이온 주입 및 열 처리에 의해 형성된다.
(m) 질화막 등으로 만들어지는 라이너 절연막(9)은 메모리 셀 트랜지스터, 저전압 트랜지스터, 고전압 트랜지스터 및 저항 소자의 전체에 걸쳐 피착되어, 도 7 내지 10에 도시된 각 구조를 제공한다.
(C) 증간 절연막(13) 및 배리어 절연막(10) 형성 프로세스
도 11 내지 14는 도 7 내지 10에 도시된 측벽 절연막(8) 및 라이너 절연막(9)이 형성된 후 형성되는 층간 절연막(13) 및 배리어 절연막(10)의 단면을 도시하고 있다. 더 구체적으로는, 도 11은 메모리 셀 트랜지스터의 단면을 개략적으로 도시하고 있고, 도 12는 저전압 트랜지스터의 단면을 도시하고 있으며, 도 13은 고전압 트랜지스터의 단면을 개략적으로 도시하고 있고, 도 14는 저항 소자의 단면을 개략적으로 도시하고 있다.
(n) 도 7 내지 10에 도시된 프로세스에 이어서, 층간 절연막(13)은 메모리 셀 트랜지스터, 저전압 트랜지스터, 고전압 트랜지스터 및 저항 소자의 전체에 걸쳐 피착된다.
(o) 메모리 셀 트랜지스터, 저전압 트랜지스터, 고전압 트랜지스터 및 저항 소자의 전체는 화학적 기계적 폴리싱(CMP)과 같은 평탄화 기술을 이용하여, 라이너 절연막(9)에 도달될 때까지 평탄화된다.
(p) 그리고나서, 금속성 살리사이드 스토퍼 막으로 기능하는 배리어 절연막(10)은 평탄화된 메모리 셀 트랜지스터, 저전압 트랜지스터, 고전압 트랜지스터, 및 저항 소자의 전체에 걸쳐 피착되어, 도 11 내지 14에 도시된 각 구조를 제공한다.
(D) 금속성 살리사이드 막(11) 형성 프로세스
도 15 내지 29는 도 11 내지 14에 도시된 층간 절연막(13) 및 배리어 절연막(10)이 형성된 후, 메모리 셀 트랜지스터, 저전압 트랜지스터, 고전압 트랜지스터, 저항 소자 및 인터커넥트 영역의 전체에 걸쳐 형성되는 금속성 살리사이드 막(11)을 처리하는 결과를 도시하고 있다. 더 구체적으로는, 도 15는 메모리 셀 어레이 영역의 평면 패턴 구조를 개략적으로 도시하고 있고, 도 16은 메모리 셀 트랜지스터의 단면을 개략적으로 도시하고 있으며, 도 17은 저전압 트랜지스터의 평면 패턴을 개략적으로 도시하고 있고, 도 18은 도 17의 라인 Ⅰ-Ⅰ에 따른 단면을 개략적으로 도시하고 있으며, 도 19는 도 17의 라인 Ⅱ-Ⅱ에 따른 단면을 개략적으로 도시하고 있고, 도 20은 저전압 트랜지스터의 평면 패턴을 개략적으로 도시하고 있으며, 도 21은 도 20의 라인 Ⅰ-Ⅰ에 따른 단면을 개략적으로 도시하고 있고, 도 22는 고전압 트랜지스터의 평면 패턴을 개략적으로 도시하고 있으며, 도 23은 도 22의 라인 Ⅰ-Ⅰ에 따른 단면을 개략적으로 도시하고 있고, 도 24는 도 22의 라인 Ⅲ-Ⅲ에 따른 단면을 개략적으로 도시하고 있으며, 도 25는 도 20에서와 같이 금속성 살리사이드 콘택트 영역(14)이 제어 게이트 전극(7)의 전체 상부 표면에 걸쳐 형성되는 고전압 트랜지스터의, 도 22의 라인 Ⅲ-Ⅲ에 따른 단면을 개략적으로 도시하고 있고, 도 26은 저항 소자의 평면 패턴을 개략적으로 도시하고 있으며, 도 27은 도 26의 라인 Ⅰ-Ⅰ에 따른 단면을 개략적으로 도시하고 있고, 도 28은 인터커넥트 영역의 평면 패턴을 개략적으로 도시하고 있으며, 도 29는 도 28의 라인 Ⅱ-Ⅱ에 따른 단면을 개략적으로 도시하고 있다.
(q) 도 11 내지 14에 도시된 프로세스에 이어서, 금속성 살리사이드 막(11)은 리소그래피 및 에칭에 의해 제어 게이트 전극(7) 상에 형성된다. 금속성 살리사이드 막(11)을 형성하기 위한 영역은 도 15 및 16에 도시된 바와 같이, 메모리 셀 트랜지스터의 게이트 전극의 전체 상부 표면이고, 도 17 내지 21에 도시된 바와 같이 저전압 트랜지스터의 제어 게이트 전극(7) 상에 형성된 금속성 살리사이드 콘택트 영역(14) 상에 존재하며, 도 22 내지 25에 도시된 바와 같이 고전압 트랜지스터의 제어 게이트 전극(7) 상에 형성된 금속성 살리사이드 콘택트 영역(14) 상에 존재하고, 도 26 및 27에 도시된 바와 같이 저항 소자를 제공하는 제어 게이트 전극(7) 상에 형성된 금속성 살리사이드 콘택트 영역(14) 상에 존재하며, 도 28 및 29에 도시된 바와 같이 인터커넥트 영역을 제공하는 제어 게이트 전극(7)의 전체 상부 표면 상에 형성된 금속성 살리사이드 콘택트 영역(14) 상에 존재한다.
저전압 트랜지스터의 제어 게이트 전극(7) 상의 금속성 살리사이드 콘택트 영역(14)은 도 17 내지 19에 도시된 바와 같이, 제어 게이트 전극(7)의 일부 상에, 또는 도 20 및 21에 도시된 바와 같이 그 전체 표면 상에 형성될 수 있다. 유사하게, 고전압 트랜지스터의 제어 게이트 전극(7) 상의 금속성 살리사이드 콘택트 영 역(14)은 도 22 내지 24에 도시된 바와 같이 제어 게이트 전극(7)의 일부 상에 또는 도 25에 도시된 바와 같이 그 전체 표면 상에 형성될 수 있다.
(r) 전형적인 콘택트 형성 프로세스 및 인터커넥트 형성 프로세스가 수행된다.
게이트 콘택트 CG는 항상 금속성 살리사이드 막(11) 상에 형성되므로, 콘택트를 형성하기 위한 적절한 선택도가 제공될 수 있다.
(NAND 타입)
도 30에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 메모리 셀 어레이(130)의 개략적인 회로 구조는 NAND 비휘발성 반도체 메모리의 회로 구조를 제공한다.
NAND 셀 유닛(60)은 도 30에 상세하게 도시된 바와 같이, 메모리 셀 트랜지스터 M0 내지 M15 및 선택 게이트 트랜지스터 SG1 및 SG2를 포함한다. 선택 게이트 트랜지스터 SG1의 드레인은 각 비트 라인 콘택트 CB를 통해 비트 라인 BLj-1, BLj, BLj+1,...에 접속된다. 선택 게이트 트랜지스터 SG2의 소스는 각 소스 라인 콘택트 CS를 통해 공통 소스 라인 SL에 접속된다.
각 NAND 셀 유닛(60)에서, 워드 라인 WL0 내지 WL15는 메모리 셀 트랜지스터 M0 내지 M15의 제어 게이트에 접속되고, 선택 게이트 라인 SGD 및 SGS는 선택 게이트 트랜지스터 SG1 및 SG2의 게이트에 각각 접속된다.
도 30에 도시된 NAND 비휘발성 반도체 메모리는 기본 구조로서, 도 16에 도 시된, 적층된 게이트 구조를 가지는 메모리 셀 트랜지스터를 포함한다. 복수의 메모리 셀 트랜지스터 M0 내지 M15는 각 메모리 셀 트랜지스터의 소스 및 드레인 확산층(20)을 통해 비트 라인 길이를 따라 직렬로 접속되어, 하나의 NAND 스트링을 포함한다.
결과적으로, 기재된 구조는 비트 라인 BL에 수직인 워드 라인 WL에 따라 병렬로 배열되는 각 NAND 메모리 셀 유닛(60)을 포함한다.
본 발명의 제1 실시예의 비휘발성 반도체 메모리에 따르면, NAND 플래시 메모리에서 각 소자 및 워드 라인의 게이트 콘택트 바로 아래에만 금속성 살리사이드 막을 형성하는 것은, 동시에, 메모리 셀 트랜지스터의 동작 속도를 증가시키고 집적을 개선하며 용이한 제조를 허용하고, 저전압 트랜지스터의 동작 속도를 증가시키며 용이한 제조를 허용하며, 고전압 트랜지스터의 브레이크다운 전압 및 동작 속도를 증가시키고 용이한 제조를 허용하며, 저항 소자 및 인터커넥트 영역의 동작 속도를 증가시키고 용이한 제조를 허용한다.
[제2 실시예]
(AND 타입)
도 31에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 메모리 셀 어레이(130)의 개략적인 회로 구조는 AND 비휘발성 반도체 메모리이다.
도 31에 도시된 AND 비휘발성 반도체 메모리는 적층된 게이트 구조를 가지는 메모리 셀 트랜지스터의 기본 구조를 포함한다.
AND 셀 유닛(62)은 도 31에 상세하게 도시된 바와 같이, 병렬로 접속된 메모 리 셀 트랜지스터 M0 내지 M15 및 선택 게이트 트랜지스터 SG1 내지 SG2를 포함한다. 선택 게이트 트랜지스터 SG1 및 SG2의 드레인은 각 비트 라인 콘택트 CB를 통해 비트 라인 ..., BLj-1, BLj, BLj+1, ...에 접속된다. 선택 게이트 트랜지스터 SG2의 소스는 각 소스 라인 콘택트 CS를 통해 공통 소스 라인 SL에 접속된다.
AND 셀 유닛은 도 31의 점선 내에서 참조부호 62로 표시되어 있다. 각 AND 셀 유닛(62)에서, 메모리 셀 트랜지스터 M0 내지 M15의 드레인 영역은 공통으로 접속되고, 그 소스 영역도 공통으로 접속된다. 워드 라인 WL1 내지 WL15는 메모리 셀 트랜지스터 M0 내지 M15의 각 게이트에 접속된다. 선택 게이트 라인 SGD는 각 선택 게이트 트랜지스터 SG1의 게이트에 접속되고, 선택 게이트 라인 SGS는 각 선택 게이트 트랜지스터 SG2의 게이트에 접속된다.
본 발명의 제2 실시예의 비휘발성 반도체 메모리에 따르면, AND 플래시 메모리에서 각 소자 및 워드 라인의 게이트 콘택트 바로 아래에만 금속성 살리사이드를 형성하는 것은, 동시에 메모리 셀 트랜지스터의 동작 속도를 증가시키고 집적을 개선하며 용이한 제조를 허용하고, 저전압 트랜지스터의 동작 속도를 증가시키며 용이한 제조를 허용하고, 고전압 트랜지스터의 브레이크다운 전압 및 동작 속도를 증가시키며 용이한 제조를 허용하고, 저항 소자 및 인터커넥트 영역의 동작 속도를 증가시키며 용이한 제조를 허용한다.
[제3 실시예]
(NOR 구조)
도 32에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 메모리 셀 어레이(130)의 개략적인 회로 구조는 NOR 비휘발성 반도체 메모리의 회로를 제공한다.
도 32에 도시된 NOR 비휘발성 반도체 메모리는 적층된 게이트 구조를 가지는 메모리 셀 트랜지스터를 포함한다.
NOR 셀 유닛은 참조부호 64로 도시되어 있고, 도 32에서 점선으로 둘러싸여 있다. 각 NOR 셀 유닛(64)에서, 2개의 인접하는 메모리 셀 트랜지스터의 공통 소스 영역이 소스 라인 콘택트 CS를 통해 소스 라인 SL에 접속되고, 공통 드레인 영역은 비트 라인 콘택트 CB를 통해 비트 라인 BLj-2, BLj-1, BLj, BLj+1, BLj+2에 접속된다. NOR 셀 유닛(64)은 비트 라인 ..., BLj-2, BLj-1, BLj, BLj+1, BLj+2, ...에 수직인 워드 라인 WLi-1, WLi, WLi+1, ...의 길이에 따라 배열되고, 메모리 셀 트랜지스터 게이트는 각 워드 라인 WLi-1, WLi, WLi+1, ...에 공통으로 접속된다. NOR 회로 구조를 가지는 비휘발성 반도체 메모리는 NAND 구조보다 더 빠른 판독을 허용한다.
제3 실시예의 비휘발성 반도체 메모리에 따르면, NOR 플래시 메모리에서 각 소자 및 워드 라인의 게이트 콘택트 바로 아래에만 금속성 살리사이드 막을 형성하는 것은, 동시에 메모리 셀 트랜지스터의 동작 속도를 증가시키고 집적을 개선하며 용이한 제조를 허용하며, 저전압 트랜지스터의 동작 속도를 증가시키고 용이한 제조를 허용하며, 고전압 트랜지스터의 브레이크다운 전압 및 동작 속도를 증가시키고 용이한 제조를 허용하며, 저항 소자 및 인터커넥트 영역의 동작 속도를 증가시키고 용이한 제조를 허용한다.
[제4 실시예]
(2-트랜지스터/셀 타입)
도 33에 도시된 바와 같이, 본 발명의 제4 실시예에 따른 메모리 셀 어레이(130)의 개략적인 회로 구조는 2-트랜지스터/셀 타입 비휘발성 반도체 메모리의 회로를 제공한다.
제4 실시예에 따른 반도체 메모리의 예는 기본적인 2-트랜지스터/셀 시스템 구조를 가지고 있고, 도 33에 도시된 바와 같이, 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST를 포함한다.
메모리 셀 트랜지스터 MT는 p-웰 또는 반도체 기판(1) 상에 터널 절연막으로서 형성되는 게이트 절연막(2), 부유 게이트(4), 게이트간 절연막(12), 및 게이트간 절연막(12) 상에 배열된 제어 게이트(7)를 포함하는 적층된 게이트 구조를 포함한다. 메모리 셀 트랜지스터 MT의 드레인 영역은 확산층(20)을 통해 비트 라인 콘택트(CB)에 접속되고, 소스 영역은 확산층(20)을 통해 선택 트랜지스터 ST의 드레인 영역에 접속된다. 선택 트랜지스터 ST의 소스 영역은 확산층(20)을 통해 소스 라인 콘택트(CS)에 접속된다. 그러한 2-트랜지스터/셀 시스템 메모리 셀은 워드 라인 WL의 길이를 따라 병렬로 접속되고, 도 33에 도시된 바와 같이, 메모리 셀 블록(33)을 포함한다.
하나의 메모리 셀 블록(33)에서, 워드 라인 WLi-2는 각 메모리 셀 트랜지스터 MT의 제어 게이트(7)에 공통으로 접속되어, 페이지 유닛(34)을 구성한다. 유의할 점은, 복수의 블록내의 페이지는 당연히 페이지 유닛으로 그룹화된다는 점이다.
선택 게이트 라인 SGS는 선택 트랜지스터 ST의 게이트에 공통으로 접속된다.
대칭 라인으로서, 소스 라인 SL과 대칭으로 배열되는 2-트랜지스터/셀 시스템 메모리 셀을 가지는 회로는 비트 라인 BL0, BL1, BL2, ..., BLn-1의 길이를 따라 직렬로 배열된다.
제4 실시예의 비휘발성 반도체 메모리에 따르면, 2-트랜지스터/셀 타입 플래시 메모리에서 각 소자 및 워드 라인의 게이트 콘택트 바로 아래에만 금속성 살리사이드 막을 형성하는 것은, 동시에 메모리 셀 트랜지스터의 동작 속도를 증가시키고 집적을 개선하며 용이한 제조를 허용하며, 저전압 트랜지스터의 동작 속도를 증가시키고 용이한 제조를 허용하며, 고전압 트랜지스터의 브레이크다운 전압 및 동작 속도를 증가시키고 용이한 제조를 허용하며, 저항 소자 및 인터커넥트 영역의 동작 속도를 증가시키고 용이한 제조를 허용한다.
[제5 실시예]
(3-트랜지스터/셀 타입)
도 34에 도시된 바와 같이, 본 발명의 제5 실시예에 따른 메모리 셀 어레이(130)의 개략적인 회로 구조는 3-트랜지스터/셀 타입 비휘발성 반도체 메모리의 회로 구조를 제공한다.
제5 실시예에 따른 반도체 메모리의 예는 기본적인 3-트랜지스터/셀 시스템 구조를 가지고 있고, 도 34에 도시된 바와 같이, 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1 및 ST2를 포함한다.
메모리 셀 트랜지스터 MT는 p-웰 또는 반도체 기판(1) 상에 터널 절연막으로서 형성되는 게이트 절연막(2), 부유 게이트(4), 게이트간 절연막(12), 및 게이트간 절연막(12) 상에 배열된 제어 게이트(7)를 포함하는 적층된 게이트 구조를 포함한다. 선택 게이트 ST1 및 ST2는 메모리 셀 트랜지스터 MT의 어느 한쪽에 각각 배치된다. 메모리 셀 트랜지스터 MT의 드레인 영역은 비트 라인 측 선택 트랜지스터 ST1을 통해 비트 라인 콘택트(CB)에 접속되고, 소스 영역은 소스 라인 측 선택 트랜지스터 ST2를 통해 소스 라인 콘택트 CS에 접속된다. 그러한 3-트랜지스터/셀 시스템 메모리 셀은 워드 라인 WL의 길이를 따라 병렬로 접속되고, 도 34에 도시된 바와 같이, 메모리 셀 블록(33)을 구성한다. 하나의 메모리 셀 블록(33)에서, 워드 라인 WLi-2는 각 메모리 셀 트랜지스터 MT의 제어 게이트(7)에 공통으로 접속되어, 페이지 유닛(34)을 구성한다. 유의할 점은, 복수의 블록내의 페이지는 당연히 페이지 유닛으로 그룹화된다는 점이다.
선택 게이트 라인 SGS는 소스 라인측 선택 트랜지스터 ST2의 게이트에 공통으로 접속되고, 선택 게이트 라인 SGD는 비트 라인측 선택 트랜지스터 ST1의 게이트에 공통으로 접속된다. 대칭 라인으로서, 소스 라인 SL과 대칭으로 배열되는 3-트랜지스터/셀 시스템 메모리 셀을 가지는 회로는 비트 라인 BL0, BL1, BL2, ..., BLn-1의 길이를 따라 직렬로 배열된다.
제5 실시예의 비휘발성 반도체 메모리에 따르면, NAND 타입 및 NOR 타입 반도체 메모리 간의 중간 오퍼레이션이 달성될 수 있다.
제5 실시예의 비휘발성 반도체 메모리에 따르면, 3-트랜지스터/셀 타입 플래시 메모리에서 각 소자 및 워드 라인의 게이트 콘택트 바로 아래에만 금속성 살리사이드 막을 형성하는 것은, 동시에 메모리 셀 트랜지스터의 동작 속도를 증가시키고 집적을 개선하며 용이한 제조를 허용하며, 저전압 트랜지스터의 동작 속도를 증가시키고 용이한 제조를 허용하며, 고전압 트랜지스터의 브레이크다운 전압 및 동작 속도를 증가시키고 용이한 제조를 허용하며, 저항 소자 및 인터커넥트 영역의 동작 속도를 증가시키고 용이한 제조를 허용한다.
[어플리케이션 예]
도 35는 본 발명의 제1 내지 제5 실시예에 따른 반도체 메모리의 어플리케이션 예를 도시하고 있다. 도 35는 반도체 메모리, 특히 본 발명의 실시예에 따른 비휘발성 반도체 메모리에 의해 구현된 플래시 메모리 디바이스 및 시스템의 주요 소자의 개략도이다. 도면에 도시된 바와 같이, 플래시 메모리 시스템(142)은 호스트 플랫폼(144) 및 범용 직렬 버스(USB) 플래시 유닛(146)을 포함한다.
호스트 플랫폼(144)은 본 발명의 실시예에 따라, 비휘발성 반도체 메모리로 내장된 USB 플래시 유닛(146)에 USB 케이블(148)을 통해 접속된다. 호스트 플랫폼(144)은 USB 호스트 커넥터(150)를 통해 USB 케이블(148)에 접속되고, USB 플래시 유닛(146)은 USB 플래시 유닛 컨넥터(152)를 통해 USB 케이블(148)에 접속된다. 호스트 플랫폼(144)은 USB 버스를 통한 패킷 송신을 제어하는 USB 호스트 컨트롤러(154)를 구비하고 있다.
USB 플래시 유닛(146)은 USB 플래시 유닛(146)에서 다른 소자를 제어하고 USB 플래시 유닛(146)의 USB 버스로의 인터페이스를 제어하는 USB 플래시 유닛 컨트롤러(156); USB 플래시 유닛 커넥터(152); 및 본 발명의 제1 내지 제5 실시예에 따른 비휘발성 반도체 메모리를 포함하는 적어도 하나의 플래시 메모리 모듈(158)을 포함한다.
USB 플래시 유닛(146)이 호스트 플랫폼(144)에 접속되는 경우, 표준 USB 에뉴머레이션(enumeration) 처리가 시작된다. 이러한 처리에서, 호스트 플랫폼(144)은 USB 플래시 유닛(146)을 인식하고, 송신을 위한 모드를 선택하며, 전달 데이터를 저장하고, 엔드 포인트라 지칭되는 FIFO 버퍼를 통해 USB 플래시 유닛(146)과 데이터의 송수신을 수행한다. 호스트 플랫폼(144)은 다른 엔드 포인트를 통해 USB 플래시 유닛(146)의 제거/부착과 같이, 물리적 및 전기적 상태의 변화를 인식하고, 임의의 존재하는 수신받을 패킷을 수신한다.
호스트 플랫폼(144)은 요구 패킷을 USB 호스트 컨트롤러(154)에 전송함으로써 USB 플래시 유닛(146)으로부터 서비스를 요구한다. USB 호스트 컨트롤러(154)는 USB 케이블(148)을 통해 패킷을 송신한다. USB 플래시 유닛(146)이 요구 패킷을 수신한 엔드 포인트를 포함하는 유닛인 경우, 요구는 USB 플래시 유닛 컨트롤러(156)에 의해 수락된다.
다음으로, USB 플래시 유닛 컨트롤러(156)는 플래시 메모리 모듈(158)로의 데이터의 판독, 기록 또는 삭제와 같은 다양한 오퍼레이션을 수행한다. 뿐만 아니라, USB 플래시 유닛 컨트롤러(156)는 USB 어드레스 등을 획득하는 것과 같은 기본적인 USB 기능을 지원한다. USB 플래시 유닛 컨트롤러(156)는 플래시 메모리 모 듈(158)로부터의 출력을 제어하는데 이용되는 제어 라인(160) 또는 예를 들면 칩 인에이블 신호 CE, 판독 신호 또는 기록 신호와 같은 다양한 다른 신호를 통해, 플래시 메모리 모듈(158)을 제어한다. 플래시 메모리 모듈(158)은 또한 어드레스 데이터 버스(162)를 통해 USB 플래시 유닛 컨트롤러(156)에 접속된다. 어드레스 데이터 버스(162)는 플래시 메모리 모듈(158)에 대한 판독, 기록 또는 삭제 명령, 및 플래시 메모리 모듈(158)에 대한 어드레스 및 데이터를 전달한다.
호스트 플랫폼(144)에 의해 요구된 다양한 오퍼레이션의 결과 및 상태를 호스트 플랫폼(144)에 통지하기 위해서는, USB 플래시 유닛(146)은 상태 엔드 포인트(엔드 포인트 0)를 이용하여 상태 패킷을 송신한다. 이러한 처리에서, 호스트 플랫폼(144)은 상태 패킷의 존재에 대해 체크(폴링)하고, USB 플래시 유닛(146)은 새로운 상태 메시지에 대한 패킷이 없는 경우에, 빈 패킷 또는 상태 패킷을 리턴시킨다.
지금까지 설명된 바와 같이, USB 플래시 유닛(146)의 다양한 기능들이 구현될 수 있다. 커넥터에 직접 접속하는 것은 USB 케이블(148)을 생략함으로써 가능하다.
[다른 실시예]
본 발명이 제1 내지 제5 실시예에 따라 설명되었지만, 본 공개를 구성하는 이들 실시예 및 도면들은 본 발명의 범주를 제한하지 않는다. 본 공개는 본 발명의 숙련자들에게 다양한 실시예, 다른 실시예 및 동작 기술을 도시하고 있다.
적층된 게이트 구조는 제1 내지 제5 실시예에 따른 비휘발성 반도체 메모리 의 메모리 셀 트랜지스터의 표준 소자 구조로서 개시되어 있지만, 그러한 적층된 구조로 제한되지 않는다. 당연히, 측벽 제어 게이트 구조 또는 MONOS 구조는 대안으로서의 구조이다. 뿐만 아니라, 다양한 변형된 예 및 제조 프로세스의 대안들이 가용하다는 것은 당연하다.
더구나, 제1 내지 제5 실시예에 따른 비휘발성 반도체 메모리의 메모리 셀 트랜지스터는 2-값으로 된 로직 메모리로 제한되지 않는다. 예를 들면, 본 발명은 3개 이상의 값으로 된 로직 메모리와 같이, 다치 로직 메모리에 적용가능한다. 예를 들면, 4개의 값으로 된 비휘발성 반도체 메모리는 2개의 값으로 된 비휘발성 반도체 메모리보다 2배의 메모리 용량을 제공할 수 있다. 뿐만 아니라, 본 발명은 다치(m) 비휘발성 반도체 메모리(n은 3보다 크다)에 적용가능하다.
또한, 금속성 살리사이드 막이 메모리 셀 트랜지스터, 고전압 트랜지스터, 및 저전압 트랜지스터의 각 게이트 전극 상에 형성되는 제1 내지 제5 실시예에 따른 비휘발성 반도체 메모리의 구조가 설명되었다. 구조는 메모리 셀 트랜지스터, 고전압 트랜지스터, 및 저전압 트랜지스터의 각 소스 및 드레인 영역에 금속성 살리사이드 막을 형성함으로써 합성될 수 있다.
그럼으로써, 본 발명은 당연히 여기에 설명되지 않은 다양한 실시예들을 포함한다. 따라서, 본 발명의 기술적 범주는 상기 언급된 설명으로부터 적절하게 된 특허 청구의 범위에 의해서만 정의된다.
본 발명은 여기에 공개되지 않은 다양한 실시예들을 포함하는 것은 당연하다. 그러므로, 본 발명의 기술적 범주는 상기 언급도니 상세한 설명에 따라 적절 한 청구된 특허청구의 범위에 따른 발명적 기재에 의해서만 정의될 것이다.
본 발명이 상기 언급된 실시예에 따라 설명되어 있지만, 본 공개의 일부를 구성하는 설명 및 도면은 본 발명을 제한하려는 것으로 이해해서는 안된다. 본 공개는 본 기술분야의 숙련자에게 다양한 다른 실시예, 적용예, 및 동작 기술을 명백하게 하는 것이다. 따라서, 본 발명의 기술적 범주는 상기 설명으로부터 명백하게 나타나는 특허청구의 범위에 의해서만 정의된다. 본 기술분야의 숙련자들에 있어서, 본 공개의 사상을 수신한 후에는 본 발명의 범주를 벗어나지 않고서도 다양한 변형들이 가능하게 될 것이다.
본 발명에 따르면, 여러 종류의 플래시 메모리에서, 예를 들어 각 소자 및 워드 라인의 게이트 콘택트 바로 아래에만 금속성 살리사이드 막을 형성하는 것은, 동시에, 메모리 셀 트랜지스터의 동작 속도를 증가시키고 집적을 개선하며 용이한 제조를 허용하고, 저전압 트랜지스터의 동작 속도를 증가시키며 용이한 제조를 허용하며, 고전압 트랜지스터의 브레이크다운 전압 및 동작 속도를 증가시키고 용이한 제조를 허용하며, 저항 소자 및 인터커넥트 영역의 동작 속도를 증가시키고 용이한 제조를 허용한다.

Claims (20)

  1. 비휘발성 반도체 메모리로서,
    제1 소스 및 드레인 영역, 상기 제1 소스 및 드레인 영역 간의 반도체 영역 상의 게이트 절연막, 상기 게이트 절연막 상의 제1 부유 게이트 전극, 및 제1 게이트간 절연막을 통해 상기 제1 부유 게이트 전극 상에 적층되는 제1 제어 게이트 전극을 포함하는 메모리 셀 트랜지스터를 포함하도록 구성된 셀 어레이 영역; 및
    소자 분리 영역, 상기 소자 분리 영역에 의해 분리되는 제2 소스 및 드레인 영역, 상기 제2 소스 및 드레인 영역 간의 반도체 영역 상의 게이트 절연막, 상기 게이트 절연막 상의 제2 부유 게이트 전극, 상기 제2 부유 게이트 전극 상의 개구가 제공된 제2 게이트간 절연막, 상기 제2 게이트간 절연막 상의 제2 제어 게이트 전극, 상기 제2 제어 게이트 전극 상의 금속성 살리사이드 막(metallic salicide film), 및 상기 금속성 살리사이드 막과 전기적으로 접촉하는 게이트 콘택트를 포함하는 트랜지스터를 포함하도록 구성된 회로 영역
    을 포함하고,
    상기 금속성 살리사이드 막은 상기 게이트 콘택트 바로 아래에만 형성되는
    비휘발성 반도체 메모리.
  2. 제1항에 있어서,
    제1 소자 분리 영역, 상기 제1 소자 분리 영역에 의해 분리되는 제2 소스 및 드레인 영역, 상기 제2 소스 및 드레인 영역 간의 반도체 영역 상의 저전압 게이트 절연막, 상기 저전압 게이트 절연막 상의 제2 부유 게이트 전극, 상기 제2 부유 게이트 전극 상의 개구가 제공된 제2 게이트간 절연막, 상기 제2 게이트간 절연막 상의 제2 제어 게이트 전극, 상기 제2 제어 게이트 전극 상의 제1 금속성 살리사이드 막, 및 상기 제1 금속성 살리사이드 막과 전기적으로 접촉하는 제1 게이트 콘택트를 포함하는 저전압 트랜지스터를 포함하도록 구성된 저전압 회로 영역; 및
    제2 소자 분리 영역, 상기 제2 소자 분리 영역에 의해 분리되는 제3 소스 및 드레인 영역, 상기 제3 소스 및 드레인 영역 간의 반도체 영역 상의 고전압 게이트 절연막, 상기 고전압 게이트 절연막 상의 제3 부유 게이트 전극, 상기 제3 부유 게이트 전극 상의 개구가 제공된 제3 게이트간 절연막, 상기 제3 게이트간 절연막 상의 제3 제어 게이트 전극, 상기 제3 제어 게이트 전극 상의 제2 금속성 살리사이드 막, 및 상기 제2 금속성 살리사이드 막과 전기적으로 접촉하는 제2 게이트 콘택트를 포함하는 고전압 트랜지스터를 포함하도록 구성된 고전압 회로 영역
    을 더 포함하고,
    상기 제1 금속성 살리사이드 막은 상기 제1 게이트 콘택트의 바로 아래에만 형성되며, 상기 제2 금속성 살리사이드 막은 상기 제2 게이트 콘택트의 바로 아래에만 형성되는 비휘발성 반도체 메모리.
  3. 제2항에 있어서, 상기 메모리 셀 트랜지스터는 상기 제1 제어 게이트 전극과 전기적으로 접촉하고 있는 제3 금속성 살리사이드 막을 더 포함하는 비휘발성 반도 체 메모리.
  4. 제3항에 있어서, 상기 셀 어레이 영역으로부터 상기 저전압 회로 영역 및 상기 고전압 회로 영역을 분리시키는 제3 소자 분리 영역, 상기 제3 소자 분리 영역 상의 제4 제어 게이트 전극, 및 상기 제4 제어 게이트 전극과 전기적으로 접촉하고 있는 제4 금속성 살리사이드 막을 포함하도록 구성된 인터커넥트 영역(interconnect region)을 더 포함하는 비휘발성 반도체 메모리.
  5. 제4항에 있어서, 상기 제1 내지 제4 금속성 살리사이드 막은, 코발트(Co), 니켈(Ni), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 몰리브덴(Mo), 텅스텐(W), 또는 팔라듐(Pd)으로 구성되는 그룹에서 선택된 실리사이드 재료인 비휘발성 반도체 메모리.
  6. 제2항에 있어서, 상기 셀 어레이는 NAND 형 메모리 셀 어레이 회로 구조를 갖는 비휘발성 반도체 메모리.
  7. 제2항에 있어서, 상기 셀 어레이는 AND 형 메모리 셀 어레이 회로 구조를 갖는 비휘발성 반도체 메모리.
  8. 제2항에 있어서, 상기 셀 어레이는 NOR 형 메모리 셀 어레이 회로 구조를 갖 는 비휘발성 반도체 메모리.
  9. 제2항에 있어서, 상기 셀 어레이는 2-트랜지스터/셀 타입 메모리 셀 어레이 회로 구조를 갖는 비휘발성 반도체 메모리.
  10. 제2항에 있어서, 상기 셀 어레이는 3-트랜지스터/셀 타입 메모리 셀 어레이 회로 구조를 갖는 비휘발성 반도체 메모리.
  11. 비휘발성 반도체 메모리로서,
    제1 소스 및 드레인 영역, 상기 제1 소스 및 드레인 영역 간의 반도체 영역 상의 게이트 절연막, 상기 게이트 절연막 상의 제1 부유 게이트 전극, 및 제1 게이트간 절연막을 통해 상기 제1 부유 게이트 전극 상에 적층되는 제1 제어 게이트 전극을 포함하는 메모리 셀 트랜지스터를 포함하도록 구성된 셀 어레이 영역;
    제1 소자 분리 영역, 상기 제1 소자 분리 영역에 의해 분리되는 제2 소스 및 드레인 영역, 상기 제2 소스 및 드레인 영역 간의 반도체 영역 상의 저전압 게이트 절연막, 상기 저전압 게이트 절연막 상의 제2 부유 게이트 전극, 상기 제2 부유 게이트 전극 상의 개구가 제공되는 제2 게이트간 절연막, 상기 제2 게이트간 절연막 상의 제2 제어 게이트 전극, 상기 제2 제어 게이트 전극 상의 제1 금속성 살리사이드 막, 및 상기 제1 금속성 살리사이드 막과 전기적으로 접촉하는 제1 게이트 콘택트를 포함하는 저전압 트랜지스터를 포함하도록 구성된 저전압 회로 영역;
    제2 소자 분리 영역, 상기 제2 소자 분리 영역에 의해 분리되는 제3 소스 및 드레인 영역, 상기 제3 소스 및 드레인 영역 간의 반도체 영역 상의 고전압 게이트 절연막, 상기 고전압 게이트 절연막 상의 제3 부유 게이트 전극, 상기 제3 부유 게이트 전극 상의 개구가 제공되는 제3 게이트간 절연막, 상기 제3 게이트간 절연막 상의 제3 제어 게이트 전극, 상기 제3 제어 게이트 전극 상의 제2 금속성 살리사이드 막, 및 상기 제2 금속성 살리사이드 막과 전기적으로 접촉하는 제2 게이트 콘택트를 포함하는 고전압 트랜지스터를 포함하도록 구성된 고전압 회로 영역;
    상기 셀 어레이 영역으로부터 상기 저전압 회로 영역 및 상기 고전압 회로 영역을 분리하도록 구성된 제3 소자 분리 영역, 상기 제3 소자 분리 영역 상의 제4 제어 게이트 전극, 상기 제4 제어 게이트 전극과 전기적으로 접촉하고 있는 저항 콘택트, 및 상기 저항 콘택트와 전기적으로 접촉하고 있는 제3 금속성 살리사이드 막을 포함하도록 구성된 저항 소자
    를 포함하고,
    상기 제1 금속성 살리사이드 막은 상기 제1 게이트 콘택트의 바로 아래에만 형성되며, 상기 제2 금속성 살리사이드 막은 상기 제2 게이트 콘택트의 바로 아래에만 형성되고, 상기 제3 금속성 살리사이드 막은 상기 저항 콘택트 바로 아래에만 형성되는 비휘발성 반도체 메모리.
  12. 제11항에 있어서, 상기 메모리 셀 트랜지스터는 상기 제1 제어 게이트 전극과 전기적으로 접촉하고 있는 제4 금속성 살리사이드 막을 더 포함하는 비휘발성 반도체 메모리.
  13. 제11항에 있어서,
    상기 제1 게이트 콘택트는 상기 제1 소자 분리 영역의 바로 위에 형성되고, 제2 게이트 콘택트는 상기 제2 소자 분리 영역의 바로 위에 형성되며, 상기 저항 소자는 상기 제3 소자 분리 영역의 바로 위에 형성되는 비휘발성 반도체 메모리.
  14. 제11항에 있어서,
    상기 셀 어레이 영역으로부터 상기 저전압 회로 영역 및 고전압 회로 영역을 분리시키도록 구성된 제4 소자 분리 영역, 및
    상기 제4 소자 분리 영역 상의 제5 제어 게이트 전극 및 상기 제5 제어 게이트 전극과 전기적으로 접촉하고 있는 제5 금속성 살리사이드 막을 포함하도록 구성된 인터커넥트 영역
    을 더 포함하는 비휘발성 반도체 메모리.
  15. 제14항에 있어서, 상기 제1 내지 제5 금속성 살리사이드 막은, 코발트(Co), 니켈(Ni), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 몰리브덴(Mo), 텅스텐(W), 또는 팔라듐(Pd)으로 구성되는 그룹에서 선택된 실리사이드 재료인 비휘발성 반도체 메모리.
  16. 제11항에 있어서, 상기 셀 어레이는 NAND 형 메모리 셀 어레이 회로 구조를 갖는 비휘발성 반도체 메모리.
  17. 제11항에 있어서, 상기 셀 어레이는 AND 형 메모리 셀 어레이 회로 구조를 갖는 비휘발성 반도체 메모리.
  18. 제11항에 있어서, 상기 셀 어레이는 NOR 형 메모리 셀 어레이 회로 구조를 갖는 비휘발성 반도체 메모리.
  19. 제11항에 있어서, 상기 셀 어레이는 2-트랜지스터/셀 타입 메모리 셀 어레이 회로 구조를 갖는 비휘발성 반도체 메모리.
  20. 제11항에 있어서, 상기 셀 어레이는 3-트랜지스터/셀 타입 메모리 셀 어레이 회로 구조를 갖는 비휘발성 반도체 메모리.
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