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JP2002280463A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Publication number
JP2002280463A
JP2002280463A JP2001075511A JP2001075511A JP2002280463A JP 2002280463 A JP2002280463 A JP 2002280463A JP 2001075511 A JP2001075511 A JP 2001075511A JP 2001075511 A JP2001075511 A JP 2001075511A JP 2002280463 A JP2002280463 A JP 2002280463A
Authority
JP
Japan
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insulating film
memory cell
gate
diffusion layer
semiconductor substrate
Prior art date
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Pending
Application number
JP2001075511A
Other languages
English (en)
Inventor
Yuji Takeuchi
祐司 竹内
Masayuki Ichige
正之 市毛
Akira Aida
晃 合田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2001075511A priority Critical patent/JP2002280463A/ja
Priority to US10/098,130 priority patent/US6720612B2/en
Priority to KR10-2002-0014293A priority patent/KR100431681B1/ko
Publication of JP2002280463A publication Critical patent/JP2002280463A/ja
Priority to US10/727,647 priority patent/US6784041B2/en
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

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  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 高信頼性で高歩留まりの半導体装置及びその
製造方法を提供する。 【解決手段】 半導体基板１０上に形成された第１ゲー
ト電極１９と、この第１ゲート電極の一方の側面下の半
導体基板中に形成された第１拡散層２０と、第１ゲート
電極の他方の側面下の半導体基板中に形成された第２拡
散層１８と、この第２拡散層の上に側面が形成された第
２ゲート電極１３と、第１ゲート電極と第２ゲート電極
間を埋め込み、第１拡散層上では、第１ゲート電極と第
２ゲート電極間を埋め込む厚さよりも薄く形成され、窒
素を主成分としない第１絶縁膜２５と、この第１絶縁膜
上に形成された第２絶縁膜２６と、この第２絶縁膜上に
形成され、この第２絶縁膜とは主成分が異なる層間絶縁
膜２７と、第１拡散層に接続され、第１絶縁膜、第２絶
縁膜及び層間絶縁膜中に形成されたコンタクト電極２３
とを有する半導体装置である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、素子分離領域とト
ランジスタとを有する半導体装置及びその製造方法に関
するもので、特に素子分離領域及びトランジスタ近傍に
コンタクトが形成された半導体装置及びその製造方法に
関するものである。
【０００２】
【従来の技術】従来、半導体メモリとしては例えばデー
タの書き込み・消去を電気的に行う、ＥＥＰＲＯＭ（El
ectrically Erasable Programmable Read-Only Memor
y）が知られている。このＥＥＰＲＯＭでは、互いに交
差する行線と列線との交点にそれぞれメモリセルが配置
されて、メモリセルアレイが構成されている。メモリセ
ルには、通常、浮遊ゲートと制御ゲートとを積層してな
る積層ゲート構造のＭＯＳトランジスタが用いられる。
【０００３】ＥＥＰＲＯＭの中でも大容量のメモリに向
く方式として図１７に示すようなＮＡＮＤ型ＥＥＰＲＯ
Ｍが知られている。ここで、図１５は図１７の“Ｉ−
Ｊ”線上での断面を示す図であり、図１６は図１７の
“Ｋ−Ｌ”線上での断面を示す図である。
【０００４】図１５に示されるようにＮＡＮＤ型ＥＥＰ
ＲＯＭのメモリセルアレイでは複数のメモリセルトラン
ジスタが直列に接続され、その一方側にドレイン側選択
ゲートトランジスタ５３、他方側にソース側選択ゲート
トランジスタ５４が接続される。半導体基板５０上の一
部にはウエル５１が設けられ、その中にストライプ状の
素子領域５５が形成されている。各素子領域５５は素子
分離領域５６により分離されている。素子領域５５上
に、積層ゲート構造を有する複数のセルトランジスタが
マトリクス状に配置されている。
【０００５】各メモリセルは、素子領域５５上のゲート
絶縁膜５７上に設けられたゲート電極部５２を有してお
り、ゲート電極部５２は、電荷蓄積層となる浮遊ゲート
電極５８、ゲート間絶縁膜５９、制御ゲート電極６０、
ゲートマスク材７０が積層されて構成されている。さら
に制御ゲート電極６０は行線方向における他のゲート電
極との間でそれぞれ共有されて、ワード線６１となって
いる。
【０００６】各メモリセルのソースとドレインは素子領
域上に設けられた拡散層領域６２を介して互いに直列に
接続されている。複数のメモリセルが直列に接続されて
１つのＮＡＮＤセル（メモリセルユニット）が形成され
ている。
【０００７】ＮＡＮＤセルの各ビット線方向の両端に
は、ドレイン側選択ゲートトランジスタ５３およびソー
ス側選択ゲートトランジスタ５４が接続されている。そ
れぞれの選択ゲートトランジスタはゲート絶縁膜５７に
設けられたゲート電極を有し、ＮＡＮＤセルとは拡散層
領域６２を介して接続されている。また選択ゲートトラ
ンジスタは浮遊ゲート電極に電位を供給できるようにな
っており、一般的なＭＯＳＦＥＴと同様に機能し、その
積層ゲート構造はメモリセルトランジスタと同様であ
る。
【０００８】またドレイン側選択ゲートトランジスタ
の、ＮＡＮＤセルとは反対側の素子領域５５中にはビッ
ト線コンタクト拡散層６２が設けられている。このビッ
ト線コンタクト拡散層６２には、ビット線コンタクト６
３が接続されている。このビット線コンタクト６３はビ
ット線６４に接続されている。
【０００９】各ゲート５２、５３，５４表面上には、後
酸化膜６５が形成されている。この後酸化膜６５表面
上、拡散層６２上、ドレインコンタクト拡散層６２上、
及びソース側選択ゲート５４のメモリセルと反対側のソ
ース拡散層６６上には、シリコン窒化膜６７が形成され
ている。このシリコン窒化膜６７表面上には、層間絶縁
膜６８が形成され、その上表面は平坦化されている。
【００１０】ここで、ビット線コンタクト６３は、ゲー
ト絶縁膜５７、シリコン窒化膜６７、及び層間絶縁膜６
８を貫いて形成されていて、ビット線６４は層間絶縁膜
６８上に形成されている。ビット線は、列方向に隣接す
るＮＡＮＤセル間で分離されて設けられている。
【００１１】またソース側選択ゲートトランジスタの、
ＮＡＮＤセルとは反対側に形成されたソース拡散層６６
は、ソース線である。ソース線は、浮遊ゲートの一端が
引き伸ばされた部分にコンタクトが接続され、ゲート電
極よりも上層に設けられている。ソース線は、列方向に
隣接するＮＡＮＤセル同士で接続されている。
【００１２】次に、図１６に示される断面では、半導体
基板５０上のウエル５１中に設けられた素子領域５５の
上面を分断するように複数の素子分離領域５６が形成さ
れている。この素子分離領域５６で挟まれた素子領域５
５全面にビット線コンタクト６３が接続されている。素
子分離領域５６上には、シリコン窒化膜６７が形成さ
れ、その上には、層間絶縁膜６８が形成されている。こ
れら層間絶縁膜６８、シリコン窒化膜６７を貫いて、ビ
ット線コンタクト６８が形成されている。このビット線
コンタクト６８上にはビット線配線６４が形成されてい
る。
【００１３】次に、図１５乃至図１７に示された従来の
半導体装置の製造方法を図１８乃至図２０を用いて説明
する。
【００１４】まず、図１８に示されるように、シリコン
からなる半導体基板５０上に素子分離領域（図示せず）
に囲まれた素子領域５５を形成し、その上に、ゲート絶
縁膜５７、浮遊ゲート電極材５８、浮遊ゲート・制御ゲ
ート間絶縁膜５９を形成し、その上に制御ゲート電極６
０、ゲートマスク材７０を堆積する。続いてフォトリソ
グラフィー法によりゲートをパターニングし、エッチン
グして、メモリセルゲート５２及び選択ゲート５３，５
４を形成する。
【００１５】次に、後酸化を行って、後酸化膜６５を積
層構造のゲート電極周囲に形成する。
【００１６】次に、ソース・ドレイン拡散層を形成する
ための不純物をイオン注入により行う。
【００１７】次に、図１９に示されるように、例えば厚
さ４０ｎｍ程度のシリコン窒化膜６７を堆積する。この
ときシリコン窒化膜６７はゲート電極側壁も覆うように
形成される。
【００１８】さらに層間絶縁膜６８を堆積し、ＣＭＰ
（Chemical Mechanical Polishing）法や、熱処理を加
えて層間絶縁膜６８を流動させ、層間絶縁膜６８を平坦
化し、またゲート電極間に層間絶縁膜６８を埋め込む。
【００１９】次に図２０に示すように、ドレイン側選択
ゲート５３に隣接したビット線コンタクト拡散層５３に
コンタクトをとるためのコンタクトホール７１を層間絶
縁膜６８、シリコン窒化膜６７、及びゲート酸化膜５７
中に形成する。
【００２０】次に、続いてコンタクトホール７１に金属
あるいは低抵抗の半導体を埋め込んだ後に金属配線を形
成することによって、図１５に示すような半導体装置が
完成する。
【００２１】以上に示したとおり、従来の半導体装置で
はゲート電極形成後に、表面全体を覆うシリコン窒化膜
６７を形成するようにしている。このシリコン窒化膜６
７が必要である理由を以下に述べる。
【００２２】図１６や図１７に示したように、ビット線
コンタクト６３は、素子領域５５に対してほとんど余裕
がないように設計されている。すなわち、素子領域５５
の幅一杯にビット線コンタクト６３が設けられている。
なお、素子領域５５の幅よりもビット線コンタクト６３
の幅が大きい場合もある。これは、セルアレイの面積を
できるたけ縮小できるようにするためである。
【００２３】このような半導体装置においては、コンタ
クトの形成位置がマスクの位置合わせずれなどの理由に
より、素子分離領域上にかかってしまうような場合でも
ビット線コンタクトが素子分離領域へ突き抜けないよう
にしなければならない。ビット線コンタクトが素子分離
領域を突き抜けてしまうと、その部分における接合リー
ク電流の原因になったり、素子分離耐圧の低下の原因に
なったりするためである。
【００２４】もしシリコン窒化膜がない半導体装置の場
合、図２１に示すようにビット線コンタクトを開口する
際の層間絶縁膜６８のエッチングにより、素子分離領域
５６の絶縁膜も同時にエッチングされ、コンタクトホー
ル７１が素子分離領域５６を突き抜けてしまう可能性が
ある。この場合、図２１に示される合わせずれＭの長さ
分、素子分離領域５６内にビット線コンタクト６８が入
り込んで形成される。この素子分離領域５６内にビット
線コンタクト６８が入り込んで形成された部分は、素子
領域５５と導通してしまい、ソース・ドレイン拡散層６
２以外での接続がなされてしまい、トランジスタ特性が
損なわれてしまう。
【００２５】これは一般にコンタクトホール７１開口時
のエッチングはプロセスばらつきなどが存在しても開口
されるようにある程度エッチングを余分に行うこと、ま
た一般に層間絶縁膜と素子分離領域の絶縁膜はシリコン
酸化膜で形成されるため、層間絶縁膜のみを選択的にエ
ッチングすることが困難であることが原因である。この
ような状態は、素子領域の幅とビット線コンタクトの幅
の大きさが近い場合に発生する可能性が高い。
【００２６】このような現象を防止するために、従来の
半導体装置では先に説明した通り、シリコン窒化膜６７
を用いる。これを用いて、微細化された半導体装置にお
いて、コンタクト開口時のエッチングにシリコン酸化膜
とシリコン窒化膜の選択性を持たせておくことによっ
て、図２２に示すように位置合わせずれＭが生じていて
も、いったんエッチングをシリコン窒化膜６７の上で止
めることができる。
【００２７】こうしてシリコン窒化膜６７の上に達する
コンタクトホールを開口した後、エッチングの条件を切
り換えてシリコン窒化膜６７をエッチングし、さらに条
件を切り換えて基板上のシリコン酸化膜をエッチングす
ることによって、ソース・ドレイン拡散層の上のコンタ
クトホール７１を完全に開口する。
【００２８】このようにして拡散層とのコンタクトをと
るためのビット線コンタクトホール７１を開口すること
によって、素子分離領域５６が大きくエッチングされる
のを防止できる。このようにシリコン窒化膜６７がエッ
チングストッパーとして機能することによりコンタクト
ホール７１が素子分離領域５６を突き抜けてしまうこと
を防止している。
【００２９】
【発明が解決しようとする課題】以上のような従来の半
導体装置では、以下の課題が生じる。
【００３０】従来のシリコン窒化膜を用いた半導体記憶
装置では、シリコン窒化膜中には多量の水素が含まれて
おり、この水素がシリコン酸化膜中に取り込まれると、
シリコン基板との界面にＳｉ−Ｈ結合などの構造欠陥が
生じやすくなる。このＳｉ−Ｈ結合は結合エネルギーが
Ｓｉ−Ｏ結合の結合エネルギーに比べて弱い。
【００３１】ここで、不揮発性半導体記憶装置などで
は、メモリ書き込み・消去の動作時には、制御ゲートと
チャネルとの間に強い電界を印加し、ゲート絶縁膜にト
ンネル電流を流して、浮遊ゲートへ電荷を注入あるいは
除去する動作が行われる。このような動作では、ゲート
絶縁膜近傍にトンネル電流が流れると、電気的ストレス
が加わることになる。
【００３２】ゲート絶縁膜近傍に水素含有量が多い膜が
あると、水素がシリコン酸化膜中に取り込まれてシリコ
ン基板との界面にＳｉ−Ｈ結合などの構造欠陥が生じや
すくなる。
【００３３】この構造欠陥が電気的ストレスなどにより
切断されると電荷に対するトラップとして作用し、特に
ゲート絶縁膜となっているシリコン酸化膜、あるいはゲ
ート絶縁膜近傍の後酸化膜などにこのトラップが発生す
ると、トランジスタの閾値電圧の変動、シリコン酸化膜
耐圧の低下といった電気特性の劣化の原因となる。
【００３４】また、ソース・ドレイン拡散層の表面を覆
う後酸化膜のトラップへ電荷が捕獲されると、基板表面
付近の拡散層が空乏化し、その結果ソース・ドレインの
寄生抵抗が大きくなり、トランジスタのオン電流の低下
を招くことがある。
【００３５】またシリコン窒化膜中にも電荷に対するト
ラップが多数存在することが一般に知られている。特に
ソース・ドレイン拡散層の表面を覆うシリコン窒化膜中
のトラップへ電荷が捕獲されると、基板表面付近の拡散
層が空乏化し、その結果、ソース・ドレインの寄生抵抗
が大きくなり、トランジスタのオン電流の低下を招くこ
とがある。
【００３６】またゲート絶縁膜近傍のシリコン窒化膜中
に電荷が捕獲されると、トランジスタのしきい値電圧の
変動、シリコン酸化膜耐圧の低下といった電気特性の劣
化の原因となる。
【００３７】このような課題は、ゲート長が０．２μｍ
程度よりも小さくなる場合に特に顕著となる。すなわ
ち、ゲート全体に占めるゲート絶縁膜近傍のトラップの
発生しているシリコン酸化膜や後酸化膜、シリコン窒化
膜の割合が大きい場合に、顕著となる。
【００３８】上記のようにコンタクトホールのエッチン
グのためにシリコン窒化膜が必要である一方、電気特性
に対してはシリコン窒化膜の悪影響が見られるため、半
導体装置の歩留まりと信頼性の向上を両立させることが
困難であった。
【００３９】本発明の目的は以上のような従来技術の課
題を解決することにある。
【００４０】特に、本発明の目的は、高信頼性で高歩留
まりの半導体装置及びその製造方法を提供することがで
きる。
【００４１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、半導体基板と、この半導体基板上
に形成された第１ゲート電極と、この第１ゲート電極の
一方の側面下の前記半導体基板中に形成された第１拡散
層と、前記第１ゲート電極の他方の側面下の前記半導体
基板中に形成された第２拡散層と、この第２拡散層の上
に側面が形成された第２ゲート電極と、前記第１ゲート
電極と前記第２ゲート電極間を埋め込み、前記第１拡散
層上では、前記第１ゲート電極と前記第２ゲート電極間
を埋め込む厚さよりも薄く形成され、窒素を主成分とし
ない第１絶縁膜と、この第１絶縁膜上に形成された第２
絶縁膜と、この第２絶縁膜上に形成され、この第２絶縁
膜とは主成分が異なる層間絶縁膜と、前記第１拡散層に
接続され、前記第１絶縁膜、第２絶縁膜及び層間絶縁膜
中に形成されたコンタクト電極とを有する半導体装置で
ある。
【００４２】本発明の別の特徴は、半導体基板と、この
半導体基板上に設けられた複数のメモリセルゲートと、
この複数のメモリセルゲートを制御し、その複数のメモ
リセルゲートに隣接して前記半導体基板上に設けられた
選択ゲートと、この選択ゲートの一方側面下方の半導体
基板中に設けられた第１拡散層と、前記複数のメモリセ
ルゲート間及び前記メモリセルゲートと前記選択ゲート
との間を埋め込み、前記第１拡散層上に形成され、窒素
を主成分としない第１絶縁膜と、この第１絶縁膜上に形
成された第２絶縁膜と、この第２絶縁膜上に形成され、
この第２絶縁膜とは主成分が異なる層間絶縁膜と、この
層間絶縁膜、前駆第２絶縁膜、前記第１絶縁膜を貫い
て、前記第１拡散層に接続されたコンタクト電極とを有
する半導体装置である。
【００４３】本発明の別の特徴は、半導体基板と、この
半導体基板上に複数個設けられ、メモリセルゲートをそ
れぞれ有するメモリセルトランジスタ、このメモリセル
トランジスタを挟んで前記半導体基板上に形成され、前
記半導体基板中に設けられた拡散層に接する選択ゲート
を有する選択トランジスタとを備えた第１メモリセルア
レイと、前記半導体基板上に複数個設けられ、メモリセ
ルゲートをそれぞれ有するメモリセルトランジスタ、こ
のメモリセルトランジスタを挟んで前記半導体基板上に
形成された選択ゲートを有し、前記第１メモリセルアレ
イに隣接し、前記拡散層に接する選択トランジスタとを
備えた第２メモリセルアレイと、前記メモリセルトラン
ジスタ間を埋め込み、前記第１メモリセルアレイ、前記
第２メモリセルアレイ間の前記半導体基板上に形成さ
れ、前記メモリセルゲート間での厚さが前記第１メモリ
セルアレイ、前記第２メモリセルアレイ間での厚さより
も厚く形成されていて、窒素を主成分として含まない第
１絶縁膜と、この第１絶縁膜上に設けられた第２絶縁膜
と、この第２絶縁膜上に形成され、この第２絶縁膜とは
主成分が異なる層間絶縁膜と、この層間絶縁膜、前記第
２絶縁膜、前記第１絶縁膜を貫いて前記第１メモリセル
アレイ、前記第２セルアレイ間の前記拡散層に接続され
たコンタクト電極とを具備する半導体装置である。
【００４４】本発明の別の特徴は、半導体基板上に、第
１ゲート電極及び第２ゲート電極を形成する工程と、こ
の第１ゲート電極をマスクにして第１拡散層を形成する
工程と、前記第１ゲート電極と前記第２ゲート電極との
間の前記半導体基板上に窒素を主成分としない第１絶縁
膜を前記第１ゲート電極の高さ以上に埋め込み、前記第
１拡散層主要部上では前記第１ゲート電極より低く第１
絶縁膜を形成し、前記第１拡散層非主要部上では前記第
１ゲート電極の高さ以上に形成する工程と、前記第１絶
縁膜上に第２絶縁膜を形成する工程と、この第２絶縁膜
上にこの第２絶縁膜に対するエッチング選択比が大きい
層間絶縁膜を形成する工程と、この層間絶縁膜を前記第
１拡散層主要部上でエッチングして、コンタクト開口を
形成する工程と、このコンタクト開口に導電材を埋め込
み、前記第１拡散層と接続する工程とを有する半導体装
置の製造方法である。
【００４５】本発明の別の特徴は、半導体基板上に、複
数個の第１メモリセルゲート群、この第１メモリセルゲ
ート群を挟んで前記半導体基板上に形成された第１選択
ゲート対と、前記半導体基板上に複数個の第２メモリセ
ルゲート群、この第２メモリセルゲート群を挟んで前記
半導体基板上に形成された第２選択ゲート対とを形成す
る工程と、前記第１メモリセルゲート群、第１選択ゲー
ト対、第２メモリセルゲート群、第２選択ゲート対をマ
スクに前記半導体基板中に複数個の拡散層を形成する工
程と、前記半導体基板全面上に窒素を主成分として含ま
ない第１絶縁膜を形成して、第１メモリセルゲート群及
び前記第２メモリセルゲート群のそれぞれのゲート間を
埋め込み、かつ、前記第１選択ゲート対と前記第２選択
ゲート対が隣接する拡散層主要部上では前記第１メモリ
セルゲート群及び前記第２メモリセルゲート群のそれぞ
れのゲート間よりも薄くなるように前記第１絶縁膜を形
成する工程と、前記第１絶縁膜上に第２絶縁膜を形成す
る工程と、この第２絶縁膜上にこの第２絶縁膜に対する
エッチング選択比が大きい層間絶縁膜を形成する工程
と、この層間絶縁膜を前記第１選択ゲート対と前記第２
選択ゲート対が隣接する前記拡散層主要部上でエッチン
グして、コンタクト開口を形成する工程と、このコンタ
クト開口に導電材を埋め込み、前記第１選択ゲート対と
前記第２選択ゲート対が隣接する前記拡散層と接続する
工程とを有する半導体装置の製造方法である。
【００４６】
【発明の実施の形態】次に，図面を参照して、本発明の
実施の形態を説明する。以下の図面の記載において、同
一又は類似の部分には、同一又は類似の符号を付してい
る。ただし、図面は模式的なものであり，厚みと平面寸
法との関係、各層の厚みの比率等は、現実のものとは異
なる。従って、具体的な厚みや寸法は以下の説明を参酌
して判断すべきものである。また、図面相互間において
も互いの寸法の関係や比率が異なる部分が含まれてい
る。
【００４７】（第１の実施の形態）本実施の形態を図１
乃至図９を用いて説明する。以下の通り、本実施の形態
をＮＡＮＤフラッシュメモリに適用して説明する。図３
には、本実施の形態の平面図が示される。図３の“Ａ−
Ｂ”線上での断面が図１に相当し、“Ｃ−Ｄ”線上での
断面が図２に相当する。
【００４８】図３に示されるように、図中左右方向に８
本のワード線１が互いに平行に配置されている。このワ
ード線１を間に挟むように互いに平行にドレイン側選択
ゲート２と、ソース側選択ゲート３が形成されている。
【００４９】これら、ワード線１、ドレイン側選択ゲー
ト２、ソース側選択ゲート３に直交して複数のビット線
配線４が形成されている。
【００５０】このビット線配線４の下方には素子領域５
がそれぞれ形成されている。
【００５１】この素子領域５を互いに分離する素子分離
領域６が素子領域５に平行に形成されている。
【００５２】１本のビット線配線５と、８本のワード線
１と、ドレイン側選択ゲート２と、ソース側選択ゲート
３及びそれぞれのゲートの間の素子領域５中の拡散層１
８が１つのメモリセルアレイを構成する。
【００５３】ここで、ドレイン側選択ゲートに隣接する
素子領域にはビット線コンタクト２３が形成されてい
る。
【００５４】１つのメモリセルアレイは、ビット線コン
タクト２３を介して他のメモリセルアレイにビット線配
線５方向に隣接している。さらにソース線選択ゲート側
でもワード線１に平行している素子領域５を挟んで、他
のメモリセルアレイとビット線配線５方向に隣接してい
る。
【００５５】図１に示される断面では、１つのメモリセ
ルアレイ中にある８つのメモリセルは、半導体基板１０
上に設けられたウエル１１中の素子領域５上のゲート絶
縁膜１２上に設けられたメモリセルゲート電極１３を有
している。各メモリセルゲート電極１３は、電荷蓄積層
となる浮遊ゲート電極１４、浮遊ゲート１４上に形成さ
れたゲート間絶縁膜１５、ゲート間絶縁膜１５上に形成
された制御ゲート電極１６、この制御ゲート電極１６上
に形成されたゲートマスク材１７を有している。このメ
モリセルゲート電極１３のうち、制御ゲート電極１６は
図３に示される左右方向である行線方向における他のメ
モリセルゲート電極との間でそれぞれ共有されて、ワー
ド線１となっている。
【００５６】各メモリセルのソースとドレインは素子領
域上に設けられた拡散層領域１８を介して互いに直列に
接続されている。複数のメモリセルが直列に接続されて
１つのメモリセルアレイであるＮＡＮＤセル（メモリセ
ルユニット）が形成されている。
【００５７】さらに８つのメモリセルの左端には、ドレ
イン側選択ゲート１９がゲート絶縁膜１２上に形成され
ている。このドレイン側選択ゲート１９はメモリセルゲ
ート１３と同様の積層構造となっているが、各層の幅が
メモリセルゲートよりも大きく形成されている。ドレイ
ン側選択ゲートのメモリセルと反対側の素子領域５中に
は、ビット線コンタクト拡散層２０が形成されている。
【００５８】さらに８つのメモリセルの右端には、ソー
ス側選択ゲート２１がゲート絶縁膜１２上に形成されて
いる。このソース側選択ゲート２１はメモリセルゲート
１３と同様の積層構造となっているが、各層の幅がメモ
リセルゲートよりも大きく形成されていて、ドレイン側
選択ゲートと同様の幅となっている。
【００５９】図１において、ソース線選択ゲート２１の
ソース・ドレイン拡散層１８のメモリセルゲート１３側
と反対側はソース線２２となっていて、図面表面に対し
て垂直に延びている。ソース線２２は、図３に示される
左右方向である行方向に隣接するＮＡＮＤセル同士で接
続されている。
【００６０】各メモリセルゲート１３と、その両端の素
子領域に設けられた拡散層１８とで、メモリセルトラン
ジスタが構成される。
【００６１】さらに、ドレイン側選択ゲートとそのメモ
リセル側の素子領域５に設けられた拡散層１８と、ビッ
ト線コンタクト拡散層２０とで、ドレイン側選択トラン
ジスタが構成される。
【００６２】さらに、ソース側選択ゲートとそのメモリ
セル側の素子領域５に設けられた拡散層１８と、ソース
線２２とで、ソース側選択トランジスタが形成される。
【００６３】図３では、ソース線選択ゲート３間に挟ま
れ、ビット線配線４に直交する素子領域５がソース線２
２に相当する。
【００６４】このようにメモリセルトランジスタは互い
にコンタクト無しで、直列に接続されている。それぞれ
の選択ゲートトランジスタはＮＡＮＤセルとは拡散層１
８を介して接続されている。このように、ＮＡＮＤセル
の各ビット線方向の両端には、ドレイン側選択ゲートト
ランジスタ１９及びソース側選択ゲートトランジスタ２
１が接続されている。
【００６５】また選択トランジスタは浮遊ゲート電極に
電位を供給できるようになっており、一般的なＭＯＳＦ
ＥＴと同様に機能する。
【００６６】またドレイン側選択トランジスタの、ＮＡ
ＮＤセルとは反対側のビット線コンタクト拡散層２０に
はビット線コンタクト電極２３が設けられている。
【００６７】ここで、各ゲート１３，１９，２１の表面
は後酸化膜２４で覆われている。この後酸化膜２４及び
ゲート酸化膜１２上には、第１絶縁膜２５が設けられて
いる。第１絶縁膜２５の厚さは例えば、約０．１μｍ程
度以上であり、窒素を主成分として含有していない。第
１絶縁膜２５はメモリセルトランジスタのゲート電極１
３相互の間を埋め込むように設けられている。第１絶縁
膜２５は水素含有量が少なく、電荷に対するトラップが
少ないものが適している。例えばシリコン酸化膜やオキ
シナイトライド膜や酸化したシリコン窒化膜などが利用
できる。
【００６８】ここで、「埋め込む」とは、完全に埋め尽
くすことだけを意味するものではなく、内部にボイド、
巣などの空隙を含んでいてもその作用、効果に変わりは
無いので、空隙を含むことも意味する。
【００６９】ここで、ゲート電極同士の間隔は例えば、
約０．２μｍ程度、ゲート幅は約０．２μｍ程度、高さ
は約０．６μｍ程度である。
【００７０】ゲート電極相互の間隔は、メモリセルゲー
ト１３同士では小さく、ビット線コンタクト２３を挟ん
だ選択ゲート１９同士では大きくなっている。メモリセ
ルゲート１３同士のゲート電極の間隔はセルアレイ全体
の面積に強くかかわるため、面積縮小のために間隔を小
さくしている。一方で、隣接するメモリセルアレイの選
択ゲート間はビット線コンタクトが形成されているた
め、間隔が広くとられている。
【００７１】この第１絶縁膜２５上には第２絶縁膜２６
が設けられている。第２絶縁膜２６の厚さは例えば、約
０．０２から０．０６μｍ程度であり、第２絶縁膜２６
は窒化膜を主成分とするので、水素供給元になるので、
なるべく薄いことが望ましい。第２絶縁膜２６は、第１
絶縁膜２５よりも水素含有量が多く、電荷に対するトラ
ップが多い。
【００７２】この第２絶縁膜２６の上には、層間絶縁膜
２７が設けられている。ここで、層間絶縁膜の厚さは約
０．１μｍ〜０．３μｍ程度である。層間絶縁膜２７は
ＢＰＳＧ（ホウ素を含むシリコン酸化膜）で形成でき
る。
【００７３】これら、層間絶縁膜２７、第２絶縁膜２
６、第１絶縁膜２５及びゲート酸化膜１２を貫いて、ビ
ット線コンタクト２３が設けられて、ビット線コンタク
ト拡散層２０に接続されている。
【００７４】層間絶縁膜２７の上にはビット線２８が形
成されている。ビット線は、列方向に隣接するＮＡＮＤ
セル間で分離されて設けられている。
【００７５】ＮＡＮＤセルはここでは、８つのトランジ
スタが２つの制御ゲートに挟まれて形成されているが、
ＮＡＮＤセルのトランジスタの個数は８つに限らず、８
から３２まで任意の数で形成できる。
【００７６】また、メモリセルゲート間距離は、約０．
２μｍ以下の場合に、本実施の形態の効果が顕著であ
る。
【００７７】ここでは、ウエルはＰ型であり、ソース・
ドレイン拡散層はＮ型であるとするが、ウエルをＮ型、
ソース・ドレイン拡散層をＰ型としてもよい。
【００７８】本実施の形態ではコンタクトホール開口時
にエッチングストッパーとなる第２絶縁膜２６の下に、
第１絶縁膜２５が設けられており、メモリセルゲート１
３同士の間の距離は比較的小さいため、第１絶縁膜２５
によってメモリセルゲート１３同士の間は、完全に埋め
込まれている。また、選択ゲート１９、２１同士の間の
距離は、メモリセルゲート１３同士の距離よりも大きい
ため、第１絶縁膜２５によっては完全に埋め込まれな
い。
【００７９】第１絶縁膜２５は、ゲート電極１３，１
９，２１上とビット線コンタクト拡散層２０上とで同じ
厚さに形成される。しかし、場合により、ゲート電極の
側面に対して形成される厚さの方が、ゲート電極上や、
半導体基板上に形成される第１絶縁膜２５よりも薄く形
成されたり、逆に厚く形成される場合がある。
【００８０】次に、図２に示される断面では、半導体基
板１０上のウエル１１中に設けられた素子領域５の上面
を分断するように複数の素子分離領域６が形成されてい
る。この素子分離領域６で挟まれた素子領域５全面にビ
ット線コンタクト２３が接続されている。素子分離領域
６上には、第１絶縁膜２５が形成され、その上には第２
絶縁膜２６が形成されている。この第２絶縁膜２６上に
は、層間絶縁膜２７が形成されている。これら層間絶縁
膜２７、第２絶縁膜２６、第１絶縁膜２５を貫いて、ビ
ット線コンタクト２３が形成されている。このビット線
コンタクト２３上にはビット線配線２８が形成されてい
る。
【００８１】ここで、素子分離領域６の上面は素子領域
５の上面よりも高い位置に形成されているが、素子領域
５の上面と同じ位置に形成されていてもよい。
【００８２】素子分離の方式としてＳＴＩ（Shallow Tr
ench Isolation）を用いているが、ＬＯＣＯＳ（Local
Oxidation of Silicon）など別の素子分離方法でも適用
可能である。
【００８３】図２において、素子分離領域６上の第１絶
縁膜２５の膜厚はなるべく薄く形成されることが、コン
タクト合わせずれが生じた場合のエッチングストッパー
の効果が大きいため、望ましい。
【００８４】本実施の形態の半導体装置では、第１絶縁
膜２５を第２絶縁膜２６の下層に設けることで第２絶縁
膜２６中の水素や、第２絶縁膜２６中に捕獲された電荷
がトランジスタ素子の電気特性へ及ぼす影響を軽減する
ことができる。さらにメモリセルゲート電極同士の間隔
を狭めても、素子分離領域への誤ったコンタクトの接続
形態が存在しない集積度の高い半導体装置を提供でき
る。
【００８５】すなわち、本実施の形態の半導体装置によ
れば、コンタクトホール開口のためのエッチングのプロ
セスマージンを向上させつつ、トランジスタのしきい値
電圧の変動やゲート絶縁膜における耐圧の低下といった
電気特性の劣化を防止することができるため、高信頼性
で高歩留まりの半導体装置及びその製造方法を提供する
ことができる。
【００８６】特にメモリセルトランジスタ部ではゲート
電極間が第１絶縁膜２５で埋められており、第２絶縁膜
２６はトランジスタのゲート酸化膜１２の近傍には存在
しないようになっている。
【００８７】そのためメモリセルトランジスタの特性劣
化を防止することができ、半導体装置の信頼性向上が得
られる。
【００８８】特に、不揮発性半導体記憶装置において
は、同一メモリセルアレイ内のワード線同士の間隔より
も隣接するメモリセルアレイの選択ゲート同士の間隔が
広くなっており、メモリセルアレイ全体が酸化膜と窒化
膜との積層膜により覆われている。ここで、ワード線間
は第１絶縁膜２５のみで埋め込まれており、選択ゲート
間には第１絶縁膜２５と第２絶縁膜２６の両方が入り込
んでいる。
【００８９】ここで、ワード線間には、水素含有量の多
い窒化膜がないので窒化膜中に電子がトラップされてセ
ル特性が変動してしまうことを防止できる。さらに、選
択ゲート間にあるコンタクト電極を形成する際のエッチ
ング時には、第１絶縁膜２５上の第２絶縁膜６中の窒化
膜がストッパとして機能するため、高信頼性、高歩留ま
りが得られる。
【００９０】次に、図１及び図４乃至図９を用いて、本
実施の形態の半導体装置の製造方法を説明する。
【００９１】まず、シリコンからなる半導体基板１０上
に素子分離領域（図示せず）に囲まれた素子領域５を形
成して、図１に示されるように素子領域５上に、ゲート
絶縁膜１２を形成する。次にゲート絶縁膜１２上に浮遊
ゲート電極材１４を堆積する。さらに浮遊ゲート・制御
ゲート間絶縁膜１５を形成し、その上に制御ゲート電極
材１６を堆積する。
【００９２】さらにゲートエッチング時のマスクとなる
ゲートマスク材１７を堆積する。続いてフォトリソグラ
フィー法によりゲートをパターニングし、ゲートマスク
材１７をエッチングする。引き続きゲートマスク材１７
に対して自己整合的に制御ゲート電極材１６、浮遊ゲー
ト・制御ゲート間絶縁膜１５、浮遊ゲート電極材１４を
エッチングして、メモリセルゲート１３及び選択ゲート
１９，２１を形成する。
【００９３】次に、図５に示されるようにゲート加工時
のダメージを回復するための後酸化を行って、後酸化膜
２４を積層構造のゲート電極周囲に形成する。
【００９４】次に、図６に示すように、ソース・ドレイ
ン拡散層１８及びビット線コンタクト拡散層２０を形成
するための不純物をイオン注入により行う。この拡散層
のイオン注入は、このように後酸化の後に行ってもよい
し、前に行っても良い。さらに、後の工程で行われる第
１絶縁膜形成後などでも構わない。
【００９５】次に、図６に示されるように第１絶縁膜２
５を露出した部分に形成する。第１絶縁膜２５は、メモ
リセルトランジスタのゲート電極１３同士の間を完全に
埋め込み、かつ、選択ゲート１９、２１同士の間は完全
には埋め込まない膜厚で形成する。この第１絶縁膜２５
はドレイン側制御ゲート１９からソース側制御ゲート２
１に挟まれた８つのメモリセルゲート電極１３上及びそ
の間の領域では、その上表面を平坦化する。さらに、ビ
ット線コンタクト形成予定領域における第１絶縁膜２５
表面も平坦化する。第１絶縁膜２５中に空隙があって
も、後の工程で熱を加えて酸化することで、流動化させ
て、空隙を取り除くこともできる。
【００９６】次に、図７に示されるように第１絶縁膜２
５上に第２絶縁膜２６を形成する。さらに第２絶縁膜２
６上に層間絶縁膜２７を堆積し、ＣＭＰ法や、熱処理を
加えて層間絶縁膜を流動させることにより、層間絶縁膜
２７の表面を平坦化するとともに、また選択ゲート電極
１９、２１間に層間絶縁膜２７を埋め込む。
【００９７】ここで、層間絶縁膜２７形成後に、選択ゲ
ート電極１９，２１間を埋め込む時に、層間絶縁膜２７
を堆積しただけでは、完全に埋め込むことができない場
合がある。その場合において、層間絶縁膜２７を堆積
後、熱処理を加えて層間絶縁膜２７を流動化させて埋め
込むことができる。この熱工程として、酸素雰囲気で行
うことで、層間絶縁膜の流動性が向上する場合がある。
【００９８】層間絶縁膜２７中に空隙があっても、後の
工程で熱を加えて酸化することで、流動化させて、空隙
を取り除くこともできる。なお、熱工程により、ソース
・ドレインとなる不純物拡散層は拡散係数が大となる。
【００９９】なお、図８に示すように、第２絶縁膜２６
に対して選択性のあるＣＭＰを用いて層間絶縁膜２７を
研磨することにより平坦化を行うこともできる。こうし
て第２絶縁膜２６上で研磨をストップさせ、これに続い
て層間絶縁膜を再度堆積することによって、図７と同様
な形状の層間絶縁膜を形成することが可能である。ここ
で、再度堆積させる層間絶縁膜は先に堆積させた材料と
同じであっても、変更させても良い。この方法によれば
ＣＭＰ法による平坦化を第２絶縁膜２６上でストップさ
せることにより、層間絶縁膜の膜厚の制御性を向上させ
ることができ、層間絶縁膜の厚さを正確に形成できる。
【０１００】次に、上記のように層間絶縁膜２７を平坦
化した後、図８に示すようにメモリセル部のソース・ド
レイン拡散層２０にコンタクトをとるためのコンタクト
ホール３０を形成する。コンタクトホール３０のエッチ
ングは、まず第２絶縁膜２６に対して選択性のある層間
絶縁膜２７をエッチングする。次に第２絶縁膜２６及び
第１絶縁膜２５並びにゲート酸化膜１２を順次エッチン
グして、ビット線コンタクト拡散層２０を露出すること
により行う。
【０１０１】次に、図１に示されるように、コンタクト
ホール３０にアルミニウムやタングステンなどの金属あ
るいは低抵抗の半導体を埋め込んで、ビット線コンタク
ト２３を形成する。ビット線コンタクト２３を形成した
後に、層間絶縁膜２７上に金属配線を形成することによ
って、ビット線コンタクト２３に接続するビット線配線
２８を形成する。
【０１０２】なお、層間絶縁膜２７中やメモリセルゲー
ト１３間の第１絶縁膜２５中には空隙が生じていても良
い。
【０１０３】ここで、第２絶縁膜２６としては、コンタ
クトホール３０開口時の層間絶縁膜２７のエッチングに
対してエッチング耐性を持つ膜を用いる。例えば層間絶
縁膜２７としてシリコン酸化膜を用いる場合には、第２
絶縁膜２６としてはシリコン窒化膜などを用いる。
【０１０４】本実施の形態においては、図２及び図３に
示すように、ビット線コンタクト２３は素子領域５に対
してほとんど余裕がないように設計されている。
【０１０５】すなわち、図３に示されるようにビット線
コンタクト２３は素子領域５の幅と同一に形成されてい
る。なお、場合によっては、ビット線コンタクト２３は
素子領域５の幅よりも大きく形成されてもよい。これ
は、セルアレイの面積をできるたけ縮小できるようにす
るためである。
【０１０６】このような半導体装置においては、ビット
線コンタクト２３の形成位置がマスクの位置合わせずれ
などの理由により、素子分離領域６上にかかってしまう
ような場合でもビット線コンタクト２３が素子分離領域
６へ突き抜けないようにしなければならない。ビット線
コンタクト２３が素子分離領域６を突き抜けてしまう
と、その部分における接合リーク電流の原因になった
り、素子分離耐圧の低下の原因になったりするためであ
る。
【０１０７】本実施の形態では、層間絶縁膜２７のエッ
チングに対しての耐性を第２絶縁膜２６が有することに
よって、コンタクトホール形成のためのエッチングを第
２絶縁膜２６の上でいったん止めることができる。
【０１０８】こうして第２絶縁膜２６の上に達するコン
タクトホール３０を開口した後、エッチングの条件を切
り換えて第２絶縁膜２６をエッチングし、さらに条件を
切り換えて第１絶縁膜２５及びゲート酸化膜１２をエッ
チングすることによって、ビット線コンタクト拡散層２
０の上のコンタクトホール３０を完全に開口する。
【０１０９】また、第２絶縁膜２６としてシリコン窒化
膜を用いる場合、層間絶縁膜に含まれているホウ素、リ
ン、炭素などが素子領域へ拡散するのを防止する役割も
持たせることができる。このような不純物が素子領域へ
拡散してくると素子特性の変動やばらつきの原因となる
が、これらはシリコン窒化膜中における拡散係数がきわ
めて小さいため、シリコン窒化膜によって拡散をブロッ
クすることができる。
【０１１０】また第２絶縁膜２６形成後に酸化工程があ
る場合、酸素が素子領域５へ拡散してくると不純物の拡
散が増速され、不純物分布がなまってしまう現象がある
が、シリコン窒化膜を第２絶縁膜に用いることによって
酸素が素子領域５へ拡散するのを防止できるので素子領
域における増速拡散を防止し、不純物分布の設計を容易
にすることができる。
【０１１１】また、ビット線コンタクト２３近傍では、
選択ゲート１９同士の間が第１絶縁膜２５では完全に埋
められていないため、第１絶縁膜の膜厚はメモリセルト
ランジスタ同士の間に比べると薄くなっている。そのた
めビット線コンタクトホール３０を開口するために、第
１絶縁膜２５のエッチングを行うときに、たとえ素子分
離領域が同時にエッチングされたとしても、第１絶縁膜
２５の膜厚が薄いため素子分離領域のエッチング量も小
さく抑制することができる。
【０１１２】すなわち、コンタクト開口時には、まず層
間絶縁膜２７を選択的にエッチングするので、第２絶縁
膜２６上では、エッチングがストップする。次に、第２
絶縁膜２６を選択的にエッチングする。このため、層間
絶縁膜２７の膜厚に関係なく、第１絶縁膜２５のエッチ
ングが行われる。
【０１１３】本実施の形態の半導体装置の製造方法によ
れば、高集積度を持たせて、制御性良くビット線コンタ
クトを形成でき、トランジスタ特性への水素による悪影
響を防止することができる。
【０１１４】（第２の実施の形態）本実施の形態を図１
０乃至図１２を用いて説明する。図１０は本実施の形態
の半導体装置を表す平面図である。図１１は図１０の
“Ｅ−Ｆ”断面を示す図であり、図１２は図１０の“Ｇ
−Ｈ”断面を示す図である。
【０１１５】本実施の形態は第１の実施の形態とは、ビ
ット線とソース線の配線への引き出し形態が異なってい
る。他の部分における形態は第１の実施の形態と同様で
あるため、説明は省略する。
【０１１６】第１の実施の形態ではビット線はソース・
ドレイン拡散層からビット線コンタクトを介して配線へ
接続され、ソース線は互いに隣接する素子領域同士が接
続されてソース・ドレイン拡散層で接続されてセルアレ
イを構成していた。
【０１１７】本実施の形態では、図１１に示されるよう
にビット線は、ビット線コンタクト拡散層２０からビッ
ト線コンタクト２３を介して第１層配線によるビット線
接続部３５に接続され、さらに配線間コンタクト３６を
介して第２層配線によるビット線３７へと接続される。
【０１１８】一方ソース線はソース線コンタクト拡散層
３４からソース線コンタクト３８を介して第１層配線に
よるソース線３９に接続され、これが隣接するメモリセ
ルアレイ同士で互いに接続されている。このソース線３
９、ビット線接続部３５及び配線間コンタクト３６は、
配線間絶縁膜４０で覆われていて、その上にビット線３
７が形成されている。
【０１１９】図１２に示される断面では、半導体基板１
０上のウエル１１中に設けられた素子領域５の上面を分
断するように複数の素子分離領域６が形成されている。
この素子分離領域６で挟まれた素子領域５全面にビット
線コンタクト２３が接続されている。
【０１２０】素子分離領域６上には、第１絶縁膜２５が
形成され、その上には第２絶縁膜２６が形成されてい
る。この第２絶縁膜２６上には、層間絶縁膜２７が形成
されている。これら層間絶縁膜２７、第２絶縁膜２６、
第１絶縁膜２５を貫いて、ビット線コンタクト２３が形
成されている。このビット線コンタクト２３はビット線
接続部３５に接続され、さらに配線間コンタクト３６を
介して第２層配線によるビット線３７へと接続される。
【０１２１】このビット線接続部３５及び配線間コンタ
クト３６は、配線間絶縁膜４０で覆われている。
【０１２２】一般的に配線のシート抵抗は拡散層のシー
ト抵抗よりも小さいため、本実施の形態では、第１の実
施の形態よりもソース線の電気抵抗を低くすることがで
き、動作の高速化などが可能である。
【０１２３】なお、ソース線コンタクトを本実施の形態
通り形成するが、ビット線コンタクトは形成しない構成
とすることもできる。この場合、第１の実施の形態にお
けるソース線同様に、ビット線は互いに隣接する素子領
域同士が接続されてソース・ドレイン拡散層で接続され
て構成される。この場合、ソース線の抵抗を下げること
が可能である。
【０１２４】（第３の実施の形態）図１３に本実施の形
態の断面構造が示される。この断面図は図３における
“Ａ−Ｂ”線上での断面に相当する。しかし、第１の実
施の形態と異なり、メモリセルゲート電極１３、ドレイ
ン側選択ゲート１９、及びソース側選択ゲート２１側面
に後酸化膜が設けられていない。すなわち、本実施の形
態ではゲート電極を加工した後に後酸化を行わずに、第
１絶縁膜２５を形成している。この場合、第１絶縁膜２
５が後酸化膜の代わりの酸化膜として機能する。
【０１２５】上記以外の他の構造については、第１の実
施の形態と同様に形成される。
【０１２６】このような構成にしても第１の実施の形態
同様の効果を得るこができる。本実施の形態の特徴であ
る後酸化膜を各ゲート電極側面に設けない特徴は、第２
の実施の形態にも同様に適用できる。
【０１２７】（第４の実施の形態）図１３に本発明の第
４の実施の形態を示す断面構造が示される。この断面図
は図３における“Ａ−Ｂ”線上での断面に相当する。し
かし、第１の実施の形態と異なり、第１絶縁膜２５がビ
ット線コンタクト拡散層２０及びソース拡散層２２上
で、その上表面がなだらかな曲面として形成されてい
る。そのため、第１絶縁膜２５上の第２絶縁膜２６も第
１絶縁膜２５上に第１絶縁膜２５の形状に応じた形状と
して形成されている。さらに第２絶縁膜２６上に形成さ
れた層間絶縁膜２７は、その底面は第２絶縁膜２６に応
じた形状となっていて、それ以外の構造は第１の実施の
形態同様である。
【０１２８】本実施の形態の製造方法は、第１の実施の
形態において、図６に示される工程で、第１絶縁膜２５
を堆積した後に、例えば８００℃から９００℃程度の熱
処理を加えて第１絶縁膜２５を流動させ、メモリセルゲ
ート電極１３同士の間、メモリセルゲート電極１３とド
レイン側選択ゲート電極１９との間，メモリセルゲート
電極１３とソース側選択ゲート電極２１との間に第１絶
縁膜２５が埋め込まれ、選択ゲート電極１９，２１同士
の間は、選択ゲート電極１９，２１の高さよりも低く第
１絶縁膜２５を形成している。
【０１２９】この後に第１絶縁膜２５上に第２絶縁膜２
６を形成している。
【０１３０】このように第１絶縁膜２５を堆積後にそれ
を流動させる工程を追加することによって、より狭いゲ
ート電極間を第１絶縁膜２５で埋め込むことができるよ
うになり、素子の微細化が可能になる。
【０１３１】すなわち、ゲート電極間が狭い場合、絶縁
膜を堆積しただけでは、窪み状の凹部や大きな空隙がで
きて埋め込まれない場合がある。ここで、熱処理を行う
ことで、絶縁膜を流動化して空隙を埋め込むことができ
る場合がある。
【０１３２】また、ゲート電極間距離に比べて、ゲート
電極の高さが際だって高く形成されている場合などで
は、ゲート電極間の第１絶縁膜中に窪み状の凹部や大き
な空隙が生じやすいが、本実施の形態では、このように
生じた第１絶縁膜の空隙を埋め込むことができる。
【０１３３】この実施例ではメモリセルトランジスタの
ゲート電極１３上における第１絶縁膜２５の膜厚と、ビ
ット線コンタクト拡散層２０上における第１絶縁膜２５
の膜厚とは異なっているが、第１の実施の形態同様の効
果を得ることができる。
【０１３４】なお、第２の実施の形態のようにソース線
コンタクトを設けた構成に本実施の形態を適用すること
もできる。
【０１３５】また第１絶縁膜２５は堆積後に熱処理によ
る流動させる方法以外に、例えば堆積時に本実施の形態
のような形状になる方法により形成されていても構わな
い。
【０１３６】各実施の形態において、メモリセルゲート
電極１３同士の間、メモリセルゲート電極１３とドレイ
ン側選択ゲート電極１９との間，メモリセルゲート電極
１３とソース側選択ゲート電極２１との間ゲート電極間
を埋め込む第１絶縁膜２５には空洞があってもかまわな
い。空洞があっても、膜の上面が閉じていれば、第２絶
縁膜２６はメモリセルトランジスタのゲート電極間には
埋め込まれないので、本発明の効果は変わらない。
【０１３７】また後酸化膜２４は第１の実施の形態に示
したように熱酸化によるものでも構わないし、酸化膜な
どを堆積することで兼ねてもかまわない。また第3の実
施の形態のように後酸化膜がなくても構わない。
【０１３８】各実施の形態は、上記した以外にも適宜、
組み合わせて実施することができる。
【０１３９】各実施の形態は、ＮＡＮＤ型ＥＥＰＲＯＭ
方式のメモリセルアレイを例にとって説明したが、ＡＮ
Ｄ型、ＤｉＮＯＲ型のメモリセルアレイや、高集積化が
必要なトランジスタを有する半導体装置にも同様に適用
することが可能である。
【０１４０】すなわち、直列にゲートが複数個接続され
て、ゲート間にコンタクトがない構造であれば適用可能
である。
【０１４１】特に、素子領域に対して余裕の無いコンタ
クトを有し、ゲート酸化膜にトンネル電流を流すような
強い電気的ストレスが印加される不揮発性半導体記憶装
置に対して好適である。
【０１４２】
【発明の効果】本発明によれば、コンタクトホール開口
のためのエッチングのプロセスマージンを向上させつ
つ、トランジスタのしきい値電圧の変動やゲート絶縁膜
における耐圧の低下といった電気特性の劣化を防止する
ことができるため、高信頼性で高歩留まりの半導体装置
及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態の半導体装置を示
す平面図である図３における“Ａ−Ｂ”上の断面図。
【図２】 本発明の第１の実施の形態の半導体装置を示
す平面図である図３における“Ｃ−Ｄ”上の断面図。
【図３】 本発明の第１の実施の形態の半導体装置を示
す平面図。
【図４】 本発明の第１の実施の形態の半導体装置の製
造方法の一工程を示す断面図。
【図５】 本発明の第１の実施の形態の半導体装置の製
造方法の一工程を示す断面図。
【図６】 本発明の第１の実施の形態の半導体装置の製
造方法の一工程を示す断面図。
【図７】 本発明の第１の実施の形態の半導体装置の製
造方法の一工程を示す断面図。
【図８】 本発明の第１の実施の形態の半導体装置の製
造方法の一工程を示す断面図。
【図９】 本発明の第１の実施の形態の半導体装置の製
造方法の一工程を示す断面図。
【図１０】 本発明の第２の実施の形態の半導体装置を
示す平面図。
【図１１】 本発明の第２の実施の形態の半導体装置を
示す平面図である図１０における“Ｅ−Ｆ”線上での断
面図。
【図１２】 本発明の第２の実施の形態の半導体装置を
示す平面図である図１０における“Ｇ−Ｈ”線上での断
面図。
【図１３】 本発明の第３の実施の形態の半導体装置を
示す断面図。
【図１４】 本発明の第４の実施の形態の半導体装置を
示す断面図。
【図１５】 従来の半導体装置を示す平面図である図１
７における“Ｉ−Ｊ”線上での断面図。
【図１６】 従来の半導体装置を示す平面図である図１
７における“Ｋ−Ｌ”線上での断面図。
【図１７】 従来の半導体装置を示す平面図。
【図１８】 従来の半導体装置の製造方法の一工程を示
す断面図。
【図１９】 従来の半導体装置の製造方法の一工程を示
す断面図。
【図２０】 従来の半導体装置の製造方法の一工程を示
す断面図。
【図２１】 従来の半導体装置の製造方法におけるコン
タクトホールのエッチングの問題点を示す断面図。
【図２２】 従来の半導体装置の製造方法におけるコン
タクトホールのエッチング時の断面図。
【符号の説明】
１ ワード線 ２ ドレイン側選択ゲート ３ ソース側選択ゲート ４，３７ ビット線配線 ５ 素子領域 ６ 素子分離領域 １０ 半導体基板 １１ ウエル １２ ゲート絶縁膜 １３ メモリセルゲート １４ 浮遊ゲート １５ 浮遊ゲート・制御ゲート間絶縁膜 １６ 制御ゲート １７ ゲートマスク材 １８ ソース・ドレイン拡散層 ２０ ビット線コンタクト拡散層 ２２，３９ ソース線 ２３ ビット線コンタクト ２４ 後酸化膜 ２５ 第１絶縁膜 ２６ 第２絶縁膜 ２７，４０ 層間絶縁膜 ３０ コンタクトホール ３４ ソース線コンタクト拡散層 ３５ ビット線接続部 ３６ 配線間コンタクト ３８ ソース線コンタクト
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 (72)発明者 合田 晃 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 4M104 BB01 BB02 BB18 CC01 DD06 DD15 DD17 DD18 DD63 DD72 EE05 EE09 EE12 EE14 EE15 EE16 EE17 FF13 GG16 HH04 HH12 HH16 5F033 HH07 JJ03 JJ07 JJ08 JJ19 KK01 NN38 QQ08 QQ09 QQ10 QQ21 QQ23 QQ35 QQ37 QQ48 QQ74 QQ75 RR04 RR05 RR07 RR08 RR15 TT02 VV16 XX01 XX07 XX10 XX15 XX28 5F083 EP02 EP23 EP32 EP76 EP78 EP79 ER03 ER22 GA06 GA24 GA25 JA36 JA39 JA56 MA06 MA16 MA20 NA01 NA02 PR06 PR33 PR40 5F101 BA01 BA23 BB05 BD04 BD22 BD34 BD45 BE07 BF09 BH13

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】半導体基板と、 この半導体基板上に形成された第１ゲート電極と、 この第１ゲート電極の一方の側面下の前記半導体基板中
    に形成された第１拡散層と、 前記第１ゲート電極の他方の側面下の前記半導体基板中
    に形成された第２拡散層と、 この第２拡散層の上に側面が形成された第２ゲート電極
    と、 前記第１ゲート電極と前記第２ゲート電極間を埋め込
    み、前記第１拡散層上では、前記第１ゲート電極と前記
    第２ゲート電極間を埋め込む厚さよりも薄く形成され、
    窒素を主成分としない第１絶縁膜と、 この第１絶縁膜上に形成された第２絶縁膜と、 この第２絶縁膜上に形成され、この第２絶縁膜とは主成
    分が異なる層間絶縁膜と、 前記第１拡散層に接続され、前記第１絶縁膜、第２絶縁
    膜及び層間絶縁膜中に形成されたコンタクト電極とを有
    することを特徴とする半導体装置。
  2. 【請求項２】前記第１拡散層の幅は前記第２拡散層の幅
    よりも大きいことを特徴とする請求項１記載の半導体装
    置。
  3. 【請求項３】半導体基板と、 この半導体基板上に設けられた複数のメモリセルゲート
    と、 この複数のメモリセルゲートを制御し、その複数のメモ
    リセルゲートに隣接して前記半導体基板上に設けられた
    選択ゲートと、 この選択ゲートの一方側面下方の半導体基板中に設けら
    れた第１拡散層と、 前記複数のメモリセルゲート間及び前記メモリセルゲー
    トと前記選択ゲートとの間を埋め込み、前記第１拡散層
    上に形成され、窒素を主成分としない第１絶縁膜と、 この第１絶縁膜上に形成された第２絶縁膜と、 この第２絶縁膜上に形成され、この第２絶縁膜とは主成
    分が異なる層間絶縁膜と、 この層間絶縁膜、前駆第２絶縁膜、前記第１絶縁膜を貫
    いて、前記第１拡散層に接続されたコンタクト電極とを
    有することを特徴とする半導体装置。
  4. 【請求項４】前記第１絶縁膜は前記メモリセルゲート間
    での厚さが前記第１拡散層の主要部上の厚さよりも厚く
    形成されていることを特徴とする請求項３記載の半導体
    装置。
  5. 【請求項５】前記第１拡散層上での前記選択ゲート側面
    に付着した水平方向の前記第１絶縁膜の厚さが、前記メ
    モリセルゲート間の距離の半分よりも大きく形成されて
    いることを特徴とする請求項４記載の半導体装置。
  6. 【請求項６】半導体基板と、 この半導体基板上に複数個設けられ、メモリセルゲート
    をそれぞれ有するメモリセルトランジスタ、このメモリ
    セルトランジスタを挟んで前記半導体基板上に形成さ
    れ、前記半導体基板中に設けられた拡散層に接する選択
    ゲートを有する選択トランジスタとを備えた第１メモリ
    セルアレイと、 前記半導体基板上に複数個設けられ、メモリセルゲート
    をそれぞれ有するメモリセルトランジスタ、このメモリ
    セルトランジスタを挟んで前記半導体基板上に形成され
    た選択ゲートを有し、前記第１メモリセルアレイに隣接
    し、前記拡散層に接する選択トランジスタとを備えた第
    ２メモリセルアレイと、 前記メモリセルトランジスタ間を埋め込み、前記第１メ
    モリセルアレイ、前記第２メモリセルアレイ間の前記半
    導体基板上に形成され、前記メモリセルゲート間での厚
    さが前記第１メモリセルアレイ、前記第２メモリセルア
    レイ間での厚さよりも厚く形成されていて、窒素を主成
    分として含まない第１絶縁膜と、 この第１絶縁膜上に設けられた第２絶縁膜と、 この第２絶縁膜上に形成され、この第２絶縁膜とは主成
    分が異なる層間絶縁膜と、 この層間絶縁膜、前記第２絶縁膜、前記第１絶縁膜を貫
    いて前記第１メモリセルアレイ、前記第２セルアレイ間
    の前記拡散層に接続されたコンタクト電極とを具備する
    ことを特徴とする半導体装置。
  7. 【請求項７】前記第１メモリセルアレイ及び前記第２メ
    モリセルアレイにおける前記メモリセルトランジスタの
    メモリセルゲート電極相互の間隔が前記第１メモリセル
    アレイ及び前記第２メモリセルアレイにおける互いに隣
    接する選択ゲートトランジスタの選択ゲート電極相互の
    間隔よりも小さいことを特徴とする請求項６記載の半導
    体装置。
  8. 【請求項８】前記第１絶縁膜に含有される水素の密度
    は、前記第２絶縁膜に含有される水素の密度よりも小さ
    いことを特徴とする請求項１乃至７いずれか１項記載の
    半導体装置。
  9. 【請求項９】前記第１絶縁膜に存在する電荷に対するト
    ラップの密度が前記第２絶縁膜に存在する電荷に対する
    トラップの密度よりも小さいことを特徴とする請求項１
    乃至８いずれか１項記載の半導体装置。
  10. 【請求項１０】前記第１絶縁膜は酸化シリコン膜、オキ
    シナイトライド膜又は酸化シリコン窒化膜のいずれかか
    ら選ばれた材料であることを特徴とする請求項１乃至８
    いずれか１項記載の半導体装置。
  11. 【請求項１１】前記第２絶縁膜は窒化シリコン膜である
    ことを特徴とする請求項１乃至９いずれか１項記載の半
    導体装置。
  12. 【請求項１２】半導体基板上に、第１ゲート電極及び第
    ２ゲート電極を形成する工程と、 この第１ゲート電極をマスクにして第１拡散層を形成す
    る工程と、 前記第１ゲート電極と前記第２ゲート電極との間の前記
    半導体基板上に窒素を主成分としない第１絶縁膜を前記
    第１ゲート電極の高さ以上に埋め込み、前記第１拡散層
    主要部上では前記第１ゲート電極より低く第１絶縁膜を
    形成し、前記第１拡散層非主要部上では前記第１ゲート
    電極の高さ以上に形成する工程と、 前記第１絶縁膜上に第２絶縁膜を形成する工程と、 この第２絶縁膜上に第２絶縁膜に対するエッチング選択
    比が大きい層間絶縁膜を形成する工程と、 この層間絶縁膜を前記第１拡散層主要部上でエッチング
    して、コンタクト開口を形成する工程と、 このコンタクト開口に導電材を埋め込み、前記第１拡散
    層と接続する工程とを有することを特徴とする半導体装
    置の製造方法。
  13. 【請求項１３】半導体基板上に、複数個の第１メモリセ
    ルゲート群、この第１メモリセルゲート群を挟んで前記
    半導体基板上に形成された第１選択ゲート対と、前記半
    導体基板上に複数個の第２メモリセルゲート群、この第
    ２メモリセルゲート群を挟んで前記半導体基板上に形成
    された第２選択ゲート対とを形成する工程と、 前記第１メモリセルゲート群、第１選択ゲート対、第２
    メモリセルゲート群、第２選択ゲート対をマスクに前記
    半導体基板中に複数個の拡散層を形成する工程と、 前記半導体基板全面上に窒素を主成分として含まない第
    １絶縁膜を形成して、第１メモリセルゲート群及び前記
    第２メモリセルゲート群のそれぞれのゲート間を埋め込
    み、かつ、前記第１選択ゲート対と前記第２選択ゲート
    対が隣接する拡散層主要部上では前記第１メモリセルゲ
    ート群及び前記第２メモリセルゲート群のそれぞれのゲ
    ート間よりも薄くなるように前記第１絶縁膜を形成する
    工程と、 前記第１絶縁膜上に第２絶縁膜を形成する工程と、 この第２絶縁膜上に第２絶縁膜に対するエッチング選択
    比が大きい層間絶縁膜を形成する工程と、 この層間絶縁膜を前記第１選択ゲート対と前記第２選択
    ゲート対が隣接する前記拡散層主要部上でエッチングし
    て、コンタクト開口を形成する工程と、 このコンタクト開口に導電材を埋め込み、前記第１選択
    ゲート対と前記第２選択ゲート対が隣接する前記拡散層
    と接続する工程とを有することを特徴とする半導体装置
    の製造方法。
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