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KR100788222B1 - 전원 및 접지배선 아래에 디커플링 캐패시터를 구비하는집적 회로 - Google Patents

전원 및 접지배선 아래에 디커플링 캐패시터를 구비하는집적 회로 Download PDF

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KR100788222B1
KR100788222B1 KR1020060083082A KR20060083082A KR100788222B1 KR 100788222 B1 KR100788222 B1 KR 100788222B1 KR 1020060083082 A KR1020060083082 A KR 1020060083082A KR 20060083082 A KR20060083082 A KR 20060083082A KR 100788222 B1 KR100788222 B1 KR 100788222B1
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야스시 아오키
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엔이씨 일렉트로닉스 가부시키가이샤
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Abstract

반도체 디바이스는, 회로 영역에 제공된 CMOS 기본셀의 어레이; CMOS 기본셀의 어레이를 따라 연장되고 CMOS 기본셀에 접속된 전원배선; CMOS 기본셀의 어레이를 따라 연장되고 CMOS 기본셀에 접속된 접지배선; 전원배선 아래에 제공된 제 1 디커플링 캐패시터; 접지배선 아래에 제공된 제 2 디커플링 캐패시터로 구성된다. 제 1 디커플링 캐패시터는 접지배선에 접속된 게이트를 가지는 PMOS 트랜지스터로 형성된다. PMOS 트랜지스터의 소스 및 드레인 중 하나 이상은 전원배선에 접속된다. 제 2 디커플링 캐패시터는 전원배선에 접속된 게이트를 가지는 NMOS 트랜지스터로 형성된다. NMOS 트랜지스터의 소스 및 드레인 중 하나 이상은 접지배선에 접속된다.
디커플링 캐패시터, CMOS, NMOS.

Description

전원 및 접지배선 아래에 디커플링 캐패시터를 구비하는 집적 회로 {INTEGRATED CIRCUIT INCORPORATING DECOUPLING CAPACITOR UNDER POWER AND GROUND LINES}
도 1a 및 1b 는 디커플링 캐패시터를 구비하는 종래의 반도체 디바이스의 레이아웃을 도시한다.
도 2a 및 2b 는 본 발명의 제 1 실시형태에서의 반도체 디바이스의 레이아웃을 도시한다.
도 3 은 도 2a 에 나타난 A-A′단면상에 반도체 디바이스의 구조를 도시하는 단면도.
도 4 는 도 2a 에 나타난 B-B′단면상에 반도체 디바이스의 구조를 도시하는 단면도.
도 5 는 도 2a 에 나타난 C-C′단면상에 반도체 디바이스의 구조를 도시하는 단면도.
도 6 은 도 2a 에 나타난 D-D′단면상에 반도체 디바이스의 구조를 도시하는 단면도.
도 7a 및 7b 는 디커플링 캐패시터의 동일한 회로도.
도 8a 및 8b 는 본 발명의 제 2 실시형태에서의 반도체 디바이스의 레이아웃 을 도시한다.
도 9 는 도 8a 에 나타난 E-E′단면상에 반도체 디바이스의 구조를 도시하는 단면도.
도 10 은 도 8a 에 나타난 F-F′단면상에 반도체 디바이스의 구조를 도시하는 단면도.
도 11a 및 11b 는 본 발명의 제 3 실시형태에서 반도체 디바이스의 레이아웃을 도시한다.
도 12a 및 12b 는 본 발명에 따라 반도체 디바이스의 수정된 레이아웃을 도시한다.
※ 도면의 주요 부분에 대한 부호의 설명 ※
10 : N-형 웰 11, 15 : P-형 확산층
12, 14 : N-형 확산층 16, 17 : 절연막
13 : 비아 컨택트 20 : P-형 웰
30, 31, 32, 33, 34 : 게이트 전극 40, 70 : 전원배선
41, 42, 43, 60 : 배선 50, 51 : 접지배선
90, 91 : 탭 영역
발명의 배경
1. 발명의 분야
본 발명은 반도체 디바이스, 특히, COMS (상보성 금속 산화물 반도체) 기본셀 (primitive cell) 을 구비하는 셀 기반 집적 회로에 관한 것이다.
2. 관련 분야의 설명
전원 노이즈로 인한 오동작 및 동작 속도의 저하를 방지하는 것은 CMOS 기본셀을 구비하는 LSI (대규모 집적 회로), 특히, 아날로그 및 디지털 회로가 단일체로 (monolithically) 집적된 LSI 의 요구 조건 중 하나이다. 따라서, LSI 는 종종 몇개의 기본셀마다 디커플링 캐패시터를 구비하고, 이에 의해 전원 노이즈에 대한 내구력을 개선한다.
일본 공개 특허 공보 평 2-241061 호는 노이즈를 흡수하기 위해 전원과 접지 사이에 바이패스 캐패시터 (디커플링 캐패시터) 를 구비하는 CMOS 게이트 어레이를 개시한다. 개시된 CMOS 게이트 어레이는 PMOS 트랜지스터 및 NMOS 트랜지스터로 각각 구성된 기본셀의 어레이를 포함한다. 이러한 CMOS 게이트 어레이에서, 디커플링 캐패시터는 기본셀내의 미사용 트랜지스터를 이용함으로써 준비된다. 구체적으로, 기본셀 내의 미사용 PMOS 트랜지스터의 소스 및 드레인은 전원배선에 접속되고, PMOS 트랜지스터의 게이트는 접지배선에 접속된다. 상응하게, 기본셀 내부의 미사용 NMOS 트랜지스터의 소스 및 드레인은 접지배선에 접속되고, NMOS 트랜지스터의 게이트는 전원배선에 접속된다. 이러한 접속은 미사용 PMOS 및 NMOS 트랜지스터를 디커플링 캐패시터로서 기능하게 한다.
도 1a 및 1b 는 상술된 특허 출원에 개시된 기본셀 및 디커플링 캐패시터의 예시적인 레이아웃을 나타낸다. 상세하게는, 도 1a 는 웰 (well) 층, 확산층, 폴리실리콘 층, 및 컨택트층의 레이아웃을 도시하고, 이것들은 기판 내에 또는 기판상에 집적되며, 도 1b 는 이들 층상에 또는 그 상부에 집접된 금속 배선층을 도시한다.
도 1 을 참조하면, 종래의 CMOS 어레이는 회로영역과, 인버터 셀 및 디커플링 캐패시터 내부의 트랜지스터의 접지 레벨을 안정화시키기 위해 이용되는 한 쌍의 탭 영역 (900 및 910) 으로 구성된다. 회로 영역은 복수의 인버터 셀 (일종의 CMOS 기본셀임) 및 회로 영역 내의 미사용 PMOS 및 NMOS 트랜지스터로 형성된 디커플링 캐패시터를 구비한다. 도 1b 를 참조하면, 금속 배선층은 전원 (VDD) 에 접속된 전원배선 (400), 및 접지 (GND) 에 접속된 접지배선 (500) 으로 구성된다. 전원배선 (400) 과 접지배선 (500) 은 X 축 방향으로 연장된다.
PMOS 트랜지스터 (P10, P20, P30), NMOS 트랜지스터 (N10, N20, 및 N30) 는 CMOS 인버터 셀 내에 집적된다. PMOS 트랜지스터 (P10, P20, 및 P30) 는 N-형 웰 (100) 내에 집적된 P-형 확산층 (110) 을 포함하고, NMOS 트랜지스터 (N10, N20, 및 N30) 은 P-형 웰 (200) 내에 집적된 N-형 확산층 (120) 을 포함한다. PMOS 트랜지스터 (P10, P20, P30), NMOS 트랜지스터 (N10, N20, 및 N30) 는 공통 접속 게이트 전극 (300) 을 가지고, PMOS 트랜지스터 (P10, P20, P30) 의 드레인, 및 NMOS 트랜지스터 (N10, N20, N30) 의 드레인은 배선 (600) 을 통해 공통 접속된다. PMOS 트랜지스터 (P10, P20, 및 P30) 의 소스는 비아 (via) 컨택트 (130) 및 배선 (410) 을 통해 전원배선 (400) 에 접속되고, NMOS 트랜지스터 (N10, N20, 및 N30) 의 소스는 비아 컨택트 (140) 및 배선 (510) 을 통해 접지배선 (500) 에 접속된다.
탭 영역 (900) 은 전원배선 (400) 아래에 위치한다. 탭 영역 (900) 은, 내부에 PMOS 트랜지스터 (P10, P20, 및 P30) 가 집적된 N-형 웰 (100) 의 전기 접속을 전원 ((VDD)) 에 제공하는 N-형 확산층 (140) 을 포함한다. N-형 웰 (100) 의 전위는 N-형 웰 (100) 과 전원 (VDD) 사이의 전기 접속에 의해 안정화된다.
상응하게, 탭 영역 (910) 은 접지배선 (500) 아래에 위치한다. 탭 영역 (910) 은 내부에 NMOS 트랜지스터 (N10, N20, 및 N30) 가 집적된 P-형 웰 (200) 의 접지 (GNP) 와의 전기 접속을 제공하는 P-형 확산층 (150) 을 포함한다. P-형 웰 (200) 의 전위는 P-형 웰 및 접지 (GND) 사이의 전기적 접속에 의해 안정화된다.
디커플링 캐패시터 셀은 회로 영역 내의 미사용 PMOS 및 NMOS 트랜지스터로 구성된다. 구체적으로, 도 1a 에 도시된 바와 같이, 디커플링 캐패시터 셀은 PMOS 트랜지스터 (DC10) 및 NMOS 트랜지스터 (DC20) 로 구성된다. PMOS 트랜지스터 (DC10) 는 배선 (520) 을 통해 접지배선 (500) 에 접속된 게이트 전극 (310) 을 가지고, NMOS 트랜지스터 (DC20) 는 배선 (420) 을 통해 전원배선 (400) 에 접속된 게이트 전극 (320) 을 가진다. PMOS 트랜지스터 (DC10) 의 소스 및 드레인은 비아 컨택트 (130) 및 배선 (420 및 430) 을 통해 전원배선 (400) 에 접속되고, NMOS 트랜지스터 DC20 의 소스 및 드레인은 비아 컨택트 (130) 및 배선 (520 및 530) 을 통해 접지배선 (500) 에 접속된다. 이러한 구조에서, PMOS 트랜지스터 (DC10) 및 NMOS 트랜지스터 (DC20) 의 게이트 캐패시턴스는 디커플링 캐패시터로서 이용되고, 이로 인해 전원 (VDD) 및 접지 (GND) 의 전원 노이즈를 효율적으로 억제한다.
상기 설명된 종래의 LSI 에서, 하나의 디커플링 캐패시터 셀이 다수의 기본셀을 위해 준비된다. 디커플링 캐패시터 셀 내부의 디커플링 캐패시터는 회로 영역 내부에 미사용 트랜지스터의 게이트 캐패시턴스로 형성된다. 이러한 디바이스 구조는 전원 노이즈를 효율적으로 억제하기 위해 증가된 총 게이트 영역을 요구한다. 그 결과, 전원 노이즈를 원하는 정도까지 억제하기 위해 종래의 LSI 는 증가된 디커플링 캐패시터 셀의 수가 요구되고, 그 결과 칩 사이즈가 바람직하지 않게 증가되는 문제를 가진다.
본 발명의 일 양태에서, 반도체 디바이스는: 회로 영역에서 제공된 CMOS 기본셀의 어레이; CMOS 기본셀의 어레이를 따라 연장되고 CMOS 기본셀에 접속된 전원배선; CMOS 기본셀의 어레이를 따라 연장되고 CMOS 기본셀에 접속된 접지배선; 전원배선 아래에 제공된 제 1 디커플링 캐패시터; 접지배선 아래에 제공된 제 2 디커플링 캐패시터로 구성된다. 제 1 디커플링 캐패시터는 접지배선에 접속된 게이트를 가지는 PMOS 트랜지스터로 형성된다. PMOS 트랜지스터의 소스 및 드레인 중 하나 이상은 전원배선에 접속된다. 제 2 디커플링 캐패시터는 전원배선에 접속된 게이트를 가지는 NMOS 트랜지스터로 형성된다. NMOS 트랜지스터의 소스 및 드레인 중 하나 이상은 접지배선에 접속된다.
본 발명에 따른 반도체 디바이스는 충분한 전류 캐패시티를 제공하기 위한 증가된 폭을 갖는 전원배선 및 접지배선 아래의 공간을 효율적으로 활용함으로써, 감소된 칩 사이즈로 전원 노이즈의 효율적인 억제를 달성하고, 반도체 디바이스는 전원배선 및 접지배선 아래의 공간 아래에 디커플링 캐패시티를 구비한다.
또한, 반도체 디바이스는 전원 노이즈로 이한 오동작 및 속도 저하를 효율적으로 방지한다.
바람직한 실시형태의 설명
본 발명의 상기 및 다른 이점은 첨부된 도면과 함께 다음의 설명으로부터 더욱 명백할 것이다.
이하, 예시적인 실시형태를 참조하여 본 발명을 설명할 것이다. 당업자는 본 발명의 교시를 통해 많은 다른 실시형태가 달성될 수 있고, 본 발명이 예시적인 목적을 위해 설명된 실시형태로 제한되지 않는다는 것을 이해할 것이다.
(제 1 실시형태)
도 2a 및 2b 는 본 발명의 제 1 실시형태에서의 반도체 디바이스의 레이아웃을 도시한다. 구체적으로, 도 2a 는 웰 층, 확산층, 폴리실리콘층, 및 컨택트층의 레이아웃을 도시하고, 이들은 기판상에 또는 기판 내에 집적되고, 도 2b 는 이들 층상에 또는 그 상부에 집적된 금속 배선층을 도시한다.
도 2a 를 참조하면, 이러한 실시형태에서의 반도체 디바이스는 회로 영역, 디커플링 캐패시터 영역, 및 탭 영역 (90, 91) 으로 구성된다. CMOS 기본셀의 어레이는 회로 영역 내부에 제공된다. 이러한 실시형태에서, CMOS 기본셀은 각각 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하는 CMOS 인버터 셀을 포함한다. 탭 영역 (90 및 91) 을 CMOS 기본셀 내부의 트랜지스터의 웰의 전위를 안정화하도록 제공된다.
도 2b 에 도시된 바와 같이, 반도체 디바이스는 전원배선 (40) 및 접지배선 (50) 으로 구성되고, 이들 배선은 X 축 방향으로 연장된다. 전원배선 (40) 은 전원 (VDD) 에 접속되고, 접지배선 (50) 은 접지 (GND) 에 접속된다. 전원배선 (40) 은 CMOS 기본셀 내의 PMOS 트랜지스터의 어레이를 따라 연장되고, 접지배선 (50) 은 NMOS 트랜지스터의 어레이를 따라 연장된다.
CMOS 인버터 셀의 어레이 내에는 PMOS 트랜지스터 (P1, P2, P3), NMOS 트랜지스터 (N1, N2, 및 N3) 가 집적된다. CMOS 인버터 셀은 일종의 CMOS 기본셀이다. CMOS 인버터 셀에서, 회로 영역 내부의 하나의 PMOS 트랜지스터와 하나의 NMOS 트랜지스터는 CMOS 인버터를 구성한다. 예를 들어, PMOS 트랜지스터 (P1) 및 NMOS 트랜지스터 (N1) 는 공통 접속 전극 (30) 을 가지고, 이들의 드레인은 배선 (60) 을 통해 공통 접속된다. 이러한 접속은 PMOS 트랜지스터 (P1) 및 NMOS 트랜지스터 (N1) 가 CMOS 인버터로서 기능하도록 한다. PMOS 트랜지스터 (P2, P3), NMOS 트랜지스터 (N2, 및 N3) 도 동일하다.
도 3 은 도 2a 에 나타난 단면 A-A′상에 구조를 도시하는 단면도이다. PMOS 트랜지스터 (P3) 는 N-형 웰 (10) 내부에 집적된 한 쌍의 P-형 확산층 (11), 및 공통 접속 게이트 (30) 로 구성된다. P-형 확산층 (11) 중 하나는 PMOS 트랜지스터 (P3) 의 소스로서 이용되고, 다른 하나는 드레인으로서 이용된다. PMOS 트랜지스터 (P3) 의 소스는 비아 컨택트 (13) 및 배선 (41) 을 통해 전원배선 (40) 에 접속되고, 전원 전압 (VDD) 이 공급된다.
도 4 는 도 2a 에 나타난 단면 B-B′상에 구조를 도시하는 단면도이다. NMOS 트랜지스터 (N3) 는 P-형 웰 (20) 내부에 집적된 한쌍의 N-형 확산층 (12), 및 공통 접속 게이트 (30) 로 구성된다. N-형 확산층 (11) 중 하나는 NMOS 트랜지스터 (N3) 의 소스로서 이용되고, 다른 하나는 드레인으로서 이용된다. NMOS 트랜지스터 (N3) 의 소스는 비아 컨택트 (13) 및 배선 (51) 통해 접지배선 (50) 에 접속되고, 접지 레벨 전압 (GND) 이 공급된다. 도 2a 에 도시된 바와 같이, PMOS 트랜지스터 (P3) 및 NMOS 트랜지스터 (N3) 는 비아 컨택트 (13) 및 배선 (60) 을 통해 서로 접속된다. 이러한 실시형태에서, 회로영역은 앞서 말한 구조로 3 개의 CMOS 인버터 셀을 포함한다. 회로 영역 내부에 집적된 CMOS 인버터 셀의 수는 3 개로 제한되지 않는다.
이 실시형태에서의 반도체 디바이스 내부의 디커플링 캐패시터는 회로 영역 내부에 집적된 미사용 MOS 트랜지스터로 형성된 MOS 게이트 캐패시터, 및 전원배선 (40) 및 접지배선 (50) 아래의 디커플링 캐패시터 영역 내부에 집적된 MOS 게이트 캐패시터를 포함한다. 디커플링 캐패시터 영역은 탭 영역 (90, 91) 및 회로 영역 사이에 위치한다.
구체적으로, 회로 영역 내부에 집적된 디커플링 캐패시터 셀은 PMOS 트랜지 스터 (P3) 에 근접하여 위치한 PMOS 트랜지스터 (DC1), 및 NMOS 트랜지스터 (N3) 근접하여 위치한 NMOS 트랜지스터 (DC2) 를 포함한다. 도 3 을 참조하면, PMOS 트랜지스터 (DC1) 는 N-형 웰 (10) 내부에 집적된 P-형 확산층 (11) 및 게이트 전극 (31) 으로 구성된다. 게이트 전극 (31) 은 비아 컨택트 (13) 및 배선 (52) 을 통해 접지배선 (50) 에 접속된다. P-형 확산층 (11) 은 PMOS 트랜지스터 (DC1) 의 소스 및 드레인으로서 이용되고, 비아 컨택트 (13), 배선 (42 및 43) 을 통해 전원배선 (40) 에 접속된다. 따라서, PMOS 트랜지스터 (DC1) 의 소스 및 드레인에 전원 전압 (VDD) 이 공급되고, 이것의 게이트에 접지 레벨 전압 (GND) 이 공급된다.
상응하게, 도 4 에 도시된 바와 같이, NMOS 트랜지스터 (DC2) 는 P-형 웰 (20) 내에 집적된 N-형 확산층 (12), 및 게이트 전극 (32) 으로 구성된다. 게이트 전극 (32) 은 비아 컨택트 (13) 및 배선 (42) 을 통해 전원배선 (40) 에 접속된다. N-형 확산층 (12) 은 NMOS 트랜지스터 (DC2) 의 소스 및 드레인으로 이용되고, 비아 컨택트 (13), 배선 (52 및 53) 을 통해 접지배선 (50) 에 접속된다. 따라서, NMOS 트랜지스터 (DC2) 의 소스 및 드레인에 접지 레벨 전압 (GND) 이 공급되고, 이것의 게이트에는 전원 전압 (VDD) 가 공급된다.
디커플링 캐패시터 셀 내부에 집적된 PMOS 트랜지스터 (DC1) 및 NMOS 트랜지스터 (DC2) 는 도 7a 에 도시된 바와 같이 PMOS 트랜지스터 (1) 및 NMOS 트랜지스터 (2) 로 구성된 MOS 게이트 캐패시터 쌍으로서 기능하고, PMOS 트랜지스터 (1) 는 전원 (VDD) 에 접속된 소스 및 드레인과, 접지 (GND) 및 NMOS 트랜지스터에 접 속된 게이트를 가지고, NMOS 트랜지스터 (2) 는 접지 (GND) 에 접속된 소스 및 드레인과 전원 (VDD) 에 접속된 게이트를 가진다.
디커플링 캐패시터 셀 내부에 집적된 PMOS 트랜지스터 (DC1) 및 NMOS 트랜지스터 (DC2) 의 게이트 캐패시턴스는 회로 영역에 접속된 전원 (VDD) 및 접지 (GND) 의 전원 노이즈의 억제를 효율적으로 제공한다. PMOS 트랜지스터 (DC1) 의 소스 및 드레인 중 하나만이 비아 컨택트 (13) 를 통해 전원배선 (40) 에 접속될 수도 있다. 상응하게, NMOS 트랜지스터 (DC2) 의 소스 및 드레인 중 하나만이 비아 컨택트 (13) 를 통해 접지배선 (50) 에 접속될 수도 있다. 이러한 경우에, 도 7b 에 도시된 바와 같이, 각각의 PMOS 트랜지스터 (DC1) 의 소스 및 드레인 중 하나가 개방된다.
PMOS 트랜지스터 (DC3) 는 전원배선 (40) 아래의 디커플링 캐패시터 영역 내부에 집적되고, NMOS 트랜지스터 (DC4) 는 접지배선 (50) 아래의 디커플링 캐패시터 영역 내부에 집적된다. 도 5 는 도 2a 에 나타난 단면 C-C′상에 구조를 도시한 단면도이다. 도 5 에 도시된 바와 같이, PMOS 트랜지스터 (DC3) 는 게이트 전극 (33), 및 N-형 웰 (10) 내부에 집적된 한 쌍의 P-형 확산층 (11) 으로 구성된다. 도 2a 에 도시된 바와 같이, 게이트 전극 (33) 은 게이트 전극 (31) 및 배선 (52) 을 통해 접지배선 (50) 에 전기적으로 접속된다. 게이트 전극 (33) 은 전원배선 (40) 아래에 위치하고, 전원배선 (40) 의 동일한 방향으로 연장된다. P-형 확산층 (11) 은 PMOS 트랜지스터 (DC3) 의 소스 및 드레인으로서 이용되고, 비아 컨택트 (13) 을 통해 전원배선 (40) 에 접속된다. 따라서, PMOS 트랜지스터 (DC3) 의 소스 및 드레인에 전원 전압 (VDD) 이 공급되고, 이것의 게이트 전극에 접지 레벨 전압 (GND) 이 공급된다.
도 6 은 도 2a 에 나타난 단면 D-D′상에 구조를 도시하는 단면도이다. 도 6 에 도시된 바와 같이, NMOS 트랜지스터 (DC4) 는 게이트 전극 (34), 및 P-형 웰 (20) 내부에 집적된 한 쌍의 N-형 확산층 (12) 으로 구성된다. 도 2a 에 도시된 바와 같이, 게이트 전극 (34) 은 게이트 전극 (32) 및 배선 (42) 을 통해 전원배선 (40) 에 전기적으로 접속된다. 게이트 전극 (34) 은 접지배선 (50) 아래에 위치하고, 접지배선 (50) 과 동일한 방향으로 연장된다. N-형 확산층 (12) 은 NMOS 트랜지스터 (DC4) 의 소스 및 드레인으로서 이용되고, 비아 컨택트 (13) 를 통해 접지배선 (50) 에 접속된다. 따라서, NMOS 트랜지스터 (DC4) 의 소스 및 드레인에 접지 레벨 전압 (GND) 이 공급되고, 이것의 게이트 전극에 전원 전압 (VDD) 이 공급된다.
전원배선 (40) 및 접지배선 (50) 아래의 디커플링 캐패시터 영역 내부에 집적된 PMOS 트랜지스터 (DC3) 및 NMOS 트랜지스터 (DC4) 는 도 7a 에 도시된 MOS 게이트 캐패시터 쌍으로서 기능하고; MOS 게이트 캐패시터는 PMOS 트랜지스터 (1) 및 NMOS 트랜지스터 (2) 로 구성되며, PMOS 트랜지스터 (1) 는 전원 전압 (VDD) 에 접속된 소스 및 드레인과, 접지 (GND) 에 접속된 게이트를 가지고, NMOS 트랜지스터 (2) 는 접지 (GND) 에 접속된 소스 및 드레인과 전원 (VDD) 에 접속된 게이트를 가진다.
따라서, 전원배선 (40) 및 접지배선 (50) 아래의 디커플링 캐패시터 영역 내 부에 집적된 PMOS 트랜지스터 (DC3) 및 NMOS 트랜지스터 (DC4) 는 전원 (VDD) 및 접지 (GND) 의 전원 노이즈를 효율적으로 감소시킨다.
탭 영역 (90) 은 전원 (VDD) 에 접속된 전원배선 (40) 아래에 위치한다. 도 5 를 참조하면, 탭 영역 (90) 에 N-형 확산층 (14) 및 비아 컨택트 (13) 가 제공된다. N-형 확산층 (14) 은 N-형 웰 (10) 과 전원 (VDD) 사이에 전기적인 접속을 제공한다. 따라서, 탭 영역 (90) 은 N-형 웰 (10) 의 전위를 효율적으로 안정화시킨다.
상응하게, 탭 영역 (91) 은 접지 (GND) 에 접속된 접지배선 (50) 아래에 위치한다. 도 5 를 참조하면, 탭 영역 (91) 에 P-형 확산층 (15) 및 비아 컨택트 (13) 가 제공된다. P-형 확산층 (15) 은 P-형 웰 (20) 과 접지 (GND) 사이에 전기적 접속을 제공한다. 따라서 구조화된 탭 영역 (91) 은 P-형 웰 (20) 의 전위를 효율적으로 안정화시킨다.
이러한 실시형태에서 반도체 디바이스의 특징은, 전원배선 (40) 및 접지배선 (50) 아래에 집적된 PMOS (DC3) 및 NMOS (DC4) 트랜지스터를 이용함으로써 디커플링 캐패시터로서 이용된 MOS 게이트 캐패시터의 증가된 총 게이트 영역을 달성하는 것이다. 이러한 실시형태에서 반도체 디바이스는 회로영역 내부에 미사용 MOS트랜지스터의 게이트를 디커플링 캐패시터로서 이용한다. 또한, 이러한 실시형태에서 반도체 디바이스는 전원배선 (40) 및 접지배선 (50) 아래에 집적된 MOS 트랜지스터의 게이트 캐패시턴스를 디커플링 캐패시터로서 이용한다. 이것은 감소된 칩 사이즈로 디커플링 캐패시터의 총 캐패시턴스를 효율적으로 증가시킨다. 따라서, 이러한 실시형태에서 반도체 디바이스는 감소된 칩 사이즈로 전원 노이즈를 효율적으로 억제시킨다.
(제 2 실시형태)
도 8a 및 8b 는 본 발명의 제 2 실시형태에서의 반도체 디바이스의 레이아웃을 도시한다. 이러한 실시형태에서, PMOS 트랜지스터 (DC3′)및 NMOS 트랜지스터 (DC4′) 는, 제 1 실시형태에서 PMOS 트랜지스터 (DC3) 및 NMOS 트랜지스터 (DC4) 를 각각 대신하여, 전원배선 (40) 및 접지배선 (50) 아래에 집적된다.
도 9 는 도 8a 에 나타난 단면 E-E′상에 구조를 도시하는 단면도이다. PMOS 트랜지스터 (DC3′) 는 게이트 전극 (33) 및 N-형 웰 (10) 내부에 집적된 한 쌍의 P-형 확산층 (11) 으로 구성된다. 게이트 전극 (33) 은 게이트 전극 (31) 및 배선 (52) 을 통해 접지배선 (50) 에 전기적으로 접속된다. P-형 확산층 (11) 중 하나는 PMOS 트랜지스터 (DC3′) 의 소스로서 이용되고, 다른 하나는 그것의 드레인으로서 이용된다. PMOS 트랜지스터 (DC3′) 와 관련하여, P-형 확산층 (11) 중 하나만이 비아 컨택트 (13) 를 통해 전원배선 (40) 에 접속되고, 다른 하나는 회로 영역의 측면 근처에 위치한다. 다시 말해, PMOS 트랜지스터 (DC3′) 의 소스 및 드레인 중 하나에만 전원 전압 (VDD) 이 공급되고, 게이트 전극 (33) 에 접지 레벨 전압 (GND) 이 공급된다.
도 10 은 도 8a 에 나타난 단면 F-F′상에 구조를 도시하는 단면도이다. PMOS 트랜지스터 (DC4′) 는 게이트 전극 (34) 및 P-형 웰 (20) 내부에 집적된 한 쌍의 N-형 확산층 (12) 으로 구성된다. 게이트 전극 (34) 은 게이트 전극 (33) 및 배선 (42) 을 통해 전원배선 (40) 에 전기적으로 접속된다. N-형 확산층 (12) 중 하나는 NMOS 트랜지스터 (DC4′) 의 소스로서 이용되고, 다른 하나는 그것의 드레인으로서 이용된다. NMOS 트랜지스터 (DC4′) 와 관련하여, N-형 확산층 (12) 중 하나만이 비아 컨택트 (13) 를 통해 접지배선 (50) 에 접속되고, 다른 하나는 회로 영역의 측면의 근처에 위치한다. 다시 말해, PMOS 트랜지스터 (DC4′) 의 소스 및 드레인 중 하나만에 접지 레벨 전압 (GND) 이 공급되고, 게이트 전극 (33) 에 전원 전압 (VDD) 이 공급된다.
전원배선 (40) 및 접지배선 (50) 아래의 디커플링 캐패시터 영역 내부에 집적된 PMOS 트랜지스터 (DC3′) 및 NMOS 트랜지스터 (DC4′) 는 도 7b 에 도시된 MOS 게이트 캐패시터 쌍으로서 기능하고; MOS 게이트 캐패시터는 PMOS 트랜지스터 (1) 및 NMOS 트랜지스터 (2) 로 구성되며, PMOS 트랜지스터 (1) 는 전원 (VDD) 에 접속된 소스 및 드레인 중 단 하나와 접지 (GND) 에 접속된 게이트를 가지며, NMOS 트랜지스터 (2) 는 접지 (GND) 에 접속된 소스 및 드레인 중 단 하나와, 전원 (VDD) 에 접속된 게이트를 가진다.
제 2 실시형태에서의 반도체 디바이스의 레이아웃은 회로 영역과 탭 영역 (90 및 91) 사이에 위치한 디커플링 캐패시터 영역이 PMOS 트랜지스터 (DC3′) 의 P-형 확산 영역 (11), 및 NMOS 트랜지스터 (DC4′) 의 N-형 확산 (12) 영역상에 다수의 비아 컨택트 (13) 을 제공할 정도로 크지 않은 경우에 특히 유용하다.
(제 3 실시형태)
도 11a 및 11b 는 본 발명의 제 3 실시형태에서의 반도체 디바이스의 레이아 웃을 도시한다. 제 3 실시형태에서, 탭 영역 (90) 내부의 N-형 확산층 (12) 은 회로 영역 내부의 CMOS 기본셀에 접속된 전원배선 (40) 으로부터 분리된 전원배선에 접속된다. 상응하게, 탭 영역 (91) 내부의 P-형 확산층 (15) 은 회로 영역 내부의 CMOS 기본셀에 접속된 접지배선 (50) 으로부터 분리된 접지배선에 접속된다.
구체적으로, 도 11a 에 도시된 바와 같이, 웰층, 확산층, 폴리실리콘층, 및 컨택트층의 레이아웃은 도 2a 에 도시된 것들과 동일하다.
상이한 것은 도 11b 에 도시된 바와 같이, 전원배선 (70) 및 접지배선 (80) 은 전원배선 (40) 및 접지배선 (50) 에 추가로 제공된다는 것이다. 제 3 실시형태에서, 전원배선 (40) 및 접지배선 (50) 은 오직 디커플링 캐패시터 영역만을 커버하도록 형성된다. 전원배선 (70) 은 탭 영역 (80) 의 전반에 걸쳐 위치하고 전원배선 (40) 을 따라 연장된다. 상응하게, 접지배선 (80) 은 탭 영역 (91) 전반에 걸쳐 위치하고 접지배선 (50) 을 따라 연장한다.
도 11a 및 도 11b 에 도시된 레이아웃은 기판 노이즈로부터 회로 영역을 효율적으로 차폐시킨다. 이것은 탭 영역 (90 및 91) 이 전원배선 (70) 및 접지배선 (80) 에 접속되고, 회로 영역 내부의 CMOS 기본셀에 접속된 전원 (VDD) 및 접지 (GND) 로부터 분리되는 구성에 기인한다. 기판 노이즈로부터의 차폐는 LSI 가 디지털 회로 외에 기판 노이즈에 민감한 아날로그 회로를 구비하는 경우에 특히 중요하다. 디커플링 캐패시터로서 이용된 PMOS 및 NMOS 트랜지스터는 도 8a 에 도시된 바와 같이 전원 (VDD) 또는 접지 (GND) 와 분리된 소스 및 드레인 중 하나 를 가진다.
요약하면, 본 발명에 따른 반도체 디바이스는, MOS 게이트 캐패시터의 증가된 게이트 영역을 제공하기 위해 전원배선 및 접지배선 아래의 공간을 효율적으로 이용함으로써 축소된 칩 사이즈로 전원 노이즈의 효율적인 억제를 달성하고; 반도체 디바이스는 전원배선 및 접지배선 아래의 공간 아래에 디커플링 캐패시터로서 이용되는 MOS 게이트 캐패시터를 구비한다. 따라서, 본 발명에 따른 반도체 디바이스는 전원 노이즈로 인한 오동작 및 속도 저하를 효율적으로 방지한다. 본 발명에 따른 구조는 전원 노이즈에 민감한 아날로그 및 디지털 회로 모두를 구비하는 LSI 내부의 전원 노이즈에 대한 내구성을 개선하는데에 특히 효율적이다.
본 발명이 전술한 실시형태로 제한되지 않고, 이러한 실시형태가 본 발명의 범위를 벗어나지 않고 변형 및 변경될 수도 있다는 것은 명백하다.
예를 들어, NAND 게이트 셀, NOR 게이트 셀, AND 게이트 셀, OR 게이트 셀, 플립플롭 셀 및 이들의 조합과 같은 다양한 CMOS 셀이 회로 영역 내부에 제공된 CMOS 기본셀로서 이용될 수도 있다.
또한, 다른 실시형태에서, 탭 영역 (90, 91) 은 도 12a 및 12b 에 도시된 바와 같이 디커플링 캐패시터 영역과 회로 영역 사이에 위치할 수도 있다. 이러한 경우에, 도 12a 에 도시된 바와 같이, N-형 확산층 (14) 은 N-형 웰 (10) 내부의 PMOS 트랜지스터 (P1, P2, 및 P3) 에 근접하여 위치하고, 비아 컨택트 (13) 를 통해 전원배선 (40) 에 접속된다. N-형 확산층 (14) 과 전원배선 (40) 사이의 전기적 접속이 N-형 웰 (10) 의 전위를 효율적으로 안정화시킨다. 상응하게, P-형 확산층 (15) 은 P-형 웰 내부의 NMOS 트랜지스터 (N1, N2, 및 N3) 에 근접하여 위치하고, 비아 컨택트 (13) 를 통해 접지배선 (50) 에 접속된다. P-형 확산층 (15) 과 접지배선 (50) 사이의 전기적 접속은 P-형 웰 (20) 의 전위를 효율적으로 안정화시킨다. 금속 배선층의 레이아웃은 도 12b 에 도시된 바와 같이 변경되지 않는다.

Claims (8)

  1. 회로 영역에 제공된 CMOS 기본셀의 어레이;
    상기 CMOS 기본셀의 상기 어레이를 따라 연장되고 상기 CMOS 기본셀에 접속된 제 1 전원배선;
    상기 CMOS 기본셀의 상기 어레이를 따라 연장되고 상기 CMOS 기본셀에 접속된 제 1 접지배선;
    상기 전원배선 아래에 제공된 제 1 디커플링 캐패시터;
    상기 접지배선 아래에 제공된 제 2 디커플링 캐패시터를 포함하고;
    상기 제 1 디커플링 캐패시터는 상기 제 1 접지배선에 접속된 게이트를 가지는 제 1 PMOS 트랜지스터로 형성되고, 상기 제 1 PMOS 트랜지스터의 소스 및 드레인 중 하나 이상이 상기 제 1 전원배선에 접속되며,
    상기 제 2 디커플링 캐패시터는 상기 제 1 전원배선에 접속된 게이트를 가지는 제 1 NMOS 트랜지스터로 형성되고, 상기 제 1 NMOS 트랜지스터의 소스 및 드레인 중 하나 이상이 상기 제 1 접지배선에 접속되는, 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 회로 영역에 제공된 제 3 디커플링 캐패시터; 및
    상기 회로 영역에 제공된 제 4 디커플링 캐패시터를 더 포함하고,
    상기 제 3 디커플링 캐패시터는 상기 제 1 접지배선에 접속된 게이트 전극을 가지는 제 2 PMOS 트랜지스터로 형성되고, 상기 제 2 PMOS 트랜지스터의 소스 및 드레인 중 하나 이상은 상기 제 1 전원배선에 접속되고,
    상기 제 4 디커플링 캐패시터는 상기 제 1 전원배선에 접속된 게이트 전극을 가지는 제 2 NMOS 트랜지스터로 형성되고, 상기 제 2 NMOS 트랜지스터의 소스 및 드레인 중 하나 이상은 상기 제 1 접지배선에 접속되는, 반도체 디바이스.
  3. 제 2 항에 있어서,
    상기 제 1 PMOS 트랜지스터의 상기 게이트 전극은 상기 제 2 PMOS 트랜지스터의 상기 게이트 전극을 통해 상기 제 1 접지배선에 전기적으로 접속되고,
    상기 제 1 NMOS 트랜지스터의 상기 게이트 전극은 상기 제 2 NMOS 트랜지스터의 상기 게이트 전극을 통해 상기 제 1 접지배선에 전기적으로 접속되는, 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 제 1 전원배선 아래에 제공되고, N-형 웰을 상기 제 1 전원배선에 접속시켜 상기 N-형 웰의 전위를 고정시키는 N-형 확산층; 및
    상기 제 1 접지배선 아래에 제공되고, P-형 웰을 상기 제 1 접지배선에 접속시켜 상기 P-형 웰의 전위를 고정시키는 P-형 확산층을 더 포함하는, 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 제 1 전원배선을 따라 연장되고 N-형 웰의 전위를 고정시키는 제 2 전원배선; 및
    상기 제 1 접지배선을 따라 연장되고 P-형 웰의 전위를 고정시키는 제 2 접지배선을 더 포함하는, 반도체 디바이스.
  6. 제 5 항에 있어서,
    상기 제 1 전원배선은 상기 CMOS 기본셀의 상기 어레이에 근접하여 위치하고, 상기 제 2 전원배선은 상기 제 1 전원배선에 근접하여 위치하며,
    상기 제 1 접지배선은 상기 CMOS 기본셀의 상기 어레이에 근접하여 위치하고, 상기 제 2 접지배선은 상기 제 1 전원배선에 근접하여 위치하는, 반도체 디바이스.
  7. 제 5 항에 있어서,
    상기 제 2 전원배선 아래에 제공되고, 상기 N-형 웰을 상기 제 2 전원배선에 접속시키는 N-형 확산층; 및
    상기 제 2 접지배선 아래에 제공되고, 상기 P-형 웰을 상기 제 2 접지배선에 접속시키는 P-형 확산층을 더 포함하고,
    상기 N-형 확산층은 상기 제 1 디커플링 캐패시터와 상기 CMOS 기본셀의 상기 어레이 사이에 위치하고, 상기 P-형 확산층은 상기 제 2 디커플링 캐패시터와 상기 CMOS 기본셀의 상기 어레이 사이에 위치하는, 반도체 디바이스.
  8. 제 1 항에 있어서,
    상기 제 1 PMOS 트랜지스터의 상기 소스 및 드레인 중 하나는 상기 제 1 전원배선에 접속되고, 상기 제 1 PMOS 트랜지스터의 상기 소스 및 드레인 중 다른 하나는 상기 제 1 전원배선과 분리되며;
    상기 제 1 NMOS 트랜지스터의 상기 소스 및 드레인 중 하나는 상기 제 1 접지배선에 접속되고, 상기 제 1 NMOS 트랜지스터의 상기 소스 및 드레인 중 다른 하나는 상기 제 1 접지배선과 분리되는, 반도체 디바이스.
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