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KR100769128B1 - Ｅｃｏ셀 그리고, ｅｃｏ셀의 배치 및 루팅방법 - Google Patents

Ｅｃｏ셀 그리고, ｅｃｏ셀의 배치 및 루팅방법 Download PDF

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KR100769128B1
KR100769128B1 KR1020050134080A KR20050134080A KR100769128B1 KR 100769128 B1 KR100769128 B1 KR 100769128B1 KR 1020050134080 A KR1020050134080 A KR 1020050134080A KR 20050134080 A KR20050134080 A KR 20050134080A KR 100769128 B1 KR100769128 B1 KR 100769128B1
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eco
eco cell
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동부일렉트로닉스 주식회사
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Abstract

본 발명은 표준셀 라이브러리 기반의 디자인에 있어서 ECO(Engineering Change Order) 셀을 제공하며, 특히, PMOS 트랜지스터의 폴리 게이트와 NMOS 트랜지스터의 폴리 게이트가 서로 분리되도록 형성하여 정션 커패시턴스를 저감하고 자동 P&R시 유연성을 확보하고자 하는 ECO셀 그리고, ECO셀의 배치 및 루팅방법에 관한 것으로, 특히 본 발명에 의한 ECO 셀은 P형 확산층 및 제 1 폴리게이트로 구성된 PMOS 트랜지스터 및 N형 확산층 및 제 2 폴리게이트로 구성된 NMOS 트랜지스터를 포함한 기능 회로를 더 구비하고, 상기 적어도 하나의 PMOS 트랜지스터에 제 1 전원 전압을 공급하는 제 1 전원배선 및 상기 적어도 하나의 NMOS 트랜지스터에 제 2 전원 전압을 공급하는 제 2 전원배선을 구비하는 ECO 셀에 있어서, 상기 PMOS 트랜지스터의 제 1 폴리 게이트와 상기 NMOS 트랜지스터의 제 2 폴리 게이트가 서로 분리되어 있는 것을 특징으로 한다.
ECO셀

Description

ＥＣＯ셀 그리고, ＥＣＯ셀의 배치 및 루팅방법{Engineering Change Order Cell And Method For Placing And Rooting The Same}
도 1은 일반적인 표준 셀형 LSI의 배치도를 나타낸 도면,
도 2는 종래 기술에 의한 ECO셀의 내부 패턴을 나타낸 평면도.
도 3은 본 발명의 제 1 실시예에 의한 ECO셀의 내부 패턴을 나타낸 평면도.
도 4는 본 발명의 제 2 실시예에 의한 ECO셀의 내부 패턴을 나타낸 평면도.
도 5는 본 발명을 통하여 개발된 ECO 셀을 실제 디자인 플로우(Design Flow)에 적용한 디자인 플로우 다이어그램.
*도면의 주요 부분에 대한 부호의 설명
101 : N-웰 102 : VDD 전원배선
103 : 픽업용 N-확산층 104, 109 : 제 1 ,제 2 콘택홀
105 : p형 확산층 106 : 제 1 폴리게이트
107 : 제 2 폴리게이트 108 : N형 확산층
110 : 픽업용 P-확산층 111 : VSS 전원배선
본 발명은 ECO셀 그리고, ECO셀의 배치 및 루팅방법에 관한 것으로, 특히, 웨이퍼 상에 형성되는 ECO셀 그리고, 웨이퍼 상에 ECO셀을 배치하고 루팅하는 방법에 관한 것이다.
반도체 기판 상에 고집적도를 갖는 LSI(대규모 집적 회로)를 단기간 동안에 구현하기 위한 배치 설계 기술로서, 표준 셀형 LSI 설계 기술이 널리 이용되고 있는데, 이 표준 셀형 LSI 설계 기술에서는 인버터와 NAND 게이트 등의 작은 단위 회로들이 표준 셀로서 미리 준비되고, 이들 표준 셀들은 어레이 형태로 배치되며 접속되어 LSI를 형성하게 된다.
이하, 첨부된 도면을 참고로 하여 종래의 ECO셀에 대해 설명하면 다음과 같다.
도 1은 일반적인 표준 셀형 LSI의 배치도를 나타낸 도면이고, 도 2는 종래 기술에 의한 표준 셀의 내부 패턴도를 나타낸 도면이다.
도 1에 도시된 바와 같이, 복수의 셀 어레이들이 배치되고, 각각의 셀 어레이들은 동일한 폭(도면에서는 높이)을 갖는 복수의 표준 셀(1006)들로 형성되며 어레이 형태로 배치된다.
상기 루팅 채널(1801)은 인접한 표준 셀 어레이들 사이에 배치되는데, 상기 루팅채널(1801)에는, 동일 표준셀 어레이 내에 포함된 표준셀들 간의 접속을 위한 내부-셀 접속부(1802) 및 서로 다른 표준셀 어레이들내에 포함된 표준셀들 간의 접속을 위한 인터-어레이 접속부(1803)가 각각 위치하고 있다.
이러한 표준셀 라이브러리 기반의 디자인에 있어서 ECO(Engineering Change Order) 셀이 제공되다.
도 2를 참고로 하여 상기 ECO셀에 대해 구체적으로 설명하면 다음과 같다.
도 2에서 ECO 셀(200)은 N웰(201) 내에 VDD 파워 공급용(Power Supply) 용 VDD 전원 배선(202)과, 픽-업(Pick-up)용 N-확산층(205)과, 상기 VDD 전원 배선과 N-확산층을 서로 연결하는 제 1 콘택홀(204)로 이루어져 있고, 다양한 회로를 구성하기 위한 PMOS를 만들기 위하여 P-확산층(205)과 폴리게이트(206)가 더 구성되어 있다.
그리고, 하측에는 VSS 파워 공급용 VSS 전원 배선(211)과, 픽-업용 P-확산층(210)과, 상기 VSS 전원배선과 P-확산층을 서로 연결하는 제 2 콘택홀(209)로 이루어져 있고, 다양한 회로를 구성하기 위한 NMOS를 만들기 위하여 N-확산층(208)과 폴리 게이트(206)가 구성되어 있다.
이때, NMOS의 폴리게이트와 PMOS의 폴리게이트가 일체형인 것을 특징으로 한다.
그러나, 상기와 같은 종래의 ECO셀은 다음과 같은 문제가 있다.
상기에서와 같이, 셀 라이브러리(Cell Library)를 ECO(Engineering Change Order)에 이용하는 경우, 셀 라이브러리의 크기가 정해져 있으므로 표준 셀의 배치(Place) 단계에서의 유연성(flexibility)에 제약이 발생할 뿐만 아니라 트랜지스터(Transistor)의 졍선 커패시턴스(Junction Capacitance)가 커지기 때문에 ECO에 의해 만들어지는 셀 라이브러리의 성능이 좋지 않게 된다.
구체적으로, 셀 라이브러리 배치시, 고정된 폭을 가지는 ECO 셀 라이브러리를 적용하고, 자동 P&R 툴(Auto Place and Root Tool)을 적용할 때 일반적으로 그리드 베이스형 자동 P&R(Grid Based Auto P&R)을 하므로 셀 배치시 유연성이 떨어진다.
또한, ECO 셀의 PMOS와 NMOS의 게이트 전극이 서로 연결되어 있으므로 다양한 로직 함수(Logic Function)를 발생(Generation)시키는데 제약 조건이 된다. 따라서, 디자이너의 다양한 요구에 대응하는데 한계가 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 표준셀 라이브러리 기반의 디자인에 있어서 ECO 셀을 제공하며, 특히, PMOS 트랜지스터의 폴리 게이트와 NMOS 트랜지스터의 폴리 게이트가 서로 분리되도록 형성하여 정션 커패시턴스를 저감하고 자동 P&R시 유연성을 확보하고자 하는 ECO 셀 그리고, ECO셀의 배치 및 루팅방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 ECO셀은 P형 확산층 및 제 1 폴리게이트로 구성된 PMOS 트랜지스터 및 N형 확산층 및 제 2 폴리게이트로 구성된 NMOS 트랜지스터를 포함한 기능 회로를 더 구비하고, 상기 적어도 하나의 PMOS 트랜지스터에 제 1 전원 전압을 공급하는 제 1 전원배선 및 상기 적어도 하나의 NMOS 트랜지스터에 제 2 전원 전압을 공급하는 제 2 전원배선을 구비하는 ECO 셀에 있어서, 상기 PMOS 트랜지스터의 제 1 폴리 게이트와 상기 NMOS 트랜지스터의 제 2 폴리 게이트가 서로 분리되어 있는 것을 특징으로 한다.
한편, 본 발명의 다른 목적을 달성하기 위한 ECO셀의 배치 및 루팅 방법은 웨이퍼 상에 미리 제작된 로직함수셀을 루트하는 단계와, 상기 웨이퍼를 테스트하는 단계와, 상기 테스트에 통과되지 못한 웨이퍼의 라이브러리 사용가능을 확인하는 단계와, 상기 라이브러리가 사용가능한 경우, 미리 제작된 상기 ECO 셀을 재루트하는 단계와, 상기 웨이퍼를 테스트하는 단계로 이루어지는 것을 특징으로 한다.
본 발명은 표준 셀 라이브러리 기반의 디자인에 있어서 ECO 셀을 제공함을 그 첫번째 목적으로 하는바, 일반적으로 ECO에 의하여 셀리콘 웨이퍼(Silicon Wafer) 상에 칩을 재제작하기 위하여 많은 수의 층에 대해 다시 공정을 수행해야 한다. 그러나 전체 비용 절감을 위하여 재공정되는 층의 수를 줄일 필요가 있으며, 본 발명은 이러한 재공정 수를 최소화하기 위하여 제안되었다.
한편, 그리드를 기초로 한 자동 P&R시, 1-그리드 단위로(셀의 크기가 예를 들어 4-그리드, 5-그리드, 6-그리드,…. 단위로 제공) ECO 셀을 제공함으로써 P&R 툴의 셀 배치에 부담을 최소화하여 전체적으로 P&R 이행 시간을 줄이고자 한다.
통상, ECO 셀을 만드는 경우, 일정한 로직 함수(예를 들어 인버터, NAND, NOR, 익스크루시브(Exclusive)-Nor, 익스크루시브(Exclusive)-OR, AND, OR, AOI, OAI, 래치, 필립-플롭(Flip-Flop) 등)를 미리 만들어 놓고 디자이너가 사용하도록 하는데, 상황에 따라서는 복잡한 부울린 함수(Boolean Function)를 이행해야 하는 경우도 있지만, 이런 경우를 제공하지 못한다면 ECO 셀을 사용하지 못하므로 마스크를 모두 다시 제작하는 비용 상승을 초래하는바, 본 발명에 의한 ECO 셀은 임의의 ECO 셀을 제공함으로써 이러한 경우를 방지하고자 하는 것을 특징으로 한다.
그리고, 본 발명은 ECO 셀의 제작에 있어서 트랜지스터의 드레인 혹은 소스 단의 커패시턴스 성분이 최소화 될 수 있도록 하여 고성능 ECO 셀의 제작이 가능하도록 하였다. 이를 위하여 게이트 분리(Gate Isolation) 기법을 사용하였다.
또한, 종래 기술에 의한 ECO 셀이 확산 스페이싱 룰(Diffusion Spacing Rule)에 의해 그 사이즈가 커졌던 반면, 본 발명에 의한 ECO 셀은 게이트 분리 기법에 의한 인접 셀 분리가 가능하므로 셀 혹은 트랜지스터 간의 분리를 위한 확산 스페이싱이 필요하지 않아 보다 작은 사이즈 내에서 원하는 셀을 구현할 수 있다.
이하, 첨부 도면을 참조하여 본 발명에 의한 ECO셀 그리고, ECO셀의 배치 및 루팅방법을 구체적으로 설명하면 다음과 같다.
도 3은 본 발명의 제 1 실시예에 의한 ECO셀의 내부 패턴을 나타낸 평면도이고, 도 4는 본 발명의 제 2 실시예에 의한 ECO셀의 내부 패턴을 나타낸 평면도이다.
본 발명에 의한 ECO 셀은 내부의 확산층이 연속되는 연속 확산형(Continuous Diffusion Type) ECO 셀로서, 표준셀 라이브러리를 사용하는 디자인시 사용되는 것을 특징으로 한다. 즉, 미리 제작된 로직함수셀을 배치하고 상기 로직함수셀들이 배치된 소자를 재루팅시 본 발명에 의한 ECO 셀을 이용한다.
표준셀과 같은 높이를 갖는 제 1 실시예에 의한 ECO 셀(100)은, 도 3에 도시된 바와 같이, N-웰(101) 내에 금속으로 형성되어 VDD 파워를 공급하는 VDD 전원 배선(102)과, 픽-업(Pick-up)용 N-확산층(105)과, 상기 VDD 전원 배선과 N-확산층을 서로 연결하는 제 1 콘택홀(104)이 구비되어 있고, 다양한 회로를 구성하기 위 한 PMOS를 만들기 위하여 P-확산층(105)과 제 1 폴리게이트(106)가 더 구비되어 있다.
그리고, 하측에는 금속으로 형성되어 VSS 파워를 공급하는 VSS 전원 배선(111)과, 픽-업용 P-확산층(110)과, 상기 VSS 전원배선과 P-확산층을 서로 연결하는 제 2 콘택홀(109)이 구비되어 있고, 다양한 회로를 구성하기 위한 NMOS를 만들기 위하여 N-확산층(108)과 제 2 폴리 게이트(107)가 더 구비되어 있다.
이때, N-웰(101)에는, 상기 P-확산층(105)으로 형성된 소스 및 드레인을 갖는 P-채널 MOS 트랜지스터가 형성되고, N-웰 외부의 P-형 기판 영역에는 N-확산층(108)으로 형성된 소스 및 드레인을 갖는 N-채널 MOS 트랜지스터가 형성된다.
본 발명에 의한 상기 ECO 셀의 경우, 모든셀들은 동일하게 일정한 폭을 가지며, 동일한 고정폭을 갖는 VDD 전원배선과 VSS전원배선은 셀의 상단부와 하단부에 각각 위치하고 있으며, 특히 PMOS의 제 1 폴리게이트(106)와 NMOS의 제 2 폴리게이트(107)가 서로 분리되어 있는 것을 특징으로 한다.
특히, 본 발명에 사용되는 연속확산형 ECO 셀은 그리드를 기초로 한 레이아웃 시스템(Grid Based Layout System)을 위하여 그리드의 정수배가 되는 폭을 가지는 셀을 여러개 만들어 자동 P&R시 셀의 배치를 쉽게 할 수 있는 것을 특징으로 한다.
참고로, 도 3은 7개의 트랜지스터(Transistor)를 연속으로 구성한 ECO 셀의 예를 나타낸 것이다.
따라서, 상기 ECO 셀을 1-그리드 단위로 그 폭을 증가시킬 수 있고, 그에 따 라 ECO 용 트랜지스터의 개수도 증가시킬 수 있다. 이처럼 본 발명에 의한 ECO셀은 1-그리드(Grid) 단위로 그 폭을 조절가능한 것을 특징으로 한다.
또한, NMOS 트랜지스터의 제 2 폴리 게이트(107)에 VSS를 인가하고 PMOS 트랜지스터의 제 1 폴리 게이트(106)에 VDD를 인가하여 좌우의 회로를 분리할 수 있는 게이트 분리방법(Gate Isolation Method)을 PMOS와 NMOS에 각각 개별적으로 적용할 수 있으므로 다양한 회로를 구성하는 것이 가능해졌다.
이때, 상기 NMOS 트랜지스터 및 PMOS 트랜지스터는 핑거 타입(Finger Type)으로 어레이된 것을 특징으로 하며, 일반 표준셀과의 배치에 있어서 파워와의 연결을 위하여 VSS 전원배선에 그라운드 전압(GND)을 인가할 수 있다.
그리고, 상기 ECO셀은 미리 제작되어 있는 것을 사용하거나 또는 새롭게 제작하여 사용하는 것을 특징으로 하며, 상기 ECO셀은 표준셀(Standard Cell)과 동일한 레이아웃도로 설계된다. 이때, 상기 ECO셀은 표준셀(Standard Cell)이 배치되지 않은 빈 공간에 배치되는데, SOG와 같이 소자의 일정 부분에 배치가능하다.
한편, 실시예에 따라서는 도 3의 픽-업용 확산층을 제거할 수도 있는데, 본 발명의 제 2 실시예에 의한 ECO 셀(300)은, 도 4에 도시된 바와 같이, N-웰(301) 내에 VDD 전원 배선(302) 및 PMOS 트랜지스터가 구성되어 있는바, 상기 VDD 전원 배선(302)은 금속으로 형성되고 ECO 셀의 상단측에 형성되며 VDD 파워를 공급한다. 그리고, PMOS 트랜지스터는 P-확산층(305)으로 형성된 소스 및 드레인 영역과 제 1 폴리게이트(306)로 이루어진다. 이때, 픽-업용 N-확산층을 형성하지 않으므로 VDD 전원 배선과 N-확산층을 서로 연결하는 콘택홀을 형성하지 않는다.
그리고, 하측에는 VSS 전원 배선(311) 및 NMOS 트랜지스터가 구성되어 있는바, 상기 VSS 전원 배선(311)은 금속으로 형성되어 VSS 파워를 공급하며 ECO셀의 하단측에 형성된다. 그리고, 상기 NMOS 트랜지스터는 N-확산층(308)으로 형성된 소스 및 드레인 영역과 제 2 폴리 게이트(307)로 이루어진다. 이때, 픽-업용 P-확산층과, VSS 전원배선과 P-확산층을 서로 연결하는 콘택홀이 구비되지 않는다.
여기서, ECO 셀은 일반 표준셀(Standard Cell)과 마찬가지로 픽업용 N-확산층과 P-확산층이 구비하여도 되고 구비하지 않아도 되는데, 픽업용 확산층을 구비하지 않는 경우 픽업용 확산층이 없는 관계로 웰에 전원을 공급하지 못하게 된다. 이와같이, 픽업-용 확산층을 제거한 ECO 셀을 제공함으로써 디자인의 전부 혹은 일부가 베리어블 트래스홀드 CMOS(Variable Threshold CMOS, VTCMOS)를 지원하거나 멀티-VDD 등 특수한 성질을 지원할 수 있다.
먼저, 본 발명을 통하여 개발된 ECO 셀을 실제 디자인 플로우(Design Flow)에 적용한 디자인 플로우 다이어그램(Design Flow Diagram)을 살펴보면, 도 5에 도시된 바와 같이, ECO셀 또는 로직함수셀을 웨이퍼 상에 자동배치 및 루팅(P&R)시키고 이후 콘택공정 및 배선공정을 수행하여 웨이퍼를 제작한다. 다음, 완성된 웨이퍼를 테스트하여 테스트에 통과되면 종료시키고 테스트에 통과되지 못하면, 라이브러리 사용가능여부를 점검한다. 이때, 라이브러리가 사용가능하면 미리 제작된 ECO셀을 재루트시키고 다시 웨이퍼 제작과정으로 돌아간다. 그리고, 라이브러리가 사용가능하지 않으면 ECO셀을 기초로 하여 새로운 셀을 디자인하고 새롭게 디자인된 셀을 재루트시킨 후, 다시 웨이퍼 제작과정으로 돌아간다.
이와같이, 미리 제작된 인버터, NAND, NOR, 플립-플롭(Flip-Flop) 등 간단한 로직 함수셀(Logic Function Cell)을 제공할 수 있지만 이러한 셀 제공에도 불구하고 디자이너가 원하는 복잡한 기능을 이행해야 하는 경우 디자이너는 미리 배치된 ECO 셀을 이용하여 이러한 복잡한 부울린 함수(Boolean Function)를 직접 구현할 수 있다.
한편, 본 발명에 의한 ECO셀은 연속 확산(Continuous Diffusion)을 이용하고 게이트 분리(Gate Isolation)를 이용함으로써 트랜지스터의 드레인 및 소스 단의 커패시턴스를 최소화하므로 복잡한 부울린 함수셀(Boolean Function Cell)의 성능을 좋게 해 줄뿐만 아니라 적은 면적에 이행이 가능하도록 해준다.
그리고, 본 발명에 의한 ECO 셀을 칩의 일정 지역에 SOG(Sea Of Gate) 어레이와 같이 배치하는 경우, 초기 디자인시 대규모로 빠져있던 로직 블록의 이행이 용이해진다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같은 본 발명의 ECO셀 그리고, ECO셀의 배치 및 루팅방법은 다음과 같은 효과가 있다.
첫째, 본 발명에 의한 ECO 셀은 게이트 분리 기법에 의한 인접 셀 분리가 가 능 하므로 셀 혹은 트랜지스터 간의 분리를 위한 확산 스페이싱이 필요하지 않으므로 보다 작은 사이즈 내에서 원하는 셀 을 구현 할 수 있다.
둘째, 본 발명에 의한 ECO셀은 연속 확산(Continuous Diffusion)을 이용하고 게이트 분리(Gate Isolation)를 이용함으로써 트랜지스터의 드레인 및 소스 단의 커패시턴스를 최소화할 수 있다. 따라서, 셀의 성능이 좋아진다.
셋째, ECO 셀의 PMOS와 NMOS의 폴리 게이트가 서로 분리되어 있으므로 다양한 로직 함수(Logic Function)를 발생(Generation)시킬 수 있다. 따라서, 복잡한 부울린 함수(Boolean Function)를 쉽고 빠르게 이행할 수 있다.
넷째, 디자인 수정시, 수정해야 하는 층 수를 줄일 수 있으며, 그에 따라 마스크 사용 횟수를 줄일 수 있다.
다섯째, 전체적인 디자인 방법론(Design Methodology)에 유연성(Flexibility)이 확보된다.
여섯째, 본 발명에 의한 ECO셀은 연속 확산 방식을 이용하여 구현한 SOG(Sea Of Gate)와 함께 사용할 경우 연속 확산 영역이 공유되므로 좀더 쉽게 ECO셀을 구현할 수 있다.

Claims (15)

  1. P형 확산층 및 제 1 폴리게이트로 구성된 PMOS 트랜지스터 및 N형 확산층 및 제 2 폴리게이트로 구성된 NMOS 트랜지스터를 포함한 기능 회로를 더 구비하고, 상기 적어도 하나의 PMOS 트랜지스터에 제 1 전원 전압을 공급하는 제 1 전원배선 및 상기 적어도 하나의 NMOS 트랜지스터에 제 2 전원 전압을 공급하는 제 2 전원배선을 구비하는 ECO 셀에 있어서, 상기 PMOS 트랜지스터의 제 1 폴리 게이트와 상기 NMOS 트랜지스터의 제 2 폴리 게이트가 서로 분리되어 있는 것을 특징으로 하는 ECO(Engineering Change Order) 셀.
  2. 제 1 항에 있어서,
    상기 제 1 전원배선 상부에 형성되어 상기 제 1 전원배선에 콘택되는 픽-업용 N형 확산층이 더 구비되는 것을 특징으로 하는 ECO 셀.
  3. 제 1 항에 있어서,
    상기 제 2 전원배선 상부에 형성되어 상기 제 2 전원배선에 콘택되는 픽-업용 P형 확산층이 더 구비되는 것을 특징으로 하는 ECO 셀.
  4. 제 1 항에 있어서,
    상기 ECO 셀은 내부의 확산층이 연속되어 있는 연속 확산형(Continuous Diffusion Type)인 것을 특징으로 하는 ECO 셀.
  5. 제 1 항에 있어서,
    상기 ECO셀은 표준셀(Standard Cell)과 동일한 레이아웃도로 설계되는 것을 특징으로 하는 ECO 셀.
  6. 제 1 항에 있어서,
    상기 ECO셀은 ECO가 발생한 시점 이전에 미리 제작되어 있는 것을 사용하거나 또는 새롭게 제작하여 사용하는 것을 특징으로 하는 ECO 셀.
  7. 제 1 항에 있어서,
    상기 ECO셀은 1-그리드(Grid) 단위로 그 폭을 조절가능한 것을 특징으로 하는 ECO 셀.
  8. 제 1 항에 있어서,
    상기 ECO 셀은 SOG(Sea Of Gate)와 함께 소자의 일정 부분 배치 할 수 있는 것을 특징으로 하는 ECO 셀.
  9. 제 1 항에 있어서,
    상기 ECO셀은 표준셀(Standard Cell)이 배치되지 않은 빈 공간에 배치되는 것을 특징으로 하는 ECO 셀.
  10. 제 1 항에 있어서,
    상기 NMOS 트랜지스터 및 PMOS 트랜지스터는 핑거 타입(Finger Type)으로 어레이된 것을 특징으로 하는 ECO 셀.
  11. 제 1 항에 있어서,
    상기 제 1 전원배선을 통해 VDD가 공급되고, 상기 제 2 전원배선을 통해 VSS가 공급되는 것을 특징으로 하는 ECO 셀.
  12. 제 1 항에 있어서,
    상기 제 1 전원배선을 통해 VDD가 공급되고, 상기 제 2 전원배선을 통해 그라운드 전압(GND)이 공급되는 것을 특징으로 하는 ECO 셀.
  13. 웨이퍼 상에 미리 제작된 로직함수셀을 루트하는 단계와,
    상기 웨이퍼를 테스트하는 단계와,
    상기 테스트에 통과되지 못한 웨이퍼의 라이브러리 사용가능을 확인하는 단계와,
    상기 라이브러리가 사용가능한 경우, 미리제작된 상기 제 1 항의 ECO(Engineering Change Order) 셀을 재루트하는 단계와,
    상기 웨이퍼를 테스트하는 단계로 이루어지는 것을 특징으로 하는 ECO셀의 루팅 방법.
  14. 제 13 항에 있어서,
    상기 테스트에 통과되지 못한 웨이퍼의 라이브러리 사용가능을 확인하는 단계 이후,
    상기 라이브러리가 사용불가능한 경우, 상기 제 1 항의 ECO셀을 기초로 새로운 셀을 제작하고 이를 재루트하는 것을 특징으로 하는 ECO셀의 루팅방법.
  15. 제 13 항에 있어서,
    상기 ECO셀의 배치 및 루팅방법시, 부울린 함수(boolean Function)를 이행하는 것을 특징으로 하는 ECO셀의 루팅방법.
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