JP2023110556A - 半導体集積回路 - Google Patents

Abstract

【課題】アナログデジタル混載回路におけるアンテナダメージを抑制可能な半導体集積回路を提供する。【解決手段】半導体集積回路１００のデジタル領域１２０は、複数のスタンダードセルを自動配置配線して設計される。デジタル領域１２０の入力ポートＰｉは、アナログ領域と接続される。電源ラインＶＤＤおよび接地ラインＶＳＳは、アナログ領域１１０との境界に沿って敷設される。ダイオードセルＤは、入力ポートＰｉと接続される。バッファセルＢＵＦは、入力ポートＰｉと接続される。ダイオードセルＤおよびバッファセルＢＵＦは、スタンダードセル配置領域１２４内の、入力ポートＰｉに近接する箇所に配置される。【選択図】図４

Description

本開示は、半導体集積回路に関する。

半導体集積回路の設計に、自動レイアウトを実行するＥＤＡツールが重要な役割を果たす。ＥＤＡツールは、セルやマクロセル（以下、スタンダードセルと総称する）の接続情報（論理回路設計結果、ネットリストと称される）を入力すると、チップ上のスタンダードセルの位置を自動的に決め（配置し）し、その間を自動的に結線する。この機能は、Ｐ＆Ｒ（Place and Route）とも称される。

特開２００４－２６６１０８号公報

半導体集積回路の微細化によって、アンテナダメージによる信頼性の低下が問題となる。図１は、半導体集積化回路１０の断面図である。トランジスタ１２は、ソース領域Ｓ、ドレイン領域Ｄ、ゲート領域Ｇを有する。ゲート領域Ｇには、ゲート酸化膜１４およびゲート電極１６が形成される。ゲート電極１６には、金属配線１８が接続される。

半導体集積回路の製造工程において、プラズマエッチングにより、ゲート電極１６と接続される金属配線１８に電荷Ｑがチャージされる。この電荷Ｑがゲート酸化膜１４に流れると、ゲート酸化膜１４の信頼性が低下する。アンテナダメージは、トランジスタ１２のしきい値電圧の増加や、リーク電流の増加などの原因となり、トランジスタの特性の劣化や歩留まりの低下を引き起こす。

アンテナダメージを防止するために、プロセスルールが定められる。たとえばアンテナダメージに関するプロセスルール（以下、アンテナルールという）は、ＩＣ（Integrated Circuit）の製造メーカごとにさまざまであるが、基本的には、ゲート電極１６の面積と、金属配線１８の面積と、の関係（アンテナ比ともいう）にもとづいて規定される。

本発明者は、アナログデジタル混載回路におけるアンテナダメージについて検討した結果、以下の課題を認識するに至った。

図２は、アナログデジタル混載回路２０の設計を説明する図である。アナログデジタル混載回路２０は、アナログ領域２２と、デジタル領域２４を有する。デジタル領域２４のレイアウトおよび配線は、デジタル回路の等価回路を記述するネットリストを、設計支援ツール（Ｐ＆Ｒツール）に入力することにより自動生成される。設計支援ツールは、ネットリストに従って複数のスタンダードセルを自動配置し、それらを自動配線することで、半導体集積回路のマスクレイアウトを生成する。アンテナルールは、設計支援ツールによるＰ＆Ｒの制約条件として定義される。

一般的には、アナログデジタル混載回路２０は以下の手順で設計される。はじめに、アナログ領域２２とデジタル領域２４が個別に設計される。デジタル領域２４は、アナログ領域２２と接続される入力ポートＰｉと、入力ポートＰｉを介して入力される入力信号を処理する論理ゲートＬＧを有する。デジタル領域２４のアンテナルールを満足している。

アナログ領域２２とデジタル領域２４の設計が完了すると、デジタル領域２４の入力ポートＰｉが、アナログ領域２２の対応する出力ポートＰｏと金属配線２６を介して接続される。このとき、デジタル領域２４の入力ポートＰｉと接続される初段の論理ゲートＬＧには、金属配線２６が接続される。この金属配線２６の面積が大きいと、論理ゲートＬＧを構成するトランジスタにおいて、アンテナルール違反が発生する。アンテナルール違反が発生すると、ルール違反を解消するための再設計が必要となる。

本開示は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、アナログデジタル混載回路におけるアンテナダメージを抑制可能な半導体集積回路の提供にある。

本開示のある態様の半導体集積回路は、複数のスタンダードセルを自動配置配線して設計されるデジタル領域と、デジタル領域と接続されるアナログ領域と、を備える。デジタル領域は、アナログ領域と接続される入力ポートと、アナログ領域との境界に沿って敷設される電源ラインおよび接地ラインと、入力ポートと接続されるダイオードセルと、入力ポートと接続されるバッファセルと、を備える。ダイオードセルおよびバッファセルは、スタンダードセル配置領域内の、入力ポートに近接する箇所に配置される。

なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。

本開示のある態様によれば、アナログデジタル混載回路におけるアンテナダメージを抑制できる。

図１は、半導体集積化回路の断面図である。 図２は、アナログデジタル混載回路の設計を説明する図である。 図３は、実施形態に係る半導体集積回路の回路図である。 図４は、図３の半導体集積回路のデジタル領域のレイアウトを示す図である。 図５は、半導体集積回路の利点を説明する図である。 図６は、バッファセルの等価回路を示す図である。 図７は、図６のバッファセルのレイアウトを示す図である。 図８は、ダイオードセルのレイアウトを示す図である。 図９は、別のダイオードセルの等価回路図である。 図１０は、図９のダイオードセルのレイアウトを示す図である。

（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。

一実施形態に係る半導体集積回路は、複数のスタンダードセルを自動配置配線して設計されるデジタル領域と、デジタル領域と接続されるアナログ領域と、を備える。デジタル領域は、アナログ領域と接続される入力ポートと、アナログ領域との境界に沿って敷設される電源ラインおよび接地ラインと、入力ポートと接続されるダイオードセルと、入力ポートと接続されるバッファセルと、を備える。ダイオードセルおよびバッファセルは、スタンダードセル配置領域内の、入力ポートに近接する箇所に配置される。

この構成によると、入力ポートの直近に、ダイオードセルおよびバッファセルを配置することにより、バッファセルの次段の論理ゲートと接続される金属配線の長さが確定するため、デジタル領域の内部回路の設計を、アナログ領域との接続形態に依存せずに、アンテナルールを充足した状態で確定させることができる。また、アナログ領域とデジタル領域の間を接続する金属配線の最大面積を想定して、ダイオードセルおよびバッファセルのサイズを設計しておくことにより、アナログ領域と接続した状態においても、アンテナルールを満足することができる。

一実施形態において、スタンダードセル配置領域は、第１方向に伸び、第２方向に隣接する複数の行に分割されていてもよい。同じ入力ポートと接続されるダイオードセルおよびバッファセルは、同じ行に隣接して配置されてもよい。

一実施形態において、入力ポートは、デジタル領域の第１方向に伸びる１辺に配置されてもよい。同じ入力ポートと接続されるダイオードセルおよびバッファセルは、電源ラインおよび接地ラインのペアと隣接する行に配置されてもよい。

一実施形態において、入力ポートは、デジタル領域の第１方向に伸びる１辺に配置されてもよい。同じ入力ポートと接続されるダイオードセルおよびバッファセルは、電源ラインおよび接地ラインに対して１行隔てた行に配置されてもよい。

一実施形態において、ダイオードセルおよびバッファセルが配置される行には、実回路を構成するセルの配置が禁止されてもよい。

一実施形態において、スタンダードセル配置領域は、第１方向に伸び、第２方向に隣接する複数の行に分割されており、入力ポートは、デジタル領域の第２方向に伸びる２辺に配置され、各行の端には、ローエンド（Row-end）セルが配置され、ダイオードセルおよびバッファセルは、ローエンドセルと隣接する領域に配置されてもよい。

（実施形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。

また図面に記載される各部材の寸法（厚み、長さ、幅など）は、理解の容易化のために適宜、拡大縮小されている場合がある。さらには複数の部材の寸法は、必ずしもそれらの大小関係を表しているとは限らず、図面上で、ある部材Ａが、別の部材Ｂよりも厚く描かれていても、部材Ａが部材Ｂよりも薄いこともあり得る。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された（設けられた）状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

図３は、実施形態に係る半導体集積回路１００の回路図である。半導体集積回路１００は、アナログ領域１１０およびデジタル領域１２０を備えるアナログデジタル混載回路であり、ひとつの半導体基板に集積化された機能ＩＣである。

アナログ領域１１０は複数の出力ポートＰｏ_１～Ｐｏ_ｎを有する。デジタル領域１２０は、複数の入力ポートＰｉ_１～Ｐｉ_ｎを有する。ｊ番目（ｊ＝１，２，…ｎ）のアナログ領域１１０の出力ポートＰｏ_ｊとデジタル領域１２０の対応する入力ポートＰｉ_ｊは、金属配線ＭＬ_ｊを介して接続される。金属配線ＭＬ_１～ＭＬ_ｎは半導体集積回路１００の設計者がマニュアルでレイアウトを決定すべき配線である。

デジタル領域１２０は、複数の入力ポートＰｉ_１～Ｐｉ_ｎ、複数のバッファＢＵＦ_１～ＢＵＦ_ｎ、複数のダイオードＤ_１～Ｄ_ｎ、内部回路１２２を備える。デジタル領域１２０は、Ｐ＆Ｒツールを利用して、複数のスタンダードセルを自動配置配線して設計される。

内部回路１２２は、組み合わせ回路、順序回路、組み合わせ順序回路などであり、その機能は特に限定されず、半導体集積回路１００の機能に応じて設計される。内部回路１２２は、複数の入力ポートＰｉ_１～Ｐｉ_ｎに対応する複数の論理ゲートＬＧ_１～ＬＧ_ｎを含む。この例では、論理ゲートＬＧ_１はＡＮＤ（論理積）ゲート、論理ゲートＬＧ_２はマルチプレクサ（セレクタ）、ｎ番目の論理ゲートＬＧ_ｎはバッファであるが、論理ゲートの種類はこれらに限定されず、ＮＡＮＤ（否定論理積）ゲート、インバータ、ＯＲ（論理和）ゲート、ＮＯＲ（否定論理和）ゲート、ＸＯＲ（排他的論理和）ゲート、ＸＮＯＲ（否定排他的論理和）ゲートであってもよい。

ダイオードＤ_ｊは、対応する入力ポートＰｉ_ｊと接続される。具体的にはダイオードＤ_ｊのカソードは対応する入力ポートＰｉ_ｊと接続される。

バッファＢＵＦ_ｊの入力ノードは、対応する入力ポートＰｉ_ｊと接続され、バッファＢＵＦ_ｊの出力ノードは、内部回路１２２と接続される。具体的にはバッファＢＵＦ_ｊの出力ノードは、対応する論理ゲートＬＧ_ｊの入力ノードと接続される。

以上が半導体集積回路１００の回路図である。続いてそのレイアウトを説明する。図４は、図３の半導体集積回路１００のデジタル領域１２０のレイアウトを示す図である。

電源ラインＶＤＤおよび接地ラインＧＮＤは、アナログ領域１１０（図４に不図示）とデジタル領域１２０の境界に沿って敷設される。たとえばデジタル領域１２０は矩形であり、電源ラインＶＤＤおよび接地ラインＧＮＤは、矩形のデジタル領域１２０のスタンダードセル配置領域１２４を取り囲むリング配線であってもよい。

スタンダードセル配置領域１２４には、Ｐ＆Ｒツールによって、スタンダードセルが自動レイアウトされる。

バッファＢＵＦおよびダイオードＤは、標準ライブラリに登録されたスタンダードセル（Ｓ／Ｃ）として用意されており、バッファＢＵＦのスタンダードセルをバッファセル、ダイオードＤのスタンダードセルをダイオードセルと称する。

図４には、６個の入力ポートＰｉ_１～Ｐｉ_６が示される。スタンダードセル配置領域１２４内であって、ｊ番目の入力ポートＰｉ_ｊと近接する領域に、当該入力ポートＰｉ_ｊと対応するバッファセルＢＵＦ_ｊおよびダイオードセルＤ_ｊが配置される。「近接する領域」とは、ダイオードセルおよびバッファセルが、その他のセルに比べて、優先的に入力ポートに近い領域に配置されていることを意味する。言い換えると、ダイオードセルとバッファセルの組み合わせと、対応する入力ポートの間には、ダイオードセルおよびバッファセル以外のセル（ローエンドセルは除く）が配置されないことを意味する。

複数のバッファセルＢＵＦ_１～ＢＵＦ_６および複数のダイオードセルＤ_１～Ｄ_６は、スタンダードセル配置領域１２４の最外周部分に集中して配置され、この最外周部分には、実回路である内部回路１２２を構成するスタンダードセルは配置されない。

スタンダードセル配置領域１２４は、第１方向（図４のｘ軸方向）に伸び、第２方向（図４のｙ軸方向）に隣接する複数の行ＲＯＷ_１、ＲＯＷ_２…に分割されている。スタンダードセルは、行ＲＯＷを単位として構成される。

同じ入力ポートＰｉ_ｊと接続されるダイオードセルＤ_ｊおよびバッファセルＢＵＦ_ｊは、同じ行ＲＯＷに隣接して配置される。言い換えると、Ｐ＆Ｒツールには、ソフトウェアプログラムによってそのような制約条件が課されている。

入力ポートＰｉは、行方向（第１方向、ｘ軸方向）に配置されるものと、列方向（第２方向、ｙ軸方向）に配置されるものが存在しうる。行方向に配置される入力ポートについて説明する。

図４の例では、入力ポートＰｉ_１～Ｐｉ_３は行方向に並んでおり、デジタル領域１２０の第１方向（ｘ軸方向）に伸びる１辺に配置される。入力ポートＰｉ_１と接続されるダイオードセルＤ_１およびバッファセルＢＵＦ_１は、電源ラインＶＤＤおよび接地ラインＧＮＤと隣接する１番目の行ＲＯＷ_１に隣接して配置される。同様に、入力ポートＰｉ_３と接続されるダイオードセルＤ_３およびバッファセルＢＵＦ_３は、１番目の行ＲＯＷ_１に隣接して配置される。

入力ポートＰ_ｉの間隔が狭く、すべてのダイオードセルおよびバッファセルを１番目の行ＲＯＷ_１に配置することができない場合、一部の入力ポートＰｉと接続されるダイオードセルＤおよびバッファセルＢＵＦを、電源ラインＶＤＤおよび接地ラインＧＮＤに対して１行隔てた２番目の行ＲＯＷ_２に配置することができる。図４の例では、入力ポートＰｉ_２と接続されるダイオードセルＤ_２およびバッファセルＢＵＦ_２は、２番目の行ＲＯＷ_２に隣接して配置される。

行方向に隣接する複数の入力ポートＰｉ_１～Ｐｉ_３に関連するダイオードセルＤ_１～Ｄ_３およびバッファセルＢＵＦ_１～ＢＵＦ_３が配置される行ＲＯＷ_１，ＲＯＷ_２には、実回路を構成するセルの配置が禁止してもよい。

列方向に配置される入力ポートについて説明する。図４の例では、入力ポートＰｉ_４～Ｐｉ_６は列方向に並んでおり、デジタル領域１２０の第２方向（ｙ軸方向）に伸びる１辺に配置される。入力ポートＰｉ_４と接続されるダイオードセルＤ_４およびバッファセルＢＵＦ_４は、入力ポートＰｉ_４に近い行ＲＯＷ_２に、入力ポートＰｉ_４に近づけて配置される。

各行ＲＯＷの端（先頭）には、ローエンドセルが配置される。この場合、ローエンドセルと隣接する領域に、ダイオードセルＤ_４およびバッファセルＢＵＦ_４を配置することができる。

同様にして、入力ポートＰｉ_５と接続されるダイオードセルＤ_５およびバッファセルＢＵＦ_５は、入力ポートＰｉ_５に近い行ＲＯＷ_３に、入力ポートＰｉ_５に近づけて配置される。

同様にして、入力ポートＰｉ_６と接続されるダイオードセルＤ_６およびバッファセルＢＵＦ_６は、入力ポートＰｉ_６に近い行ＲＯＷ_４に、入力ポートＰｉ_６に近づけて配置される。

以上が半導体集積回路１００の構成である。続いて半導体集積回路１００の利点を説明する。

図５は、半導体集積回路１００の利点を説明する図である。図５には、１個の入力ポートＰｉに関連する構成のみが示される。

入力ポートＰｉの直近に、ダイオードセルＤおよびバッファセルＢＵＦを配置することにより、バッファセルＢＵＦの次段の論理ゲートに接続される金属配線ＭＬ_１の長さが確定する。したがって、デジタル領域１２０の内部回路１２２の設計を、アナログ領域１１０との接続形態に依存せずに、アンテナルールを充足した状態で確定させることができる。

また、アナログ領域１１０とデジタル領域１２０の間を接続する金属配線ＭＬ２の最大面積を想定して、ダイオードセルＤおよびバッファセルＢＵＦのサイズを設計しておくことにより、アナログ領域１１０と接続した状態においても、アンテナルールを満足することができる。

続いてバッファセルやダイオードセルの構成例を説明する。

図６は、バッファセルの等価回路を示す図である。バッファセルＢＵＦは、２段のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２を含む。初段のＣＭＯＳインバータＩＮＶ１は、ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ１を含む。後段のＣＭＯＳインバータＩＮＶ２は、ＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ２を含む。

図７は、図６のバッファセルのレイアウトを示す図である。バッファセルの上端および下端には、図４のリング配線ＶＤＤ，ＧＮＤから分岐するライン配線が横方向に伸びている。セルの中央より上側には、ｎウェル上に拡散領域ｐ^＋が形成される。この拡散領域ｐ^＋には、ｘ方向に隣接する２個のＰＭＯＳトランジスタＭＰ１，ＭＰ２が形成される。

セルの中央より下側にはｐウェル上に拡散領域ｎ^＋が形成される。この拡散領域ｎ^＋には、ｘ方向に隣接する２個のＮＭＯＳトランジスタＭＮ１，ＭＮ２が形成される。

ゲート電極Ｇ１は、初段のインバータＩＮＶ１のトランジスタＭＰ１，ＭＮ１のゲート（Ｇ）と接続され、ゲート電極Ｇ２は、次段のインバータＩＮＶ２のトランジスタＭＰ２，ＭＮ２のゲート（Ｇ）と接続される。

ドレイン電極Ｄ１は、初段のインバータＩＮＶ１のトランジスタＭＰ１，ＭＮ１のドレイン（Ｄ）と接続され、さらにゲート電極Ｇ２と接続される。ドレイン電極Ｄ２は、次段のインバータＩＮＶ２のトランジスタＭＰ２，ＭＮ２のドレイン（Ｄ）と接続される。

ＰＭＯＳトランジスタＭＰ１，ＭＰ２のソース（Ｓ）は、電源ラインＶＤＤと接続され、ＮＭＯＳトランジスタＭＮ１，ＭＮ２のソース（Ｓ）は、接地ラインＶＳＳと接続される。

図８は、ダイオードセルのレイアウトを示す図である。このダイオードセルＤは、ｎ^＋拡散領域と、ｐ型基板の間のＰＮ接合で構成される。拡散領域ｎ^＋は、ダイオードのカソードであり、入力ポートＰｉと接続される。ダイオードのアノードは、基板と接続される。

図９は、別のダイオードセルの等価回路図である。ダイオードセルＤは、ゲート付きの特殊なダイオードであり、ＰＭＯＳトランジスタＭＰ３およびＮＭＯＳトランジスタＭＮ３を含む。ＮＭＯＳトランジスタＭＮ３は、ドレインゲート間が結線されたＭＯＳダイオードである。ＰＭＯＳトランジスタＭＰ３のドレイン領域およびソース領域はオープンであり、実質的にはトランジスタとしては機能しない。ＰＭＯＳトランジスタＭＰ３のゲートとＮＭＯＳトランジスタＭＮ３のゲートは共通に接続される。

図１０は、図９のダイオードセルのレイアウトを示す図である。ダイオードセルは、ＰＭＯＳトランジスタＭＰ３およびＮＭＯＳトランジスタＭＮ３を含む。トランジスタＭＰ３，ＭＮ３それぞれのゲート電極Ｇ３，Ｇ４は、金属配線Ｍ５を介して接続されている。またトランジスタＭＮ３のゲートドレイン間は、金属配線Ｍ５を介して接続されている。

図９および図１０のダイオードセルの利点を説明する。アンテナルールは、ゲート面積と、それと接続される金属配線のサイズの関係で規定され、ゲート面積が大きいほど、許容される金属配線のサイズが大きくなる。図９および図１０のダイオードセルＤは、ゲートを有しているため、バッファセルＢＵＦの初段のゲートの面積とダイオードセルＤのゲートの面積との合計によって、アンテナルールが規定される。したがって、図８のゲート無しのダイオードセルに比べて、図３の金属配線ＭＬの許容サイズを大きくすることができる。

以上、実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎないことはいうまでもなく、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能であることはいうまでもない。

１００ 半導体集積回路
１１０ アナログ領域
Ｐｉ 入力ポート
ＶＤＤ 電源ライン
ＶＳＳ 接地ライン
１２０ デジタル領域
Ｐｏ 出力ポート
１２２ 内部回路
１２４ スタンダードセル配置領域

Claims (6)

1. 複数のスタンダードセルを自動配置配線して設計されるデジタル領域と、
   前記デジタル領域と接続されるアナログ領域と、
   を備え、
   前記デジタル領域は、
   前記アナログ領域と接続される入力ポートと、
   前記アナログ領域との境界に沿って敷設される電源ラインおよび接地ラインと、
   前記入力ポートと接続されるダイオードセルと、
   前記入力ポートと接続されるバッファセルと、
   を備え、
   前記ダイオードセルおよび前記バッファセルは、スタンダードセル配置領域内の、前記入力ポートに近接する箇所に配置される、半導体集積回路。
2. 前記スタンダードセル配置領域は、第１方向に伸び、第２方向に隣接する複数の行に分割されており、
   同じ入力ポートと接続される前記ダイオードセルおよび前記バッファセルは、同じ行に隣接して配置される、請求項１に記載の半導体集積回路。
3. 前記入力ポートは、前記デジタル領域の前記第１方向に伸びる１辺に配置され、
   同じ入力ポートと接続される前記ダイオードセルおよび前記バッファセルは、前記電源ラインおよび前記接地ラインのペアと隣接する行に配置される、請求項２に記載の半導体集積回路。
4. 前記入力ポートは、前記デジタル領域の前記第１方向に伸びる１辺に配置され、
   前記ダイオードセルおよび前記バッファセルは、前記電源ラインおよび前記接地ラインに対して１行隔てた行に配置される、請求項２に記載の半導体集積回路。
5. 前記ダイオードセルおよび前記バッファセルが配置される行には、実回路を構成するセルの配置が禁止されている、請求項３または４に記載の半導体集積回路。
6. 前記スタンダードセル配置領域は、第１方向に伸び、第２方向に隣接する複数の行に分割されており、
   前記入力ポートは、前記デジタル領域の前記第２方向に伸びる２辺に配置され、
   各行の端にはローエンドセルが配置され、
   前記ダイオードセルおよび前記バッファセルは、前記ローエンドセルと隣接する領域に配置される、請求項１または２に記載の半導体集積回路。

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