JPH11186497A

JPH11186497A - 半導体集積回路装置

Info

Publication number: JPH11186497A
Application number: JP34807697A
Authority: JP
Inventors: Sachio Hayashi; 左千夫林; Masaaki Yamada; 正昭山田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-12-17
Filing date: 1997-12-17
Publication date: 1999-07-09

Abstract

(57)【要約】【課題】面積オーバーヘッドを最小に抑え且つノイズ
電流の削減効率を向上させると共に、ノイズ源に対して
極めて有効にノイズを除去すること。【解決手段】駆動力の高いインバーター回路素子を有
するセル内に、拡散層とポリシリコン層により形成され
るゲート容量から成る容量素子と、拡散層の細長い部分
に形成される抵抗素子とから成るＲＣフィルターを作成
し、このＲＣフィルターを介して、前記インバーター回
路素子を電源線及びＧＮＤ線に接続することにより、あ
まり大きな容量素子を用いることなく、前記インバータ
ー回路素子のスイッチング時に発生するノイズを前記Ｒ
Ｃフィルターによりセル内で直ちに効率よく吸収する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スタンダートセル
設計手法などにより設計される半導体集積回路装置に係
り、特に集積回路内の高駆動力の回路素子から発生する
ノイズを低減させる構成に関する。

【０００２】

【従来の技術】従来、半導体集積回路の小型化、高速化
に伴い、動作時に発生するノイズの影響が問題になって
いる。即ち、多数の回路素子が同時にスイッチングを行
うと、電源線に瞬間的に大きな電流が流れる。このよう
な電源電流の急激な変化は電源電位やグランド電位の変
動を引き起こし、遅延の増加や回路の誤動作を引き起こ
す恐れがあった。また、急激に変化する電流は高周波成
分を多く含むため、ＬＳＩ内部の配線やＬＳＩ外部の配
線をアンテナとして電磁波を放射し、他の電子機器に悪
影響を与える恐れがあった。

【０００３】そこで、上記問題を解決するべく、例えば
特開平７−１０６５２１で示されるように、電源線とＧ
ＮＤ線の間に容量素子を形成して、急激に流れる電流を
この容量素子に蓄えられた電荷から供給することによ
り、電源線に流れる電流の変化を抑えることができる。
これにより、ＬＳＩ内の回路素子の動作時に発生するノ
イズによる電源電位及びＧＮＤ電位の変動を低減させる
ことができると共に、ノイズが起因する電磁放射を抑制
することができる。

【０００４】図１４、図１５は上記したノイズを低減さ
せるための従来技術で、自動配置配線後に発生するセル
間の配線領域にバイパスコンデンサを形成するものであ
る。図１４において、本例の回路はファンクションブロ
ック（論理回路）１、２と、コンデンサセル３、電源線
４と、ＧＮＤ線５とから構成されている。

【０００５】コンデンサセル３はＰチャネルＭＯＳトラ
ンジスタのゲート６と拡散層８とを有し、ゲート６はコ
ンタクト１０によりＧＮＤ電位に接続され、拡散層８は
コンタクト１０により電源電位に接続されている。又、
コンデンサセル３はＮチャネルＭＯＳトランジスタのゲ
ート７と拡散層９とを有し、ゲート７はコンタクト１０
により電源電位に接続され、拡散層９はコンタクト１０
によりＧＮＤ電位に接続されている。コンデンサセル３
の内部回路は図１５に示す通りであり、電源線４及びＧ
ＮＤ線５間にはＭＯＳトランジスタのゲート容量を用い
たコンデンサ３が形成される。

【０００６】しかし、上記した従来技術において、動作
時に、電源線４及びＧＮＤ線５から電流を吸引してノイ
ズ源となる回路素子と図１４に示したバイパスコンデン
サとが適切な距離と位置関係に配置されていないと、コ
ンデンサセル３のバイパスコンデンサがノイズの吸収に
有効に働かず、ノイズが電源線４やＧＮＤ線５を通して
外部に漏れ出す恐れがあった。

【０００７】ここで、上記した従来技術の他の例とし
て、電源配線下あるいはセルベースＬＳＩにおける配線
領域にバイパスコンデンサを形成した半導体集積回路
（特開平５−４８０２０）、周回電源線を多層にし、上
下層の周回電源線が重なる部分を異電位にすることで、
この上下層の周回電源線が重なる部分にバイパスコンデ
ンサを形成する半導体集積回路の周回電源（特開平５−
２６７５７７）等がある。

【０００８】

【発明が解決しようとする課題】上記のような従来の技
術におけるバイパスコンデンサは電流を必要とする回路
素子の近傍に作成されるとは限らないので、電源電流の
急激な変化を十分に抑えることができないという問題が
あった。即ち、バイパスコンデンサがチップ中央部に配
置され、ノイズ源となるセルがチップ周辺部に配置され
ていると、ノイズ源で発生したノイズはバイパスコンデ
ンサで吸収されることなく、チップの入出力端子から外
部に漏れ出す恐れがあった。また、大きなノイズ源とな
るセルの近傍に、小さなバイパスコンデンサが配置さ
れ、小さなノイズ源のセルの近傍に大きなバイパスコン
デンサが配置されるようなことになれば、ノイズが十分
吸収されないばかりか、場合によっては不必要に大きな
バイパスコンデンサを挿入することになり、無駄が生じ
るという問題があった。また、バイパスコンデンサだけ
では、電源電流の削減効率が低く、十分な機能を果たす
にはバイパスコンデンサを大きくしなければならない
が、図１４に示した構成のバイパスコンデンサでは、十
分な大きさのバイパスコンデンサを作成できるとは限ら
ないといった問題があった。

【０００９】本発明は、上述の如き従来の課題を解決す
るためになされたもので、面積オーバーヘッドを最小に
抑え且つノイズ電流の削減効率を向上させることができ
ると共に、ノイズ源に対して極めて有効にノイズを除去
して、ノイズを電源線等に漏らすことがない半導体集積
回路装置を提供することである。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明の特徴は、回路素子を内部に形成した複
数のセルを電源線に接続して作成される回路を有する半
導体集積回路装置において、少なくとも１個以上の前記
セルの内部に、抵抗素子と容量素子から成るＲＣフィル
ターを形成し、且つ、当該セル中の回路素子を前記ＲＣ
フィルターを介して前記電源線に接続したことにある。

【００１１】この第１の発明によれば、セル内のインバ
ーターなどの回路素子がスイッチングなどして発生した
ノイズは、同セル内のＲＣフィルターにより、直ちに吸
収されるため、前記ノイズが電源線を介してセルの外部
に漏れ出すことがない。

【００１２】第２の発明の特徴は、回路素子を内部に形
成した複数のセルを電源線に接続して作成される回路を
有する半導体集積回路装置において、セルに隣接して形
成された配線領域に、抵抗素子と容量素子から成るＲＣ
フィルターを形成し、且つ、前記セル中の回路素子を前
記ＲＣフィルターを介して前記電源線に接続したことに
ある。

【００１３】この第２の発明によれば、セル内のインバ
ーターなどの回路素子がスイッチングなどして発生した
ノイズは、隣接した配線領域に配置されたＲＣフィルタ
ーにより、直ちに吸収されるため、前記ノイズが電源線
を介して回路素子の周辺部に漏れ出すことがない。

【００１４】第３の発明の特徴は、前記セル中の同時ス
イッチングする可能性の高いセルの両側を優先的に前記
配線領域とする自動配線を行い、この自動配線後にでき
たセルの両側の前記配線領域に前記ＲＣフィルターを形
成することにある。

【００１５】第４の発明の特徴は、複数の回路素子を有
する半導体集積回路装置において、少なくとも１個以上
の回路素子に近接して抵抗素子と容量素子から成るＲＣ
フィルターを形成し、前記回路素子を前記ＲＣフィルタ
ーを介して電源線に接続したことにある。

【００１６】この第４の発明によれば、インバーターな
どの回路素子がスイッチングなどして発生したノイズ
は、前記回路素子に近接配置されたＲＣフィルターによ
り、直ちに吸収されるため、前記ノイズが電源線を介し
て回路素子の周辺部に漏れ出すことがない。

【００１７】第５の発明の特徴は、前記抵抗素子と容量
素子の抵抗値と容量値をパラメータによって変更するこ
とにある。

【００１８】この第５の発明によれば、パラメーターに
より前記抵抗素子と容量素子の抵抗値と容量値を変更す
るだけで、ＲＣフィルターのノイズ吸収能力を変更で
き、各種のノイズ源に対して面積オーバーヘッド等のな
い適切なＲＣフィルターを用意することができる。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明の半導体集積回路
の第１の実施の形態を示した回路図であり、図２は図１
に示した回路の詳細例を示した回路図である。駆動力の
高いインバーター回路素子１３は抵抗素子１１を介して
ＶＤＤ電位である電源線１６と接地電位であるＧＮＤ線
１７に接続している。又、インバーター回路素子１３に
並列に容量素子１２が接続されている。容量素子１２は
Ｐ型とＮ型のゲート容量１２１、１２２により構成され
ている。又、インバーター回路素子１３はＰ型とＮ型の
ＭＯＳトランジスタ２１、２２の直列回路により構成さ
れている。

【００２０】図３は図１、図２に示したインバーター回
路素子１３を有するセル内部に、抵抗素子１１と容量素
子１２からなるＲＣフィルターを備えたセルのレイアウ
ト例を示した平面図である。本例はＭＯＳ容量を利用し
ており、拡散層３３とポリシリコン層３２によって、ゲ
ート容量１２１、１２２が形成されている。又、抵抗素
子１１は、拡散層３３を意図的に細長くすることにより
形成されている。

【００２１】図４は上記したインバーター回路素子１３
を有するセル内部に、抵抗１１と容量素子１２から成る
ＲＣフィルターを備えたセルの他のレイアウト例を示し
た平面図である。セルの内部領域４５にＲＣフィルタを
作成し、インバーター回路素子１３の電源接続部１４、
グランド接続部１５が前記ＲＣフィルターを介して電源
線１６とＧＮＤ線１７に接続している。

【００２２】図５は図４で用いられるＲＣフィルターの
レイアウト例を示した平面図である。ＲＣフィルタは、
拡散層３３、ポリシリコン層３２によって容量素子１２
が形成され、拡散層３３の配線によって抵抗素子１１が
形成されている。容量素子１２は拡散層３３及びポリシ
リコン層３２が交わる部分にできるゲート容量が容量素
子として機能する。このゲート容量を形成するポリシリ
コン層３２の上部をメタル層３１で覆い、ポリシリコン
層３２とメタル層３１間に更に容量を形成している。

【００２３】次に本実施の形態の動作について説明す
る。インバーター回路素子１３を有するセルがスイッチ
ング動作を行った場合に電源線１６に現れるノイズにつ
いて説明する。インバーター回路素子１３の出力がロー
からハイレベルにスイッチングする場合を考える。例え
ば、Ｐ型のＭＯＳトランジスタ２１がオフからオンにス
イッチングすることにより、電流がセル電源接続部１４
からセル出力ノ一ド１８に流れ込む。もし、セル電源接
続部１４が直接電源線１６に接続されていれば、瞬時的
なスイッチング電流は電源線１６から流入し、ノイズ源
となる。

【００２４】しかし、本例の場合、電源接続部１４と電
源線１６との間には抵抗素子１１が存在するため、電源
線１６から流入する電流は制限され、電源電位の変動が
抑制され、代わりに容量素子１２に蓄えられた電荷によ
って、瞬時的に必要な電流がＭＯＳトランジスタ２１に
供給される。或いは、セルの電源接続部１４と電源線１
６の間に抵抗素子１１と容量素子１２から成るＲＣフィ
ルターが挿入されているという見方もできる。このこと
によって、電源線１４から流入する電流のピークが小さ
く、ノイズが大幅に削減されることになり、ノイズが前
記ＲＣフィルターによって吸収されたことになる。

【００２５】本実施の形態によれば、ドライブ力の大き
なインバーター回路素子１３のセルの中に抵抗素子１１
と容量素子１２から成るＲＣフィルタを形成し、このＲ
Ｃフィルタを介してインバーター回路素子１３を電源線
１６とＧＮＤ線１７との間に接続する構成とすることに
より、ノイズ源にＲＣフィルタが近接配置されるため、
インバーター回路素子１３から発生するノイズをこの近
接配置したＲＣフィルタにより直ちに効率よく吸収して
低減することができ、ノイズがセル外に漏れ出すことを
防止することができる。このため、電源電位、グランド
電位の変動や電磁波の放射を有効に抑えることができ
て、前記ノイズによる他の機器への悪影響を無くすこと
ができる。

【００２６】しかも、容量素子１２のみでノイズを低減
するのではなく、抵抗素子１１と組み合わされたＲＣフ
ィルタによりノイズを低減しているため、容量素子１２
の容量をさほど大きくすることなく、インバーター回路
素子１３により発生されるノイズを十分に低減すること
ができるため、面積オーバーヘッドを最小とすることが
できる。

【００２７】図６は本発明の半導体集積回路装置の第２
の実施の形態を示したレイアウトの平面図である。本例
の構成はセルベース設計手法により設計された半導体集
積回路ではなく、スイッチングなどを行う回路素子に近
接して配線領域が形成された回路に本発明を適用した例
である。通常のＬＳＩのレイアウトでは、回路素子の周
辺には主としてメタル層のみからなる配線領域が存在す
る。インバーター回路素子１３の上下の部分には、この
ような配線領域が存在し、これらの配線領域５１Ａ、５
１ＢにそれぞれＲＣフィルターを形成し、インバーター
回路素子１３の電源接続部１４とグランド接続部１５に
前記ＲＣフィルターが接続されている。

【００２８】図７（Ａ）、（Ｂ）は上記した配線領域５
１Ａ、５１Ｂに形成されるＲＣフィルターのレイアウト
例を示した平面図である。拡散層３３、ポリシリコン層
３２によって容量素子１２が、ポリシリコン層３２の配
線によって抵抗素子１１が形成されている。容量素子１
２は拡散層３３及びポリシリコン層３２が交わる部分に
できるゲート容量が容量素子として機能する。

【００２９】本実施の形態によれば、配線領域５１Ａ、
５１Ｂに形成したＲＣフィルターにより、インバーター
回路素子１３のスイッチング時などに発生するノイズを
第１の実施の形態と同様に有効に除去することができ、
同様の効果があるが、特にＲＣフィルターを配線領域５
１Ａ、５１Ｂに形成する構成により、ＲＣフィルターの
形成によるチップ上の回路面積の増加をもたらすことを
防止することができ、高集積化を妨げることがない。

【００３０】図８は本発明の半導体集積回路装置の第３
の実施の形態を示したレイアウト例を示した平面図であ
る。本例は、スイッチングの可能性の高いセル４１の両
側を優先的に配線領域として用いる自動配置配線を行
い、自動配置配線後にできたセル４１の両側の配線領域
５１Ａ、５１ＢにＲＣフィルタを形成して、セルと接続
した構成を有する。

【００３１】セル４１はインバータセルで、このセル内
にインバーター素子回路１３が形成されており、このセ
ル４１の隣りに、配線領域５２Ａ、５２Ｂが自動配置配
線の結果できている。この図では、この領域を通過する
配線は省略してある。この配線領域５２Ａ、５２Ｂの部
分にＲＣフィルターを形成し、このＲＣフィルターをセ
ル４１の電源接続部１４及びグランド接続部１５に接続
する。

【００３２】図９は上記した配線領域５２Ａ、５２Ｂに
生成するＲＣフィルターのレイアウト例を示した平面図
である。この例では、拡散層３３、ポリシリコン層３２
によって容量素子１２が、拡散層３３の配線によって抵
抗素子１１が形成されている。容量素子１２は拡散層３
３及びポリシリコン層３２が交わる部分にできるゲート
容量が容量素子１２として機能する。このゲート容量を
形成するポリシリコン層３２の上部をメタル層３１で覆
い、ポリシリコン層３２とメタル層３１間に更に容量を
形成している。

【００３３】本実施の形態によれば、同時スイッチング
の可能性の高いセル４１の両側に自動配置配線結果によ
りできる配線領域５２Ａ、５２Ｂに、ＲＣフィルターを
作成することで回路面積の増加を招くことなく、ノイズ
が低減されたＬＳＩのレイアウトを生成することがで
き、図７に示した第２の実施の形態と同様の効果があ
る。

【００３４】図１０は本発明の半導体集積回路装置の第
４の実施の形態を示した回路図であり、図１１は図１０
に示した回路の詳細例を示した回路図である。駆動力の
高いラッチ回路素子１９は抵抗素子１１を介してＶＤＤ
電位の電源線１６とＧＮＤ線１７に接続している。又、
ラッチ回路素子１９に並列に容量素子１２が接続されて
いる。容量素子１２はゲート容量１２１、１２２により
構成されている。又、ラッチ回路素子１９は図１１の図
中左側の大半を占める多数のＭＯＳトランジスタにより
構成されている。

【００３５】図１２は図１１に示したラッチ回路１９を
有するセル内に抵抗素子１１と容量素子１２からなるＲ
Ｃフィルターを備えたセルのレイアウト例を示した平面
図である。本例はゲート容量を利用しており、拡散層３
３とポリシリコン層３２によりゲート容量１２１、１２
２が形成されている。又、抵抗素子１１は、拡散層３３
を意図的に細長くすることにより形成されている。

【００３６】本実施の形態も、スイッチングなどを行っ
てノイズ源になるセルがラッチ回路素子１９である点を
除いて、他の構成は図１に示した第１の実施の形態と同
様で、ラッチ回路素子１９のセル中にノイズを吸収する
ＲＣフィルターを形成してあるため、第１の実施の形態
と同様の効果がある。

【００３７】尚、上記した実施の形態で、セル中、又
は、配線領域に生成するＲＣフィルターの容量素子１２
及び抵抗素子１１の大きさをパラメータで変更できるよ
うにしておくようにすることも可能である。これはシン
ボリックレイアウトシステムで一般的に用いられている
パラメータライズドセルのようなものを用いれば容易に
実現できる。このような構成にしておくことで、後のレ
イアウトの修正作業を容易に行うことができる。

【００３８】図１３は本発明の半導体集積回路装置の第
５の実施の形態を示したスタンダードセル回路の摸式図
である。スタンダードセル回路には、通常多数のドライ
ブ力の小さなセル７１が含まれる。これらのセル７１が
電源線１６に与えるノイズの影響は少ないので、抵抗素
子１１及び容量素子１２から成るＲＣフィルターが挿入
されていない。ドライブ力の大きなインバーターやラッ
チ等を形成するセル７２は大きなノイズを発生するの
で、上記した第１〜第４の実施形態で説明したのと同様
のＲＣフィルターが挿入され、低ノイズ化が図られてい
る。また、クロックバッフア７３には、通常のインバー
タと同程度のドライブ力であつても、特にノイズを嫌う
ため、前記ＲＣフィルターを挿入して低ノイズ化対策が
行われている。

【００３９】本実施の形態によれば、ノイズ源になるよ
うな回路素子のセル中にＲＣフィルターを内蔵して作成
した低ノイズセルをスタンダードセルライブラリーの中
に入れておくことにより、容易に低ノイズの半導体集積
回路装置を設計することができる。

【００４０】

【発明の効果】以上詳細に説明したように第１の発明の
半導体集積回路によれば、駆動力の大きな回路素子を有
するセルの中に、抵抗素子と容量素子からなるＲＣフィ
ルターを形成することによって、ノイズ発生源の近傍に
ＲＣフィルターを配置できるため、効率的にノイズをセ
ル内で低減することができ、ノイズが電源線等から外部
に漏れ出すことを防止することができる。又、ノイズを
ＲＣフィルターで吸収しているため、容量素子を大きく
しなくとも十分なノイズ低減効果を有するため、面積オ
ーバーヘッドを最小に抑え且つノイズ電流の削減効率を
向上させることができる。

【００４１】第２、第３の発明の半導体集積回路によれ
ば、配線領域にＲＣフィルターを生成することによって
チップ上の回路が占める面積の増加を抑えることができ
る。

【００４２】第４の発明の半導体集積回路によれば、ノ
イズ源となる駆動力の大きな回路素子に近接して、抵抗
素子と容量素子からなるＲＣフィルターを形成すること
によって、回路素子の近傍領域内でノイズを効率的に低
減することができる。

【００４３】第５の発明の半導体集積回路によれば、容
量素子の容量値および抵抗素子の抵抗値をパラメータに
よって可変にすることで、レイアウトの修正を容易に行
うことができ、また、ドライブ力に比例した容量素子を
挿入することにより、セルに供給される電圧の電位降下
を一定値以下に抑えつつ有効にノイズを吸収させること
ができる。

【図面の簡単な説明】

【図１】本発明の半導体集積回路装置の第１の実施の形
態を示した回路図である。

【図２】図１に示した回路の詳細例を示した回路図であ
る。

【図３】図２に示した回路を形成したセルのレイアウト
例を示した平面図である。

【図４】図２に示した回路を形成したセルの他のレイア
ウト例を示した平面図である。

【図５】図４で用いるＲＣフィルターのレイアウト例を
示した平面図である。

【図６】本発明の半導体集積回路装置の第２の実施の形
態を示したレイアウトの平面図である。

【図７】図６に示した配線領域に形成されるＲＣフィル
ターのレイアウト例を示した平面図である。

【図８】本発明の半導体集積回路装置の第３の実施の形
態を示したレイアウト例を示した平面図である。

【図９】図８に示した配線領域に生成するＲＣフィルタ
ーのレイアウト例を示した平面図である。

【図１０】本発明の半導体集積回路装置の第４の実施の
形態を示した回路図である。

【図１１】図１０に示した回路の詳細例を示した回路図
である。

【図１２】図２に示した回路を形成したセルのレイアウ
ト例を示した平面図である。

【図１３】本発明の半導体集積回路装置の第５の実施の
形態を示したスタンダードセル回路の摸式図である。

【図１４】従来のノイズ吸収用の容量素子のレイアウト
例を示した平面図である。

【図１５】図１４に示したレイアウトの等価回路を示し
た回路図である。

【符号の説明】

１１抵抗素子１２容量素子１３インバータ回路素子１４電源接続部１５グランド接続部１６電源線１７ＧＮＤ線１８セル出力ノード１９ラッチ回路素子２１、２２Ｍ０Ｓトランジスタ３１メタル層３２ポリシリコン層３３拡散層３４コンタクト４１セル５１Ａ、５１Ｂ、５２Ａ、５２Ｂ配線領域７１、７２セル７３クロックバッファ１２１、１２２ゲート容量

Claims

【特許請求の範囲】

【請求項１】回路素子を内部に形成した複数のセルを
電源線に接続して作成される回路を有する半導体集積回
路装置において、少なくとも１個以上の前記セルの内部に、抵抗素子と容
量素子から成るＲＣフィルターを形成し、且つ、当該セ
ル中の回路素子を前記ＲＣフィルターを介して前記電源
線に接続したことを特徴とする半導体集積回路装置。
【請求項２】回路素子を内部に形成した複数のセルを
電源線に接続して作成される回路を有する半導体集積回
路装置において、セルに隣接して形成された配線領域に、抵抗素子と容量
素子から成るＲＣフィルターを形成し、且つ、前記セル
中の回路素子を前記ＲＣフィルターを介して前記電源線
に接続したことを特徴とする半導体集積回路装置。
【請求項３】前記セル中の同時スイッチングする可能
性の高いセルの両側を優先的に前記配線領域とする自動
配線を行い、この自動配線後にできたセルの両側の前記
配線領域に前記ＲＣフィルターを形成することを特徴と
する請求項２記載の半導体集積回路装置。
【請求項４】複数の回路素子を有する半導体集積回路
装置において、少なくとも１個以上の回路素子に近接して抵抗素子と容
量素子から成るＲＣフィルターを形成し、前記回路素子
を前記ＲＣフィルターを介して電源線に接続したことを
特徴とする半導体集積回路装置。
【請求項５】前記抵抗素子と容量素子の抵抗値と容量
値をパラメータによって変更することを特徴とする請求
項１乃至４いずれか１記載の半導体集積回路装置。