[go: up one dir, main page]

KR100758835B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100758835B1
KR100758835B1 KR1020017012131A KR20017012131A KR100758835B1 KR 100758835 B1 KR100758835 B1 KR 100758835B1 KR 1020017012131 A KR1020017012131 A KR 1020017012131A KR 20017012131 A KR20017012131 A KR 20017012131A KR 100758835 B1 KR100758835 B1 KR 100758835B1
Authority
KR
South Korea
Prior art keywords
capacitance
insulating film
film
mis
insulator
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020017012131A
Other languages
English (en)
Other versions
KR20010110682A (ko
Inventor
후지사와토모타카
Original Assignee
소니 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 가부시끼 가이샤 filed Critical 소니 가부시끼 가이샤
Publication of KR20010110682A publication Critical patent/KR20010110682A/ko
Application granted granted Critical
Publication of KR100758835B1 publication Critical patent/KR100758835B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32105—Oxidation of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3211—Nitridation of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/62—Capacitors having potential barriers
    • H10D1/66—Conductor-insulator-semiconductor capacitors, e.g. MOS capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
    • H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
    • H10D84/212—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
    • H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
    • H10D84/212—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only capacitors
    • H10D84/217—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only capacitors of only conductor-insulator-semiconductor capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 저용량과 고용량의 MIS 용량을 구비한 반도체 장치 및 그 제조 방법에 관한 것이다. 본 발명은 기판에 형성된 제 1 MIS 용량과, 그보다도 용량이 큰 제 2 MIS 용량을 구비한 반도체 장치에 있어서, 제 1 MIS 용량이, 기판에 형성된 하부의 도전체 영역과, 층간 절연막과 유전체막을 겸용하는 제 1 절연막 및 제 2 MIS 용량의 유전체막이 되는 제 2 절연막으로 이루어지는 다층 유전체막과, 상부 도전체막으로 이루어지며, 제 1 MIS 용량의 용량을 제 2 절연막에 의한 유전체막의 형성 면적에 의해 결정하여 이루어진다.
제법은 반도체 기판에 불순물을 도핑하여 제 1 도전체 영역과 제 2 도전체 영역을 형성하고, 제 1 및 제 2 도전체 영역 상에 층간 절연막과 유전체막을 겸용하는 제 1 절연막을 형성하며, 제 2 도전체 영역 상에서의 제 1 절연막의 개구부를 형성하며, 제 1 절연막 및 개구부 내에 제 1 MIS 용량의 유전체막의 일부 및 제 2 MIS 용량의 유전체막이 되는 제 2 절연막을 형성하며, 제 2 절연막 상에 제 1 및 제 2 MIS 용량의 각 상부 전극이 되는 도전체막을 형성하며, 제 1 MIS 용량의 용량을 도전체막의 형성 면적에 의해 결정한다.
이로써, 용량치 100fF 이하인 제 1 MIS 용량과 용량치 100fF를 넘는 제 2 MIS 용량을 구비한 반도체 장치를 제공할 수 있다.
반도체 기판, 애피택셜층, 절연막, 도전체막, 유전체막

Description

반도체 장치 및 그 제조 방법{Semiconductor device and manufacture thereof}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이며, 상세하게는 복수의 절연체 용량을 구비한 반도체 장치 및 제조 방법에 관한 것이다.
절연체 용량(이하, MIS 용량이라 한다)의 종래 예를 도 4에 의해 설명한다. 도 4는, 예를 들면, 바이폴라 IC 내에 형성되어 있는 MIS 용량 소자를 도시한다. 동일 도면에서는, 예를 들면, P형 반도체 기판(121) 상에 N형 애피택셜층(122)이 형성되고, 이 애피택셜층(122)에 소자 분리 영역이 되는 선택 산화에 의한 실리콘 산화층, 소위 LOCOS(123)와 그 하부에 P형 확산층으로 이루어지는 소자 분리 확산층(124)이 형성되어 있다. 소자 분리 확산층(124)은 반도체 기판(121)에 이르도록 형성된다. 소자 분리 영역에서 구분된 애피택셜층(122)에는 N형 불순물을 도핑하여 이루어지는 N형 반도체 영역(113)이 형성되어 있다. 종래의 MIS 용량(101)은 반도체 영역(113)을 하부 전극으로 하여 반도체 영역(113) 위를 포함하는 표면에 형성한 제 1 층간 절연막(126)에 개구부(127)를 형성하고, 이 개구부(127)에 대하는 반도체 영역(113) 상에 절연막(소위 유전체막)(111)을 형성하며, 또한 절연막(111) 상에 폴리실리콘막에 의한 상부 전극(112)을 형성하여 구성된다. 그리고, 상부 전극(112)을 피복하도록 제 2 층간 절연막(128)이 형성되고, 제 2 층간 절연막(128)의 상부 전극(112)에 대응한 위치에 형성한 개구부를 통해 상부 전극(112)에 접속하는 배선(130)이 형성되며, 제 1 및 제 2 층간 절연막(126 및 128)의 하부 전극(113)에 대응한 위치에 형성한 개구부를 통해 하부 전극(113)에 접속하는 배선(131)이 형성된다.
이 MIS 용량(101)으로는 제 1 층간 절연막(126)의 개구부(127)의 면적에 의해 실효 면적을 결정하고, 개구부(127) 내에 설치된 절연막(유전체막)(111)의 막질, 막 두께에 의해 용량치 결정을 행하고 있다. 그러나, 실제로는 개구부(127) 주변부에 있어서도 제 1 층간 절연막(126) 및 절연막(유전체막)(111)을 끼워 상부 전극(112)과 하부 전극(113) 사이에서 기생 용량이 발생한다. 이 기생 용량은 개구부(127) 주변부의 상부 전극(112), 절연막(유전체막)(111)의 주변 길이에 비례하여 전체 용량치에 가산된다.
한편, 종래의 반도체 장치에 있어서, 그 MIS 용량의 용량치의 사용 범위는 1pF 오더 이상 정도인 것이 많으며, 특히, 100fF 이하의 사용 범위에서의 용량치의 사용은 상정되는 것이 거의 없었다. 특히, 통상의 MIS 용량에 요구되는 성능은 사용 빈도가 높은 용량치, 즉, pF 내지 nF 오더의 영역에 있어서, 회로 면적의 축소 견지로부터, 가능한 한 단위 면적당 용량치가 높고, 면적이 작으며, 고정밀도, 고신뢰성을 갖는 것이다. 이 요구에 응하기 위해, 통상의 MIS 용량의 형성 기술로는 고유전율이고 신뢰성 면에서도 유리한 질화 실리콘(Si3N4)막(막 두께=20nm 내지 50nm 정도)을 유전체막으로서 사용하는 경우가 많다. 이러한 구조의 MIS 용량에 있어서는 단위 면적당 용량치가 1fF/㎛2 내지 3fF/㎛2 정도이다.
최근, 예를 들면, 광 디스크(CD, DVD 등)의 광학 픽업용 회로, 소위 PDIC(포토다이오드 집적 회로)에서는, 신호 처리의 고속화에 따라, 보다 고주파화되어, 회로 내에서의 MIS 용량으로서 용량치 100fF 이하의 영역에서의 MIS 용량이 요구되어 왔다.
도 5에 도시하는 PDIC의 회로 구성을 사용하여 용량치 100fF 이하의 영역에서의 MIS 용량의 사용 예를 설명한다. 도 5에 도시하는 바와 같이, 일반적인 PDIC(140)는 전류원이 되는 포토다이오드(141)와 전류-전압 변환 회로(소위 IV 앰플리파이어)(142)로 이루어진다. 포토다이오드(141)는 등가적으로 접합 용량(CPD)과 광 전류(iPD)로 구성된다. 전류-전압 변환 회로(142)는 차동 증폭기(A)를 갖고, 차동 증폭기(A)의 비반전 입력 단자에 소정의 바이어스 전압(Vc)이 주어지며, 반전 입력 단자에 배선(143)을 통해 포토다이오드(141)의 캐소드가 접속된다. 차동 증폭기(A)의 반전 입력 단자와 출력 전압(vo)이 얻어지는 출력 단자(tOUT) 사이에 저항(Rt)과 용량(Ct)이 병렬 접속된다. CH는 배선 용량이다.
전류-전압 변환 회로(142)에서의 주파수는, 도면 중의 저항(Rt), 용량(Ct)으로부터 식 1로 표현된다.
〔식 1〕
f = 1/(2π·Rt·Ct)
예를 들면, 포토다이오드의 수광 감도 S;0.4A/W, 레이저 파워 P;10㎼에 있어서, 출력 전압 vo;300mV 필요하다고 하면,
Rt = vo / iPD = 300e-3 / (0.4×10e-6)
= 75000Ω = 75kΩ
가 된다.
최근의 광 디스크(CD, DVD 등)의 판독/기록 속도의 고속화에 따라, PDIC(140)의 주파수 특성 향상이 요구되고 있으며, 예를 들면, 10배속 DVD의 컷오프(cutoff) 주파수 fc=100MHz 정도가 필요해진다.
PDIC(140)의 fc가 전류-전압 변환 회로(142)의 주파수 특성에서 거의 율속(律速)하고 있다고 가정하면, 상기 〔식 1〕로부터,
100MHz = 1 / (2π·75kΩ·Ct)
Ct = 2.1e-14〔F〕= 21〔fF〕
정도의 MIS 용량(Ct)이 필요해진다.
그러나, 종래의 MIS 용량(101)을 사용한 경우, 사용 범위에서 상정하고 있지 않은 1pF 이하인 용량치 영역에서는, MIS 용량의 실효 면적(소위 개구부(127)의 면적)에 의해 형성되는 용량에 대한 MIS 용량의 주변부의 기생 용량 비율이 급증한다. 바꾸어 말하면, 1pF 정도 이하가 되면, MIS 용량의 주변 길이/면적비 증대에 따라 주변부의 기생 용량의 영향이 커진다. 그에 따라, 상기 기생 용량 격차에 기인하는 MIS 용량의 격차(소위 용량치의 제어성)의 악화가 현저해진다. 현행의 제조 프로세스에서의 MIS 용량을 예로 취하면, 용량치가 10fF에서의 격차가 ±50% 정도로 되어 있다(도 2의 제 2 MIS 용량의 곡선 Ⅱ 참조).
이러한 사정으로부터, 반도체 장치로서, 용량치가 큰(예를 들면 100fF를 넘는 영역) MIS 용량과, 용량치가 작은(예를 들면, 100fF 이하의 영역) MIS 용량을 공통의 반도체 기체 상에 탑재시킨 반도체 장치의 개발이 필요하게 되며, 그 때, 각 MIS 용량의 점유 면적을 집적 회로에서의 허용할 수 있는 소정 범위 이내에서 작게 억제하면서, 용량치 격차를 실용 범위 내로 억제하며, 또한, 제조 공정을 증가시키지 않고 이 종류의 반도체 장치 제조를 가능하게 하는 것이 요구되어 왔다.
본 발명은 상기 과제를 해결하기 위해 이루어진 반도체 장치 및 그 제조 방법이다.
본 발명의 반도체 장치는 기판에 형성된 제 1 절연체 용량과, 기판에 형성된 것으로 제 1 절연체 용량보다도 용량이 큰 제 2 절연체 용량을 구비한 반도체 장치에 있어서, 제 1 절연체 용량은 기판에 형성된 제 1 도전체 영역과, 층간 절연막과 제 1 절연체 용량의 유전체막을 겸용하는 것으로 제 1 도전체 영역 상에 형성된 제 1 절연막과, 제 1 절연체 용량의 유전체막의 일부 및 제 2 절연체 용량의 유전체막이 되는 것으로 제 1 절연막 상에 형성된 제 2 절연막과, 제 2 절연막 상에 형성된 제 1 도전체막으로 이루어지며, 제 1 절연체 용량의 용량이 상기 제 1 도전체막의 형성 면적에 의해 결정되는 것이다.
제 1 절연막은 단층 또는 복수층의 산화 실리콘층으로 형성하며, 제 2 절연막은 질화 실리콘층으로 형성할 수 있다.
제 1 절연체 용량의 용량치로서는 100fF 이하로 할 수 있다.
또한, 제 1 절연체 용량의 용량치를 100fF 이하로 하고, 제 2 절연체 용량의 용량치를 100fF를 넘는 값으로 할 수 있다.
상기 반도체 장치에서는 제 1 절연체 용량의 유전체막을 제 1 절연막과 제 2 절연막으로 구성하여 유전체막의 후막화(厚膜化)를 도모하고, 또한, 예를 들면, 제 2 절연막을 질화 실리콘막으로 형성하고, 제 1 절연막을 제 2 절연막보다도 낮은 유전율을 갖는 산화 실리콘층으로 형성함으로써, 단위 면적당 용량치를 낮게 하여 MIS 용량 면적을 크게 하여, 저용량 영역에서의 주변 길이/면적비를 작게 한다. 상부 전극(즉, 도전체막)의 면적에 의해 제 1 절연체 용량의 용량치를 결정함으로써, 주변에 발생하는 기생 용량 자체를 작게 한다. 제 1 절연체 용량은 이러한 구성을 사용함으로써, 10fF대 내지 100fF대의 저용량 영역에 대응한 고정밀도의 절연체 용량으로 되어 있다. 따라서, 제 1 절연체 용량은 그 점유 면적을 집적 회로에서의 허용할 수 있는 소정 범위 이내로 작게 억제하면서, 용량치 격차를 실용 범위 내로 억제하고, 요구되는 용량치 100fF 이하 정도의 저용량 영역에 대응할 수 있고, 또한 고정밀도이며 신뢰성에 뛰어난 것이 된다. 또한, 종래의 MIS 용량에 사용하고 있는 질화 실리콘막을 유전체막의 일부로서 사용하고 있기 때문에, MIS 용량의 신뢰성에 관련되는 유전체막의 막질 면에서도 종래의 MIS 용량과 동등 이상의 막질인 것을 기대할 수 있다.
본 발명에서는 상기 반도체 장치에 있어서, 제 1 절연체 용량의 하부 전극이 되는 제 1 도전체 영역과, 제 2 절연체 용량의 하부 전극이 되는 제 2 도전체 영역을 동일 도전체 영역에서 형성하고, 제 1 절연체 용량의 유전체막 일부와, 제 2 절연체 용량의 용량을 결정하는 개구부를 갖는 절연막을 제 1 절연막으로 형성하며, 제 1 절연체 용량의 유전체막의 기타 부분과, 제 2 절연체 용량의 유전체막을 제 2 절연막으로 형성하며, 제 1 절연체 용량의 상부 전극과 제 2 절연체 용량의 상부 전극을 동일 도전체층으로 형성하여 구성한다.
이렇게 구성함으로써, 100fF 이하의 저용량치를 갖는 제 1 절연체 용량과 100fF를 넘는 고용량치를 갖는 제 2 절연체 용량을 동일 기판에 구비한 반도체 장치를 공정수를 증가시키지 않고 제조할 수 있다.
본 발명의 반도체 장치의 제조 방법은, 반도체 기판에 다른 단위 용량치를 갖는 제 1 절연체 용량과 제 2 절연체 용량을 형성하는 반도체 장치의 제조 방법에 있어서, 반도체 기판에 불순물을 도핑하여 제 1 도전체 영역과 제 2 도전체 영역을 형성하는 공정과, 제 1 도전체 영역 위 및 제 2 도전체 영역 위에 층간 절연막과 제 1 절연체 용량의 유전체막을 겸용하는 제 1 절연막을 형성하는 공정과, 제 2 유전체 영역 상에서의 제 1 절연막에 개구부를 형성하는 공정과, 제 1 절연막 위 및 상기 개구부 내에 제 1 절연체 용량의 유전체막의 일부 및 제 2 절연체 용량의 유전체막이 되는 제 2 절연막을 형성하는 공정과, 제 2 절연막 상에 제 1 절연체 용량 및 제 2 절연체 용량의 각 상부 전극이 되는 도전체막을 형성하는 공정을 구비하며, 제 1 절연체 용량의 용량을 도전체막의 형성 면적에 의해 결정한다.
제 1 절연막으로서는 단층 또는 복수층의 산화 실리콘층으로 형성하고, 제 2 절연막으로서는 질화 실리콘층으로 형성할 수 있다.
상기 반도체 장치의 제조 방법에서는, 제 1 절연체 용량의 유전체를 제 1 절연막과 제 2 절연막으로 형성하기 때문에, 유전체막의 막 두께화를 도모할 수 있고, 또한, 예를 들면, 제 2 절연막을 질화 실리콘막으로 형성하고, 제 1 절연막을 제 2 절연막보다도 낮은 유전율을 갖는 산화 실리콘층으로 형성하기 때문에, 단위 면적당 용량치가 낮아지고 또한 MIS 용량 면적이 커지며, 저용량 영역에서의 주변 길이/면적비가 작아진다. 또한, 상부 전극(도전체막)의 면적에 의해 용량치를 결정하기 때문에, 주변에 발생하는 기생 용량 자체가 작아진다. 이러한 제조 방법을 사용함으로써, 10fF대 내지 100fF대의 저용량 영역에 대응한 고정밀도의 절연체 용량이 제작된다. 따라서, 요구되는 용량치 100fF 이하 정도의 저용량 영역에 대응한 제 1 절연체 용량을 정밀도 좋고 신뢰성이 뛰어난 상태로 형성하는 것이 가능하다.
또한, 종래의 MIS 용량에 사용하고 있는 질화 실리콘막을 유전체의 일부로서 사용하고 있기 때문에, MIS 용량의 신뢰성에 관련되는 유전체막의 막질 면에서도 종래의 MIS 용량과 동등 이상의 막질인 것을 기대할 수 있다. 또한, 통상의 바이폴라 트랜지스터 프로세스로부터 공정수를 증가하지 않고 형성할 수 있다.
제 1 절연체 용량을 형성하기 위해 제 2 절연체 용량을 형성하는 공정에 대해 새로운 공정을 추가할 필요가 없기 때문에, 프로세스적 부하가 걸리지 않는다.
이상에 의해, 2종류의 다른 구조의 절연체 용량을, 각 용량이 담당하는 용량치 영역마다, 즉, 100fF를 넘는 값의 영역과 100fF 이하의 영역으로 구분할 수 있어, 종래와 비교하여 보다 광범위하고 고정밀도의 절연체 용량을 제공할 수 있다.
도 1은 본 발명의 반도체 장치에 관련되는 실시예를 도시하는 개략 구성도.
도 2는 제 1, 제 2 MIS 용량의 용량치와 그 격차의 관계를 도시하는 도면.
도 3a는 본 발명의 반도체 장치의 제조 방법에 관련되는 실시예를 도시하는 제조 공정 단면도.
도 3b는 본 발명의 반도체 장치의 제조 방법에 관련되는 실시예를 도시하는 제조 공정 단면도.
도 3c는 본 발명의 반도체 장치의 제조 방법에 관련되는 실시예를 도시하는 제조 공정 단면도.
도 3d는 본 발명의 반도체 장치의 제조 방법에 관련되는 실시예를 도시하는 제조 공정 단면도.
도 3e는 본 발명의 반도체 장치의 제조 방법에 관련되는 실시예를 도시하는 제조 공정 단면도.
도 3f는 본 발명의 반도체 장치의 제조 방법에 관련되는 실시예를 도시하는 제조 공정 단면도.
도 4는 종래의 MIS 용량을 도시하는 개략 구성 단면도.
도 5는 PDIC의 회로 구성을 도시하는 개략 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 기판 2 : 제 1 절연체 용량
3 : 제 2 절연체 용량 11 : 반도체 기판
12 : 애피택셜층 13 : LOCOS
14 : 소자 분리 확산층 15 : 제 1 도전체 영역
16 : 제 2 도전체 영역 21 : 제 1 절연막
22 : 개구부 23 : 제 2 절연막(질화 실리콘막)
24 : 유전체막 25 : 유전체막
26 : 도전체막 27, 28 : 상부 전극
31 : 층간 절연막(산화 실리콘막)
32, 33, 34, 35 : 개구부 44, 45 : 배선
본 발명의 반도체 장치에 관련되는 실시예를 도 1의 개략 구성 단면도에 의해 설명한다. 도 1에서는 일례로서, 기존의 바이폴라 IC 내에 형성되어 있는 절연체 용량, 소위 MIS 용량을 도시한다.
도 1에 도시하는 바와 같이, P형 반도체 기판(11) 상에는 N형 애피택셜층(12)이 형성되어 있다. 이 애피택셜층(12)에는 소자 분리 영역이 되는 LOCOS(13)와 그 하부에 P형 확산층으로 이루어지는 소자 분리 확산층(14)이 형성되어 있다. 이 소자 분리 확산층(14)은 반도체 기판(11)에 이르도록 형성되어 있다. 또한, 상기 소자 분리 영역에서 구분된 상기 애피택셜층(12)에는 N형 불순물을 도핑하여 이루어지는 제 1 도전체 영역(15)과 제 2 도전체 영역(16)이, 예를 들면, 기판(1) 표면으로부터의 확산 깊이=Xj=0.5㎛ 정도, 농도가 1×1018개/㎤ 내지 1×1020개/㎤ 정도의 N+형 확산층으로 형성되어 있다. 이 제 1 도전체 영역(15)이 제 1 MIS 용량의 하부 전극이 되며, 상기 제 2 도전체 영역(16)이 제 2 MIS 용량의 하부 전극이 된다. 이렇게 하여, 기판(1)이 구성된다.
상기 기판(1)(애피택셜층(12))의 표면에는 층간 절연막 및 제 1 절연체 용량(이하, 제 1 MIS 용량이라 한다)의 유전체막의 일부가 되는 제 1 절연막(21)이, 예를 들면, 150nm 정도의 두께의 산화 실리콘막으로 형성되어 있다. 또한, 상기 산화 실리콘막은 막질 신뢰성이나 실리콘 계면의 안정성을 고려하여, 900℃ 정도의 열 산화에 의해 열 산화막을, 예를 들면, 50nm 정도의 두께로 형성한 후, 화학적 기상 성장법에 의해, 산화 실리콘막을, 예를 들면, 100nm 정도의 두께로 형성한 복수층의 산화 실리콘막이어도 문제는 없다.
제 2 절연체 용량(이하, 제 2 MIS 용량이라 한다)의 형성 영역의 상기 제 1 절연막(21)에는 개구부(22)가 형성되어 있다. 상기 제 1 절연막(21) 위 및 개구부(22)의 내면에는 제 1 MIS 용량의 유전체의 일부 및 제 2 MIS 용량의 유전체막에 사용하는 제 2 절연막이, 예를 들면, 40nm 정도 두께의 질화 실리콘막(23)으로 형성되어 있다. 이 제 2 절연막(23)은 유전체막으로서 기능하는 소정의 크기로 패터닝되어 있다. 이렇게, 상기 제 1 절연막(21)과 상기 제 2 절연막(23)으로 제 1 MIS 용량의 유전체막(24)이 형성되어 있다. 또한, 제 2 MIS 용량의 유전체막(25)은 상기 제 2 절연막(23)으로 형성되어 있다. 이로써, 제 1 MIS 용량의 막질 신뢰성은 적어도 제 2 MIS 용량의 막질 신뢰성과 동등 이상이 된다.
또한, 상기 제 1 MIS 용량이 되는 영역의 제 2 절연막(23) 상에는 상부 전극(27)이 되는 도전체막(26)이, 예를 들면, 폴리실리콘을 200nm 정도의 두께로 퇴적하여 형성되어 있다. 또한, 상기 제 2 MIS 용량이 되는 영역의 제 2 절연막(23) 상에는 상부 전극(28)이 되는 도전체막(26)이, 예를 들면, 폴리실리콘을 200nm 정도의 두께로 퇴적하여 형성되어 있다.
즉, 제 1 MIS 용량(2)은 상기 제 1 도전체 영역(15)과 제 1 절연막(21)(산화 실리콘막)과 제 2 절연막(23)(질화 실리콘막)과 상부 전극(27)으로 구성되며, 제 2 MIS 용량(3)은 제 2 도전체 영역(16)과 제 2 절연막(23)(질화 실리콘막)과 상부 전극(28)으로 구성되어 있다. 또한, 상기 상부 전극(27, 28)을 구성하는 폴리실리콘막은 이온 주입 기술 등에 의해 불순물을 주입하여 저항율을 낮춘 것을 사용하고 있다. 그리고, 제 1 MIS 용량(2)의 실효 면적은 상부 전극(27)의 면적에 의해 결정된다. 또한, 제 2 MIS 용량(3)의 실효 면적은 개구부(22)의 개구 면적에 의해 결정된다. 또한, 상기 폴리실리콘막은 통상 사용되고 있는 폴리실리콘 저항 등과 겸용하는 것이 가능하다.
또한, 상기 제 1, 제 2 MIS 용량(2, 3)을 덮도록 제 1 절연막(21) 상에는 층간 절연막이 되는 산화 실리콘막(31)이, 예를 들면, 300nm 정도의 막 두께로 형성되어 있다. 상기 상부 전극(27, 28) 상의 상기 산화 실리콘막(31)에는 개구부(32, 33)가 형성되어 있는 것과 함께, 상기 제 1, 제 2 도전체 영역(15, 16)으로 통하는 개구부(34, 35)도 형성되어 있다.
또한, 상기 개구부(32, 33)를 통해 상부 전극(27, 28)에 접속하는 배선(42, 43)이 형성되어 있는 것과 함께, 상기 개구부(24, 35)를 통해 제 1, 제 2 도전체 영역(15, 16)에 접속하는 배선(44, 45)이 형성되어 있다. 그 때, 배선(42)이 상부 전극(27)에 비해 내측에 형성되어 있음으로써, 배선(42)에 의한 기생 용량의 영향을 극히 작게 할 수 있다. 하부 전극 추출 배선(44, 45)도 디자인 룰에서의 최소 폭으로 함으로써 기생 용량의 영향을 극히 작게 할 수 있다.
이상 설명한 바와 같이, 단위 면적당 용량치가, 예를 들면, 1.6fF/㎛2인 종래 구조의 제 2 MIS 용량(유전체막에 두께가 40nm인 질화 실리콘막을 사용한 MIS 용량)(3)과, 단위 면적당 용량치가 0.2fF/㎛2인 제 1 MIS 용량(유전체막에 두께가 150nm인 산화 실리콘막과 두께가 40nm인 질화 실리콘막을 사용한 MIS 용량)(2)의 다른 단위 면적당 용량치를 갖는 2종류의 MIS 용량이 동일 기판 상에 탑재되어 반도체 장치를 구성하고 있다.
상기 반도체 장치에서는 제 1 절연체 용량(2)의 유전체막(24)을 제 1 절연막(산화 실리콘막)(21)과 제 2 절연막(질화 실리콘막)(23)으로 구성하여 유전체막(24)의 후막화를 도모하고, 또한, 예를 들면, 제 2 절연막(23)을 질화 실리콘막으로 형성하며, 제 1 절연막(21)을 제 2 절연막(23)보다도 낮은 유전율을 갖는 산화 실리콘막으로 형성함으로써, 단위 면적당 용량치를 낮게 하고 또한 MIS 용량 면적을 크게 하여, 저용량 영역에서의 주변 길이/면적비를 작게 한다. 또한, 제 1 MIS 용량(2)은 한쪽 전극(즉, 상부 전극(27)이 되는 도전체막(26))의 면적에 의해 용량치를 결정함으로써, 주변에 발생하는 기생 용량 자체를 작게 한다. 이러한 구조를 사용함으로써, 10fF대 내지 100fF대의 저용량 영역에 대응한 고정밀도의 MIS 용량으로 되어 있다.
또한, 종래의 MIS 용량에 사용하고 있는 질화 실리콘막을 유전체막(24)의 일부로서 사용하고 있기 때문에, 제 1 MIS 용량(2)의 신뢰성에 관련되는 유전체막(24)은 그 막질 면에서도 종래의 MIS 용량과 동등 이상의 막질인 것을 기대할 수 있다.
다음으로, 제 1, 제 2 MIS 용량(2, 3)의 용량치와 그 격차의 관계를 도 2에 따라 설명한다. 도 2에서는 세로 축에 용량 격차를 도시하며, 가로 축에 각 MIS 용량의 용량치를 도시한다. 곡선 I는 제 1 MIS 용량, 곡선 Ⅱ는 제 2 MIS 용량을 도시한다.
도 2에 도시하는 바와 같이, 제 1, 제 2 MIS 용량에 대한 프로세스 격차(각 막 두께 격차/패터닝 격차 등)를 동등하다고 간주한 경우, 용량 계산치가 10fF 내지 100fF인 영역에서는 분명히 제 1 MIS 용량(2)의 격차는 22% 내지 18% 정도로 제 2 MIS 용량(3)보다도 정밀도가 우수한 것을 알 수 있다.
여기서, 제 1 MIS 용량(2)은 소정의 용량치 이하인 영역에서 사용되며, 제 2 MIS 용량(3)은 소정의 용량치를 넘은 영역에서 사용된다. 이 소정의 용량치는 제 1 MIS 용량(2) 및 제 2 MIS 용량(3) 각각의 제조 프로세스 격차 등에 기인하는 용량의 격차 예상이 동일해지는 용량치를 기준으로 결정된다. 도 2의 경우, 이러한 소정의 용량치는 100fF이다. 즉, 제 1 MIS 용량(2)은 용량치 100fF 이하의 영역에서 사용되며, 제 2 MIS 용량(3)은 용량치 100fF를 넘는 영역에서 사용된다.
다음으로, 본 발명의 반도체 장치의 제조 방법에 관련되는 실시예를 도 3의 제조 공정 단면도에 의해 설명한다. 도 3에서는 일례로서, 기존의 바이폴라 IC 내에 형성되어 있는 MIS 용량을 도시한다. 또한, 상기 도 1에 의해 설명한 구성 부품과 동일한 것에는 동일 부호를 부여한다.
도 3a에 도시하는 바와 같이, P형 반도체 기판(11) 상에 N형 애피택셜층(12)을 형성한다. 그 후, 소자 분리 영역을, 예를 들면, LOCOS(13)를 형성함과 함께, 그 하부에 P형 확산층으로 이루어지는 소자 분리 확산층(14)을 형성하여 구성한다. 또한, 상기 N형 애피택셜층(12) 중에 N형 불순물을 도핑하여, 기판(1) 표면으로부터의 확산 깊이 Xj=0.5㎛ 정도, 농도가 1×1018개/cm3 내지 1020개/cm3 정도의 N+형의 제 1 도전체 영역(15)과 제 2 도전체 영역(16)을 형성한다. 이 제 1 도전체 영역(15)이 제 1 MIS 용량의 하부 전극이 되며, 상기 제 2 도전체 영역(16)이 제 2 MIS 용량의 하부 전극이 된다. 이렇게 하여, 기판(1)을 구성한다.
이어서, 상기 기판(1)(애피택셜층(12))의 표면에 층간 절연막 및 제 1 절연체 용량(이하 제 1 MIS 용량이라 한다)의 유전체막의 일부가 되는 제 1 절연막(21)을, 예를 들면, 150nm 정도 두께의 산화 실리콘막으로 형성한다. 또한, 산화 실리콘막은, 막질 신뢰성이나 실리콘 계면의 안정성을 고려하여, 900℃ 정도의 열 산화에 의해 형성된 열 산화막을, 예를 들면, 50nm 정도의 두께로 형성한 후, 화학적 기상 성장법에 의해 산화 실리콘막을, 예를 들면, 100nm 정도의 두께로 형성하는 구조의 복수층이어도 문제는 없다.
이어서, 도 3b에 도시하는 바와 같이, 통상의 리소그래피 기술과 에칭 기술을 사용하여, 제 2 절연체 용량(이하, 제 2 MIS 용량이라 한다)의 형성 영역 상의 상기 제 1 절연막(21)에 개구부(22)를 형성한다. 그 후, 상기 제 1 절연막(21) 위 및 개구부(22)의 내면에 제 1 MIS 용량의 유전체막의 일부 및 제 2 MIS 용량의 유전체막에 사용하는 제 2 절연막(23)을, 예를 들면, 40nm 정도 두께의 질화 실리콘막으로 형성한다.
이어서, 도 3c에 도시하는 바와 같이, 통상의 리소그래피 기술과 에칭 기술을 사용하여, 상기 제 2 절연막(23)의 패터닝을 행한다. 그리고, 상기 제 1 절연막(산화 실리콘막)(21)과 상기 제 2 절연막(질화 실리콘막)(23)으로 제 1 MIS 용량의 유전체막(24)을 형성한다. 또한, 제 2 MIS 용량의 유전체막(25)은 상기 제 2 절연막(질화 실리콘막)(23)이 된다. 이로써, 제 1 MIS 용량의 막질 신뢰성은 적어도 제 2 MIS 용량의 막질 신뢰성과 동등 이상이 된다.
다음으로, 도 3d에 도시하는 바와 같이, 화학적 기상 성장법에 의해, 도전체막(26)을, 예를 들면, 폴리실리콘을 200nm 정도의 두께로 퇴적하여 형성한다. 이어서, 기존의 리소그래피 기술과 에칭 기술을 사용하여 상기 유전체막(26)을 패터닝하여 각 MIS 용량의 상부 전극(27, 28)을 형성한다.
즉, 제 1 MIS 용량(2)은 상기 제 1 도전체 영역(15)과 제 1 절연막(산화 실리콘막)(21)과 제 2 절연막(질화 실리콘막)(23)과 상부 전극(27)으로 구성되며, 제 2 MIS 용량(3)은 제 2 도전체 영역(16)과 제 2 절연막(질화 실리콘막)(23)과 상부 전극(28)으로 구성된다.
또한, 상기 상부 전극(27, 28)을 구성하는 폴리실리콘막은 이온 주입 기술 등에 의해 불순물을 주입하여 저항율을 낮춘 것을 사용한다. 그리고, 제 1 MIS 용량(2)의 실효 면적은 상부 전극(27)의 면적에 의해 결정된다. 또한, 제 2 MIS 용량(3)의 실효 면적은 개구부(22)의 개구 면적에 의해 결정된다. 또한, 상기 폴리실리콘막은 통상 사용되고 있는 폴리실리콘 저항 등과 겸용하는 것이 가능하다.
다음으로, 도 3e에 도시하는 바와 같이, 제 1, 제 2 MIS 용량(2, 3)을 덮도록 제 1 절연막(21) 상에 층간 절연막이 되는 산화 실리콘막(31)을, 예를 들면, 300nm 정도의 막 두께로 형성한다. 계속하여, 리소그래피 기술과 에칭 기술을 사용하여, 상기 상부 전극(27, 28) 상의 상기 산화 실리콘막(31)에 개구부(32, 33)를 형성함과 함께, 상기 제 1, 제 2 도전체 영역(15, 16)으로 통하는 개구부(34, 35)를 형성한다.
다음으로, 도 3f에 도시하는 바와 같이, 예를 들면, 스퍼터링이나 화학적 기상 성장법 등의 성막 기술을 사용하여, 배선층(41)을, 예를 들면, 알루미늄계 금속막으로 형성한다. 또한, 필요에 따라서, 배리어 메탈층이나 밀착층을 형성하는 것이 바람직하다. 그리고, 리소그래피 기술과 반응성 이온 에칭 기술 등을 사용하여, 상기 배선층(41)을 가공하여, 상부 전극(27, 28)에 접속하는 배선(42, 43) 및 제 1, 제 2 도전체 영역(15, 16)에 접속하는 배선(44, 45)을 형성한다. 그 때, 배선(42)을 상부 전극(27)에 비해 내측에 형성함으로써, 배선(42)에 의한 기생 용량의 영향을 극히 작게 할 수 있다. 하부 전극 추출 배선(44, 45)도 디자인 룰에서의 최소 폭으로 하여 기생 용량의 영향을 극히 작게 한다. 그 후, 기존의 배선 프로세스를 사용하여 배선의 가공을 행한다.
이상 설명한 바와 같이, 제 1, 제 2 MIS 용량(2, 3)에 있어서는, 단위 면적당 용량치가 1.6fF/㎛2인 종래 구조의 제 2 MIS 용량(유전체막에 두께가 40nm인 질화 실리콘막을 사용한 MIS 용량)(3)과, 단위 면적당 용량치가 0.2fF/㎛2인 제 1 MIS 용량(유전체막에 두께가 150nm인 산화 실리콘막과 두께가 40nm인 질화 실리콘막을 사용한 MIS 용량)(2)의 다른 단위 면적당 용량치를 갖는 2종류의 MIS 용량을 동시에 형성하는 것이 가능해진다.
상기 반도체 장치의 제조 방법에서는, 제 1 MIS 용량(2)의 유전체막(24)을 제 1 절연막(21)과 제 2 절연막(23)으로 형성하기 때문에, 유전체막(24)의 후막화를 도모할 수 있고, 또한, 예를 들면, 제 2 절연막(23)을 질화 실리콘막으로 형성하며, 제 1 절연막(21)을 제 2 절연막보다도 낮은 유전율을 갖는 산화 실리콘층으로 형성하기 때문에, 단위 면적당 용량치가 낮아지고 또한 MIS 용량 면적이 커지며, 저용량 영역에서의 주변 길이/면적비가 작아진다. 또한, 제 1 MIS 용량(2)의 상부 전극(27)(도전체막(26))의 면적에 의해 용량치를 결정하기 때문에, 주변에 발생하는 기생 용량 자체가 작아진다.
이러한 제조 방법을 사용함으로써, 10fF대 내지 100fF대의 저용량 영역에 대응한 고정밀도의 MIS 용량이 제작된다. 또한, 종래의 MIS 용량에 사용하고 있는 질화 실리콘막을 유전체막의 일부로서 사용하고 있기 때문에, MIS 용량의 신뢰성에 관련되는 유전체막은 그 막질 면에서도 종래의 MIS 용량과 동등 이상의 막질인 것을 기대할 수 있다. 또한, 통상의 바이폴라 트랜지스터 프로세스로부터 공정수를 증가하지 않고 형성할 수 있다.
상술한 바와 같이, 본 발명의 반도체 장치에 의하면, 제 1 절연막과 제 2 절연막으로 제 1 MIS 용량의 유전체막을 구성하여 유전체의 막 두께화를 도모할 수 있고, 또한 단위 면적당 용량치를 낮게 하고 MIS 용량 면적을 크게 하여, 저용량 영역에서의 주변 길이/면적비를 작게 한다. 또한, 상부 전극이 되는 도전체막의 형성 면적으로 제 1 MIS 용량의 용량치를 결정하고 있기 때문에, 제 1 MIS 용량은 요구되는 용량치 100fF 이하 정도의 저용량 영역에 대응할 수 있다. 또한, 주변에 발생하는 기생 용량 자체를 작게 하고 있기 때문에, 고정밀도이고 또한 신뢰성이 뛰어난 것으로 되어 있다. 또한, 종래의 MIS 용량에 사용하고 있는 질화 실리콘막을 유전체막의 일부로서 사용하고 있기 때문에, MIS 용량의 신뢰성에 관련되는 유전체막은 그 막질 면에서도 종래의 MIS 용량과 동등 이상의 막질인 것을 기대할 수 있다.
본 발명의 반도체 장치의 제조 방법에 의하면, 요구되는 용량치 100fF 이하 정도의 저용량 영역에 대응한 제 1 절연체 용량을 정밀도 좋게, 또한 신뢰성이 뛰어난 상태로 형성하는 것이 가능하다. 또한, 제 1 절연체 용량을 형성하기 위해 제 2 절연체 용량을 형성하는 공정에 대해 새로운 공정을 추가할 필요가 없기 때문에, 프로세스적 부하가 걸리지 않는다.
본 발명에 의하면, 용량치가 큰(예를 들면, 100fF를 넘는 영역) MIS 용량과, 용량치가 작은(예를 들면, 100fF 이하인 영역) MIS 용량을 공통의 반도체 기체 상에 탑재시킨 반도체 장치를 제공할 수 있으며, 그 때, 각 MIS 용량의 점유 면적을 집적 회로에서의 허용할 수 있는 소정 범위 내에서 작게 억제하면서, 용량치 격차를 실용 범위 내로 억제하며, 또한 제조 공정을 증가시키지 않고 이 종류의 반도체 장치 제조를 가능하게 한다.

Claims (7)

  1. 기판에 형성된 제 1 절연체 용량과, 상기 기판에 형성된 것으로 상기 제 1 절연체 용량보다도 용량이 큰 제 2 절연체 용량을 구비한 반도체 장치에 있어서,
    상기 제 1 절연체 용량은, 상기 기판에 형성된 제 1 도전체 영역과, 층간 절연막과 제 1 절연체 용량의 유전체막을 겸용하는 것으로 상기 제 1 도전체 영역 상에 형성된 제 1 절연막과, 제 1 절연체 용량의 유전체막의 일부 및 상기 제 2 절연체 용량의 유전체막이 되는 것으로 상기 제 1 절연막 상에 형성된 제 2 절연막과, 상기 제 2 절연막 상에 형성된 도전체막으로 이루어지며,
    상기 제 1 절연체 용량의 용량이 상기 도전체막의 형성 면적에 의해 결정되는 것을 특징으로 하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 절연막은 단층 또는 복수층의 산화 실리콘층으로 이루어지며, 상기 제 2 절연막은 질화 실리콘층으로 이루어지는 것을 특징으로 하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 절연체 용량의 용량치가 100fF 이하인 것을 특징으로 하는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 절연체 용량의 용량치가 100fF 이하이며, 상기 제 2 절연체 용량의 용량치가 100fF를 넘는 값인 것을 특징으로 하는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 절연체 용량의 하부 전극이 되는 상기 제 1 도전체 영역과 상기 제 2 절연체 용량의 하부 전극이 되는 제 2 도전체 영역이 동일 도전체 영역에서 형성되고, 상기 제 1 절연체 용량의 유전체막 일부와 상기 제 2 절연체 용량의 용량을 결정하는 개구부를 갖는 절연막이 상기 제 1 절연막으로 형성되고, 상기 제 1 절연체 용량의 유전체막의 다른 부분과 상기 제 2 절연체 용량의 유전체막이 상기 제 2 절연막으로 형성되며, 상기 제 1 절연체 용량의 상부 전극과 상기 제 2 절연체 용량의 상부 전극이 동일 도전체막으로 형성되는 것을 특징으로 하는, 반도체 장치.
  6. 반도체 기판에 다른 단위 용량치를 갖는 제 1 절연체 용량과 제 2 절연체 용량을 형성하는 반도체 장치의 제조 방법에 있어서,
    상기 반도체 기판에 불순물을 도핑하여 제 1 도전체 영역과 제 2 도전체 영역을 형성하는 공정과,
    상기 제 1 도전체 영역 위 및 상기 제 2 도전체 영역 위에 층간 절연막과 제 1 절연체 용량의 유전체막을 겸용하는 제 1 절연막을 형성하는 공정과,
    제 2 도전체 영역 상에서의 상기 제 1 절연막의 개구부를 형성하는 공정과,
    상기 제 1 절연막 및 상기 개구부 내에 상기 제 1 절연체 용량의 유전체막의 일부 및 상기 제 2 절연체 용량의 유전체막이 되는 제 2 절연막을 형성하는 공정과,
    상기 제 2 절연막 상에 상기 제 1 절연체 용량 및 상기 제 2 절연체 용량의 각 상부 전극이 되는 도전체막을 형성하는 공정을 구비하며,
    상기 제 1 절연체 용량의 용량을 상기 도전체막의 형성 면적에 의해 결정하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 1 절연막을 단층 또는 복수층의 산화 실리콘층으로 형성하고, 상기 제 2 절연막을 질화 실리콘층으로 형성하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
KR1020017012131A 2000-01-24 2001-01-24 반도체 장치 및 그 제조 방법 Expired - Fee Related KR100758835B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000014288 2000-01-24
JPJP-P-2000-00014288 2000-01-24

Publications (2)

Publication Number Publication Date
KR20010110682A KR20010110682A (ko) 2001-12-13
KR100758835B1 true KR100758835B1 (ko) 2007-09-19

Family

ID=18541766

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020017012131A Expired - Fee Related KR100758835B1 (ko) 2000-01-24 2001-01-24 반도체 장치 및 그 제조 방법

Country Status (7)

Country Link
US (2) US6649958B2 (ko)
EP (1) EP1164640B1 (ko)
JP (1) JP4839562B2 (ko)
KR (1) KR100758835B1 (ko)
DE (1) DE60144265D1 (ko)
TW (1) TW557569B (ko)
WO (1) WO2001054199A1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4257055B2 (ja) * 2001-11-15 2009-04-22 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP4880867B2 (ja) * 2002-04-10 2012-02-22 セイコーインスツル株式会社 薄膜メモリ、アレイとその動作方法および製造方法
JP2004152796A (ja) 2002-10-28 2004-05-27 Toshiba Corp 半導体装置及びその製造方法
JP3944455B2 (ja) * 2003-01-31 2007-07-11 松下電器産業株式会社 半導体装置及びその製造方法
JP2005183696A (ja) * 2003-12-19 2005-07-07 Matsushita Electric Ind Co Ltd 半導体装置
JP2005260163A (ja) 2004-03-15 2005-09-22 Fujitsu Ltd 容量素子及びその製造方法並びに半導体装置及びその製造方法
US7109090B1 (en) * 2005-03-07 2006-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Pyramid-shaped capacitor structure
GB2443677B (en) * 2006-11-07 2011-06-08 Filtronic Compound Semiconductors Ltd A capacitor
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
JP2015133392A (ja) * 2014-01-10 2015-07-23 富士通セミコンダクター株式会社 半導体装置及びその製造方法
CN104851776A (zh) * 2014-02-14 2015-08-19 中芯国际集成电路制造(上海)有限公司 MiS电容器结构及其制造方法
JP2015195337A (ja) * 2014-03-28 2015-11-05 ローム株式会社 ディスクリートキャパシタおよびその製造方法
JP2019071468A (ja) * 2014-03-28 2019-05-09 ローム株式会社 ディスクリートキャパシタおよびその製造方法
JP6819894B2 (ja) * 2016-11-08 2021-01-27 株式会社村田製作所 電子部品

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01235364A (ja) * 1988-03-16 1989-09-20 Nec Corp コンデンサの製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5372429A (en) * 1976-12-09 1978-06-27 Toshiba Corp Non-volatile semiconductor memory unit
FR2493045A1 (fr) * 1980-10-23 1982-04-30 Thomson Csf Structure de capacite dans un circuit integre a deux niveaux de metallisation et procede de fabrication
JPS57190345A (en) * 1981-05-20 1982-11-22 Nec Corp Semiconductor device
US4466177A (en) * 1983-06-30 1984-08-21 International Business Machines Corporation Storage capacitor optimization for one device FET dynamic RAM cell
JPS6018948A (ja) * 1983-07-12 1985-01-31 Nec Corp 半導体集積回路装置
JP2668528B2 (ja) * 1987-01-16 1997-10-27 ローム 株式会社 半導体装置の製造方法
JPH01140653A (ja) * 1987-11-27 1989-06-01 Hitachi Ltd 半導体装置とその製造方法
US4805071A (en) * 1987-11-30 1989-02-14 Texas Instruments Incorporated High voltage capacitor for integrated circuits
US5576565A (en) * 1993-03-31 1996-11-19 Matsushita Electric Industrial Co., Ltd. MIS capacitor and a semiconductor device utilizing said MIS capacitor
US5814850A (en) * 1995-08-22 1998-09-29 Nippon Steel Corporation Semiconductor device including a capacitor responsible for a power supply voltage to semiconductor device and capable of blocking an increased voltage
JP3695029B2 (ja) * 1996-08-14 2005-09-14 ソニー株式会社 半導体装置の製造方法
JP3700298B2 (ja) * 1996-12-10 2005-09-28 ソニー株式会社 半導体装置およびその製造方法
JPH1167927A (ja) * 1997-06-09 1999-03-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3978817B2 (ja) * 1997-07-17 2007-09-19 ソニー株式会社 半導体装置の製造方法
JPH11110992A (ja) * 1997-10-03 1999-04-23 Toshiba Corp 昇圧回路、半導体装置及びその製造方法
JP3738816B2 (ja) * 1999-04-06 2006-01-25 セイコーエプソン株式会社 半導体装置およびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01235364A (ja) * 1988-03-16 1989-09-20 Nec Corp コンデンサの製造方法

Also Published As

Publication number Publication date
US6858513B2 (en) 2005-02-22
DE60144265D1 (de) 2011-05-05
EP1164640B1 (en) 2011-03-23
EP1164640A1 (en) 2001-12-19
US20030006442A1 (en) 2003-01-09
TW557569B (en) 2003-10-11
US6649958B2 (en) 2003-11-18
US20030127675A1 (en) 2003-07-10
WO2001054199A1 (en) 2001-07-26
EP1164640A4 (en) 2007-09-26
KR20010110682A (ko) 2001-12-13
JP4839562B2 (ja) 2011-12-21

Similar Documents

Publication Publication Date Title
KR100758835B1 (ko) 반도체 장치 및 그 제조 방법
US6507063B2 (en) Poly-poly/MOS capacitor having a gate encapsulating first electrode layer
US4805071A (en) High voltage capacitor for integrated circuits
KR100394212B1 (ko) 회로-내장 수광 장치 및 그의 제조 방법
US6143614A (en) Monolithic inductor
CN101901849A (zh) 光半导体装置
US6809396B2 (en) Integrated circuit with a high speed narrow base width vertical PNP transistor
JPH09213917A (ja) 光半導体集積回路装置
JP2004179469A (ja) 光半導体装置
JP4043246B2 (ja) 光半導体集積回路装置
US6121104A (en) Charge cancellation technique for integrated circuit resistors
JP2005109047A (ja) 光半導体集積回路装置及びその製造方法
CN115831941B (zh) 一种薄膜电阻结构
JP4162412B2 (ja) 光半導体集積回路装置
JPH01220856A (ja) 半導体装置
JP2898810B2 (ja) 回路内蔵受光素子およびその製造方法
JP2000200894A (ja) 回路内蔵型受光素子
TWI425609B (zh) 具有嵌入式高密度電容之矽基座
JPH02112272A (ja) 半導体装置
KR0183046B1 (ko) 게이트전극 및 그 제조방법
JP2001144317A (ja) 回路内蔵型受光素子
JPH05218298A (ja) 半導体装置
JP2003264272A (ja) 光半導体集積回路装置およびその製造方法
JPH0574233B2 (ko)
JPH03229457A (ja) 半導体集積回路装置およびその製造方法

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 20010924

Patent event code: PA01051R01D

Comment text: International Patent Application

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20060123

Comment text: Request for Examination of Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20061207

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20070619

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20070910

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20070911

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20100907

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20110906

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20120903

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20120903

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20130830

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20130830

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20140901

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20140901

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20150828

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20150828

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20160902

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20160902

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20170901

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20170901

Start annual number: 11

End annual number: 11

PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20210621