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KR100659624B1 - 역극성 전압 발생 회로 - Google Patents

역극성 전압 발생 회로 Download PDF

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KR100659624B1
KR100659624B1 KR1020050013604A KR20050013604A KR100659624B1 KR 100659624 B1 KR100659624 B1 KR 100659624B1 KR 1020050013604 A KR1020050013604 A KR 1020050013604A KR 20050013604 A KR20050013604 A KR 20050013604A KR 100659624 B1 KR100659624 B1 KR 100659624B1
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South Korea
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semiconductor substrate
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신야 야마세
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산요덴키가부시키가이샤
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Abstract

본 발명은 P형 반도체 기판 위에 형성할 수 있고, 또한 그것을 구성하는 MOS 트랜지스터의 누설 전류를 방지하여, 그 동작을 안정화한 역극성 전압 발생 회로를 제공한다. P형 반도체 기판(50)의 표면에, 제1 및 제2 전하 전송용 MOS 트랜지스터 TR11, TR12, 제1 및 제2 구동용 MOS 트랜지스터 TR13, TR14를 형성한다. TR11, TR13, TR14는 P 채널형으로, 각각 P형 반도체 기판의 표면에 형성된 제1, 제2 및 제3 N웰(51, 58, 62) 내에 형성된다. TR12는 N 채널형으로, P형 반도체 기판(50)의 표면에 형성된다. TR13의 소스에 전원 전압 VH가 인가되고, TR12의 드레인(제2 확산 영역)으로부터 반전된 전압 -VH가 발생된다.
전하 전송용 MOS 트랜지스터, 용량 소자, EE 인버터

Description

역극성 전압 발생 회로{REVERSE POLARITY VOLTAGE GENERATION CIRCUIT}
도 1은 본 발명의 실시예에 따른 역극성 전압 발생 회로의 회로도.
도 2는 본 발명의 실시예에 따른 역극성 전압 발생 회로의 레벨 시프트 회로의 회로도.
도 3은 본 발명의 실시예에 따른 역극성 전압 발생 회로를 구성하는 MOS 트랜지스터의 단면도.
도 4는 본 발명의 실시예에 따른 역극성 전압 발생 회로의 동작 타이밍도.
도 5는 배경 기술에 따른 역극성 전압 발생 회로의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
TR11 : 제1 전하 전송용 MOS 트랜지스터
TR12 : 제2 전하 전송용 MOS 트랜지스터
TR13 : 제1 구동용 MOS 트랜지스터
TR14 : 제2 구동용 MOS 트랜지스터
10 : 용량 소자
15 : EE 인버터
20 : 출력 단자
30 : 타이밍 제어 회로
40, 42 : 인버터
41 : 비교기
본 발명은, 부여된 전압의 역극성 전압을 발생하는 역극성 전압 발생 회로에 관한 것이다.
역극성 발생 회로는, 전원 회로로서, 예를 들면 액티브 매트릭스형 액정 표시 패널에 게이트 신호를 공급하는 액정 드라이버 회로에 이용할 수 있으며, 플러스의 전압(예를 들면, +15V)으로부터 마이너스의 전압(-15V)을 생성하는 것이다.
도 5는, 종래 기술에 따른 역극성 발생 회로의 회로도이다. 이 역극성 전압 발생 회로는, N 채널형의 제1 및 제2 전하 전송용 MOS 트랜지스터 TR21, TR22, 이들 제1 및 제2 전하 전송용 MOS 트랜지스터 TR21, TR22의 온 오프를 제어하는 제1 및 제2 레벨 시프트 회로 LS21, LS22, 하나의 용량 소자(10)(일반적으로는 IC에 외부 접속된 컨덴서) 및, P 채널형의 제1 구동용 MOS 트랜지스터 TR23, N 채널형의 제2 구동용 MOS 트랜지스터 TR24로 이루어진 CMOS 인버터로 구성되는 구동 회로(11)를 구비하고 있다.
또한, 이하의 설명에서는, 제1 및 제2 전하 전송용 MOS 트랜지스터 TR21, TR22를 단순히 TR21, TR22로 기재하고, 제1 및 제2 구동용 MOS 트랜지스터 TR23, TR24를 단순히 TR23, TR24로 기재한다.
이 회로의 동작예를 설명하면 이하와 같다. 우선, 제2 레벨 시프트 회로 LS22에 의해 TR22를 오프한 후에, TR23의 게이트 입력 신호 S23, TR24의 게이트 입력 신호 S24를 로우 레벨(Vss)로 하여, TR23을 온, TR24를 오프시킨다. 그리고, 제1 레벨 시프트 회로 LS21에 의해 TR21을 온 상태로 한다. 이에 의해, 구동 회로(11)의 출력 노드인 노드 N23은 전압 VH로 설정되어, TR21과 TR22의 접속점의 노드 N21은 접지 전압 Vss에 가깝게 된다.
다음으로, TR21을 오프한 후에, TR23의 게이트 입력 신호 S23, TR24의 게이트 입력 신호 S24를 하이 레벨(VH)로 하여 TR23을 오프, TR24를 온시킨다. 그 후, TR22를 온시킴으로써, 용량(10)에 의한 용량 커플링에 의해 노드 N21의 전압이 내려가고, TR22를 통하여 노드 N22로부터 노드 N21로 전류가 흘러, 노드 N22의 전압, 노드 N22에 접속된 출력 단자(20)의 전압이 내려간다.
다음으로, TR22를 오프한 후에, TR23의 게이트 입력 신호 S23, TR24의 게이트 입력 신호 S24를 로우 레벨(Vss)로 하여 TR23을 온, TR24를 오프시킨다. 그리고, 제1 레벨 시프트 회로 LS21에 의해 TR21을 온함으로써 초기 상태로 되돌아간다. 이 동작을 반복함으로써, 노드 N22는 전압 VH의 역극성 전압인 -VH로 된다. 따라서, 이 역극성 전압 발생 회로에 따르면, 플러스의 전압 VH로부터 마이너스의 전압 -VH를 생성할 수 있다.
여기서, 제1 및 제2 레벨 시프트 회로 LS21, LS22의 입력 신호 S21, S22, TR23의 게이트 입력 신호 S23, TR24의 게이트 입력 신호는, 전압 VH를 하이 레벨로 하고, 접지 전압 Vss를 로우 레벨로 하는 전압 논리로 작성되어 있다. 또한, 제1 및 제2 레벨 시프트 회로 LS21, LS22는 TR21, TR22를 확실하게 오프하기 위해, 전압 VH와 접지 전압 Vss의 레벨의 신호를 각각, 전압 VH와 노드 N21의 전압의 레벨의 신호, 전압 VH와 노드 N22의 전압의 레벨의 신호로 변환한다. 또한, 이 회로의 동작이 정상 상태에 이를 때에는, 노드 N21의 전압은 접지 전압 Vss와 -VH 사이에서 스윙하고, 노드 N22의 전압은 -VH로 된다.
상기한 역극성 전압 발생 회로는, N형 반도체 기판을 이용한 CMOS 프로세스에 의해서 작성되어 있었다.
상기 기술에 관련한 문헌으로서, 예를 들면 다음의 특허 문헌 1을 예로 들 수 있다.
특허 문헌 1 : 일본 특개 2001-258241호 공보
통상의 LSI에서는, PN 접합에 역 바이어스를 부여하기 위해서, LSI에 공급되는 전압의 최저 전압을 N 채널 MOS 트랜지스터의 기판에 인가하고 있다. 그러나, 플러스 전압으로부터 마이너스 전압을 발생시키는 역극성 전압 발생 회로에서는, LSI에 공급되는 전압보다도 낮은 전압을 발생시키고 있기 때문에, 그 전압에 접속되는 N 채널 MOS 트랜지스터의 기판은, 그 발생 전압이나, 또는 그것보다도 낮은 전압에 접속할 필요가 있다.
또한, 가령 그 역극성 전압 발생 회로의 발생 전압으로 N 채널형 MOS 트랜지스터의 기판 전압을 통일하면, 소스가 접지 전압 Vss에 접속되어 있는 N 채널형 MOS 트랜지스터(예를 들면 TR21, TR24)는 백 게이트 바이어스가 걸리게 되어, 그 구동 능력의 저하를 초래하게 된다. 따라서, 그와 같은 N 채널형 MOS 트랜지스터는, 각각 P웰에 의해서 서로 분리되어 있었다.
최근, 역극성 전압 발생 회로를 전원 회로로서 LSI에 내장할 필요성이 높아지고 있기 때문에, N형 반도체 기판을 이용한 LSI뿐만 아니라, P형 반도체 기판을 이용한 LSI에도 역극성 전압 발생 회로를 내장화하는 것이 요구된다.
그러나, 도 5의 역극성 전압 발생 회로를 단순히 P형 반도체 기판 위에 형성하려고 하면 다음의 문제가 발생한다. N 채널형 MOS 트랜지스터인 TR21, TR22, T24는 P형 반도체 기판 위에 형성된다. 그리고, 이들 트랜지스터의 기판 전압은 역극성 전압 발생 회로의 출력 전압(TR22의 출력 전압)으로 된다. 그러나, 전원 투입 시(회로의 기동 시)에는 그 전압은 발생하지 않는다. 그렇게 하면, 전원 투입 시에 이들 트랜지스터의 기판 전압이 불안정해져서, 그 기판 전압이 접지 전압 Vss보다 다소 상승해 있으면, 소스가 접지 전압 Vss에 접속되어 있는 트랜지스터(TR21, TR24)에서는, 역 전압의 백 게이트 바이어스 상태로 되어, 임계값 전압의 저하가 발생하여, 트랜지스터의 누설 전류가 발생할 우려가 있다.
본 발명의 역극성 전압 발생 회로는, 제1 확산 영역이 접지된 제1 전하 전송용 MOS 트랜지스터와, 상기 제1 전하 전송용의 MOS 트랜지스터의 제2 확산 영역에 제1 확산 영역이 접속된 제2 전하 전송용 MOS 트랜지스터와, 제1 확산 영역에 전원 전압 VH가 공급된 제1 구동용 MOS 트랜지스터와, 제1 확산 영역이 상기 제1 구동용 MOS 트랜지스터의 제2 확산 영역에 접속되고 제2 확산 영역이 접지된 제2 구동용 MOS 트랜지스터와, 상기 제1 및 제2 전하 전송용 MOS 트랜지스터의 접속점에 한쪽의 단자가 접속되고 상기 제1 및 제2 구동용 MOS 트랜지스터의 접속점에 다른쪽의 단자가 접속된 용량 소자와, 상기 제1 및 제2 전하 전송용 MOS 트랜지스터 및 상기 제1 및 제2 구동용 MOS 트랜지스터의 온 오프를 제어하는 제어 회로를 구비하고, 상기 제2 전하 전송용 MOS 트랜지스터의 제2 확산 영역으로부터, 상기 전원 전압 VH의 극성을 반전한 반전 전원 전압 -VH를 출력하는 역극성 전압 발생 회로로서, 상기 제1 전하 전송용 MOS 트랜지스터, 상기 제1 및 제2 구동용 MOS 트랜지스터가 P 채널형으로 형성되고, 상기 제2 전하 전송용 MOS 트랜지스터가 N 채널형으로 형성되고, 상기 제2 전하 전송용 MOS 트랜지스터가 P형 반도체 기판 표면에 형성되고, 상기 제1 전하 전송용 MOS 트랜지스터가 상기 P형 반도체 기판 표면에 형성된 제1 N웰 내에 형성됨과 함께, 그 제1 확산 영역이 해당 제1 N웰에 접속되고, 상기 제1 구동용 MOS 트랜지스터가 상기 P형 반도체 기판 표면에 형성된 제2 N웰 내에 형성됨과 함께, 그 제1 확산 영역이 해당 제2 N웰에 접속되고, 상기 제2 구동용 MOS 트랜지스터가 상기 P형 반도체 기판 표면에 형성된 제3 N웰 내에 형성됨과 함께, 그 제1 확산 영역이 해당 제3 N웰에 접속된 것을 특징으로 하는 것이다.
<실시예>
다음으로, 본 발명의 실시예에 따른 역극성 전압 발생 회로에 대하여 도 1을 참조하여 설명한다.
이 역극성 발생 회로는, P형 반도체 기판 위에 형성되는 것으로, P 채널형의 제1 전하 전송용 MOS 트랜지스터 TR11, N 채널형의 제2 전하 전송용 MOS 트랜지스 터 TR12, P 채널형의 제1 구동용 MOS 트랜지스터 TR13, P 채널형의 제2 구동용 MOS 트랜지스터 TR14로 이루어진 EE(Enhancement-Enhancement) 인버터로 구성되는 구동 회로(15)를 구비하고 있다.
또한, 이 회로는, 제1 전원 전압 Vdd와 접지 전압 Vss 사이에서 스윙하는 입력 신호 S10을 제2 전원 전압 VH(VH>Vdd)와 접지 전압 Vss 사이에서 스윙하는 신호로 레벨 시프트하는 레벨 시프트 회로 LS20, 이 레벨 시프트 회로 LS20의 출력에 기초하여, 타이밍 제어된 신호 S11, S12, S13, S14를 발생하고, 이들 신호에 따라서, 제1 및 제2 전하 전송용 MOS 트랜지스터 TR11, TR12 및 제1 및 제2 구동용 MOS 트랜지스터 TR13, TR14의 온 오프를 제어하는 타이밍 제어 회로(30), 제1 전하 전송용 MOS 트랜지스터 TR11과 제2 전하 전송용 MOS 트랜지스터 TR12의 접속점(노드 N11)과 구동 회로(15)의 출력 노드(노드 N13)와의 사이에 접속된 용량 소자(10)(예를 들면, IC에 외부 접속되어 있는 컨덴서)를 구비하고 있다.
그리고, 이 회로는, 제2 전하 전송용 MOS 트랜지스터 TR12의 제2 확산 영역(이후 드레인이라고 함)(노드 N12)에 접속된 출력 단자(20)로부터, 전압 VH의 극성을 반전한 -VH의 전압을 출력한다. 또한, 이하의 설명에서는, 제1 및 제2 전하 전송용 MOS 트랜지스터 TR11, TR12를 단순히 TR11, TR12로 기재하고, 제1 및 제2 구동용 MOS 트랜지스터 TR13, TR14를 단순히 TR13, TR14로 기재한다.
도 2는, 레벨 시프트 회로 LS20의 회로도이다. 입력 신호 S10(클럭 신호)은, 비교기(41)의 비반전 입력 단자(+)에 인가되고, 인버터(40)에 의해서 반전된 입력 신호 S10은, 이 비교기(41)의 반전 입력 단자(-)에 인가된다. 비교기(41)에 는 고전위측의 전원 전압으로서 제2 전원 전압 VH가 공급되고, 저전위측의 전원 전압으로서 노드 N12의 전압 V12가 공급되어 있다. 비교기(41)의 출력은 인버터(42)에 인가된다. 인버터(42)에도 비교기(41)와 동일한 전원 전압 VH, V12가 공급되고 있다. 그리고, 인버터(42)로부터 레벨 시프트된 전압이 출력된다. 이 레벨 시프트 회로 LS20에 따르면, Vdd와 Vss 사이에서 스윙하는 입력 신호 S10을 VH와 노드 N12의 전압 V12 사이에서 스윙하는 신호로 변환할 수 있다.
다음으로, 제1 및 제2 전하 전송용 MOS 트랜지스터 TR11, TR12, 제1 및 제2 구동용 MOS 트랜지스터 TR13, TR14의 디바이스 구조에 대하여 도 3을 참조하여 설명한다. 이들 TR11, TR12, TR13, TR14는 P형 반도체 기판(50) 위에 형성되어 있다.
TR11은, P형 반도체 기판(50)의 표면에 형성된 제1 N웰(51) 내에 형성되며, 제1 확산 영역(53)(이후, P+형 소스층(53)이라고 함)과 제1 N웰(51)이, 제1 N웰(51) 표면에 형성된 N+층(52)을 통하여 접속되어 있다. 이 TR11은, 제1 N웰(51)에 의해서 P형 반도체 기판(50)이나 다른 트랜지스터로부터 전기적으로 분리되어 있다. 또한, P+형 소스층(53)에는 접지 전압 Vss가 인가되고 있다. 따라서, 제1 N웰(51)의 전압은, P형 반도체 기판(50)의 전압 변동이나 다른 트랜지스터의 영향을 받지 않고, Vss로 안정되어, 백 게이트 바이어스 효과가 방지된다.
TR12는 P형 반도체 기판(50)의 표면에 형성되고, 그 제1 확산 영역(55)(이 후, N+형 소스층(55)이라고 함)이 TR11의 제2 확산 영역(54)(이후, P+형 드레인층(54)이라고 함)에 접속되어 있다. TR12의 제2 확산 영역(56)(이후, N+형 드레인층(56)이라고 함)은, P형 반도체 기판(50)의 표면에 형성된 P+층(57)을 통하여 P형 반도체 기판(50)과 접속되어 있다. 따라서, P형 반도체 기판(50)에는, TR12의 N+형 드레인층(56)에 발생하는 이 역극성 전압 발생 회로의 출력 전압으로 설정되는 것으로 되지만, N+형 드레인층(56)과 P형 반도체 기판(50)과는 접속되어 있기 때문에, 백 게이트 바이어스 효과가 방지된다.
TR13은, P형 반도체 기판(50)의 표면에 형성된 제2 N웰(58) 내에 형성되고, 제1 확산 영역(60)(이후, P+형 소스층(60)이라고 함)과 제2 N웰(58)이, 제2 N웰(58) 표면에 형성된 N+층(59)을 통하여 접속되어 있다. 이 TR13은, 제2 N웰(58)에 의해서 P형 반도체 기판(50)이나 다른 트랜지스터로부터 전기적으로 분리되어 있다. 또한, P+형 소스층(60)에는 전원 전압 VH가 인가되어 있다. 따라서, 제2 N웰(58)의 전압은, P형 반도체 기판(50)의 전압 변동이나 다른 트랜지스터의 영향을 받지 않고, VH로 안정되어, 백 게이트 바이어스 효과가 방지된다.
TR14는, P형 반도체 기판(50)의 표면에 형성된 제3 N웰(62) 내에 형성되고, 제1 확산 영역(64)(이후, P+형 소스층(64)이라고 함)과 제3 N웰(62)이, 제3 N웰 (62) 표면에 형성된 N+층(63)을 통하여 접속되어 있다. 이 TR14는, 제3 N웰(62)에 의해서 P형 반도체 기판(50)이나 다른 트랜지스터로부터 전기적으로 분리되어 있다. 따라서, 제3 N웰(62)의 전압은, P형 반도체 기판(50)의 전압 변동이나 다른 트랜지스터의 영향을 받지 않고, P+형 소스층(64)의 전압으로 설정되어, 백 게이트 바이어스 효과가 방지된다.
다음으로, 이 회로의 동작예에 대하여 도 4를 참조하여 설명한다. 도 4는, 이 회로의 정상 상태에서의 동작 타이밍도이다. 타이밍 제어 회로(30)에 의해, 신호 S12를 로우 레벨(노드 N12의 전압 V12)로 하강시켜, TR12를 오프한 후에, TR13의 게이트 입력 신호 S13을 로우 레벨(노드 N12의 전압 V12), TR14의 게이트 입력 신호 S14를 하이 레벨(VH)로 하여 TR13을 온, TR14를 오프시킨다.
그리고, 신호 S11을 로우 레벨(노드 N12의 전압 V12)로 하강시켜, TR11을 온한다. 이에 의해, 구동 회로(15)의 출력 노드인 노드 N13은 전압 VH로 설정되어, TR11과 TR12의 접속점의 노드 N11은 접지 전압 Vss에 가깝게 된다. 여기서, TR12를 최초로 오프시키고 있는 것은, TR12를 통하여, 노드 N11로부터 노드 N12를 향하여 전류의 역류가 발생하는 것을 방지하기 위해서이다.
다음으로, 신호 S11을 하이 레벨(VH)로 상승시켜, TR11을 오프한 후에, TR13의 게이트 입력 신호 S13을 하이 레벨(VH), TR14의 게이트 입력 신호 S14를 로우 레벨(노드 N12의 전압)로 하여 TR13을 오프, TR14를 온시킨다. 이에 의해, 구동 회로(15)의 출력 노드인 노드 N13은 전압 VH로부터 Vss로 변화하여, 용량 소자(10) 에 의한 용량 커플링에 의해 노드 N11의 전압이 내려간다. 그 후, 신호 S12를 하이 레벨(VH)로 상승시켜, TR12를 온시킴으로써, TR12를 통하여 노드 N12로부터 노드 N11로 전류가 흐르고, 노드 N12의 전압 V12, 노드 N12에 접속된 출력 단자(20)의 전압이 내려간다. 여기서, TR11을 오프한 후에, 구동 회로(15)의 출력을 전환하고 있는 것은, TR11을 통하여, 접지 전압 Vss로부터 노드 N11을 향하여 전류의 역류가 발생하는 것을 방지하기 위해서이다.
다음으로, 신호 S12를 로우 레벨(노드 N12의 전압)로 하강시켜, TR12를 오프한 후에, TR13의 게이트 입력 신호 S13을 로우 레벨(노드 N12의 전압 V12), TR14의 게이트 입력 신호 S14를 하이 레벨(VH)로 하여 TR13을 온, TR14를 오프시킨다. 그리고, 신호 S11을 로우 레벨(노드 N12의 전압)로 하강시켜, TR11을 온함으로써 초기 상태로 되돌아간다. 이 동작을 반복함으로써, 노드 N12는 제2 전원 전압 VH의 역극성 전압인 -VH로 된다.
이와 같이, 본 실시예의 역극성 전압 발생 회로에 따르면, P형 반도체 기판을 이용하여, 플러스의 전압 VH로부터 마이너스의 전압 -VH를 생성할 수 있고, 또한 P 채널형의 TR11, TR13, TR14가 각각, 제1, 제2, 제3 N웰(51, 58, 62) 내에 형성되어 서로 전기적으로 P형 반도체 기판(50)으로부터 분리되어 있기 때문에, 백 게이트 바이어스 효과를 받지 않고, 그 영향에 의한 누설 전류의 발생을 방지할 수 있다.
또한, 본 실시예에서는, 플러스의 전압(예를 들면, +15V)으로부터 마이너스의 전압(-15V)을 생성하는 역극성 전압 발생 회로에 대하여 설명했지만, 동일한 기술적 사상에 기초하여, 반대로 마이너스의 전압(예를 들면, -15V)으로부터 플러스의 전압(+15V)을 생성할 수도 있다. 이 경우에는, P형 반도체 기판(50) 대신에 N형 반도체 기판을 이용하여, 웰과 MOS 트랜지스터의 도전형을 반전하면 된다.
구체적으로 설명하면, 제1 전하 전송용 MOS 트랜지스터 TR11, 제1 및 제2 구동용 MOS 트랜지스터 TR13, TR14를 N 채널형으로 구성하고, 이들 트랜지스터를 분리된 P웰 내에 형성한다. 또한, 제2 전하 전송용 MOS 트랜지스터 TR12에 대해서는 P 채널형으로 구성하고, N형 반도체 기판 표면에 형성한다. 그리고, 레벨 시프트 회로 LS20은, 입력 신호 S10을 마이너스의 전압(-15V)과 노드 N12의 전압 V12 사이에서 스윙하는 신호로 레벨하도록 설계 변경한다.
이에 의해, 타이밍 제어 회로(30)의 출력 신호 S11, S12, S13, S14에 기초하여, 이들 트랜지스터를 온 오프 제어할 수 있다. 또한, 제1 구동용 MOS 트랜지스터 TR13의 드레인은, 접지 전압 Vss에 접속하고, 제2 구동용 MOS 트랜지스터 TR14의 소스는, 마이너스의 전압(-15V)에 접속하면 된다. 이에 의해, 제2 전하 전송용 MOS 트랜지스터 TR12의 드레인(제2 확산 영역)으로부터 플러스의 전압(+15V)을 생성할 수 있다.
본 발명의 역극성 전압 발생 회로에 따르면, P형 반도체 기판 위에 형성할 수 있고, 또한 그것을 구성하는 MOS 트랜지스터의 누설 전류를 방지하여, 그 동작을 안정화하는 것이 가능해진다. 특히, 본 발명의 역극성 전압 발생 회로는 액티브 매트릭스형 액정 표시 패널에 게이트 신호를 공급하는 액정 드라이버 회로의 전원 회로에 이용하기에 적합하다.

Claims (5)

  1. 제1 확산 영역이 접지된 제1 전하 전송용 MOS 트랜지스터와,
    상기 제1 전하 전송용 MOS 트랜지스터의 제2 확산 영역에 제1 확산 영역이 접속된 제2 전하 전송용 MOS 트랜지스터와,
    제1 확산 영역에 전원 전압 VH가 공급된 제1 구동용 MOS 트랜지스터와,
    제1 확산 영역이 상기 제1 구동용 MOS 트랜지스터의 제2 확산 영역에 접속되고 제2 확산 영역이 접지된 제2 구동용 MOS 트랜지스터와,
    상기 제1 및 제2 전하 전송용 MOS 트랜지스터의 접속점에 한쪽의 단자가 접속되고 상기 제1 및 제2 구동용 MOS 트랜지스터의 접속점에 다른쪽의 단자가 접속된 용량 소자와,
    상기 제1 및 제2 전하 전송용 MOS 트랜지스터 및 상기 제1 및 제2 구동용 MOS 트랜지스터의 온 오프를 제어하는 제어 회로를 구비하고, 상기 제2 전하 전송용 MOS 트랜지스터의 제2 확산 영역으로부터, 상기 전원 전압 VH의 극성을 반전한 반전 전원 전압 -VH를 출력하는 역극성 전압 발생 회로로서,
    상기 제1 전하 전송용 MOS 트랜지스터, 상기 제1 및 제2 구동용 MOS 트랜지스터가 P 채널형으로 형성되고, 상기 제2 전하 전송용 MOS 트랜지스터가 N 채널형으로 형성되고, 상기 제2 전하 전송용 MOS 트랜지스터가 P형 반도체 기판 표면에 형성되고,
    상기 제1 전하 전송용 MOS 트랜지스터가 상기 P형 반도체 기판 표면에 형성 된 제1 N웰 내에 형성됨과 함께, 그 제1 확산 영역이 해당 제1 N웰에 접속되고,
    상기 제1 구동용 MOS 트랜지스터가 상기 P형 반도체 기판 표면에 형성된 제2 N웰 내에 형성됨과 함께, 그 제1 확산 영역이 해당 제2 N웰에 접속되고,
    상기 제2 구동용 MOS 트랜지스터가 상기 P형 반도체 기판 표면에 형성된 제3 N웰 내에 형성됨과 함께, 그 제1 확산 영역이 해당 제3 N웰에 접속된 것을 특징으로 하는 역극성 전압 발생 회로.
  2. 제1항에 있어서,
    상기 제1, 제2 및 제3 N웰이 서로 분리되어 있는 것을 특징으로 하는 역극성 전압 발생 회로.
  3. 제1항에 있어서,
    상기 제2 전하 전송 MOS 트랜지스터의 제2 확산 영역이 상기 P형 반도체 기판에 접속되어 있는 것을 특징으로 하는 역극성 전압 발생 회로.
  4. 제1항에 있어서,
    상기 제어 회로에 의해, 상기 제2 전하 전송용 MOS 트랜지스터를 오프시킨 상태에서, 상기 제1 전하 전송용 MOS 트랜지스터를 온시키고, 상기 제1 구동용 MOS 트랜지스터를 온시키고, 상기 제2 구동용 MOS 트랜지스터를 오프시킴으로써, 상기 제1 및 제2 전하 전송용 MOS 트랜지스터의 접속점의 전압을 접지 전압으로 설정하고, 다음으로, 상기 제어 회로에 의해 상기 제1 전하 전송용 MOS 트랜지스터를 오프시킨 상태에서, 상기 제2 전하 전송용 MOS 트랜지스터를 온시키고, 상기 제1 구동용 MOS 트랜지스터를 오프시키고, 상기 제2 구동용 MOS 트랜지스터를 온시킴으로써, 상기 용량 소자의 용량 커플링에 의해 상기 제1 및 제2 전하 전송용 MOS 트랜지스터의 접속점의 전압을 접지 전압으로부터 저하시키는 것을 특징으로 하는 역극성 전압 발생 회로.
  5. 제4항에 있어서,
    상기 제어 회로는, 그것에 입력되는 클럭 신호를 상기 전원 전압 VH와 상기 제2 전하 전송용 MOS 트랜지스터의 제2 확산 영역으로부터 출력되는 상기 반전 전원 전압과의 사이에서 스윙시키도록 레벨 시프트시키는 레벨 시프트 회로와, 이 레벨 시프트 회로의 출력의 타이밍을 제어하는 타이밍 제어 회로를 구비하고, 상기 타이밍 제어 회로의 출력을 상기 제1 및 제2 전하 전송용 MOS 트랜지스터 및 상기 제1 및 제2 구동용 MOS 트랜지스터의 각 게이트에 인가하는 것을 특징으로 하는 역극성 전압 발생 회로.
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