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KR100648632B1 - 높은 유전율을 갖는 유전체 구조물의 제조 방법 및 이를 포함하는 반도체 소자의 제조 방법 - Google Patents

높은 유전율을 갖는 유전체 구조물의 제조 방법 및 이를 포함하는 반도체 소자의 제조 방법 Download PDF

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KR100648632B1
KR100648632B1 KR1020050006543A KR20050006543A KR100648632B1 KR 100648632 B1 KR100648632 B1 KR 100648632B1 KR 1020050006543 A KR1020050006543 A KR 1020050006543A KR 20050006543 A KR20050006543 A KR 20050006543A KR 100648632 B1 KR100648632 B1 KR 100648632B1
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최재형
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Abstract

높은 유전율을 갖는 유전체 구조물 및 이를 포함하는 반도체 소자의 제조 방법이 개시된다. 반도체 기판 상에 실리콘이 도핑된 금속 산화물을 사용하여 제1 유전층을 형성한 후, 제1 유전층이 형성된 반도체 기판을 챔버 내에 설치된 서셉터 상에 위치시킨다. 챔버에 전기적으로 연결된 전원으로부터 서셉터와 접지 사이의 전압차를 조절하면서 제1 유전층을 플라즈마 처리하여 제1 유전층 상에 제2 유전층을 형성한다. 제1 유전층 상에 충분한 질소 함량을 갖는 실리콘이 도핑된 금속 산질화물로 구성된 제2 유전층을 형성한다. 따라서, 제1 및 제2 유전층을 포함하는 유전체 구조물을 유전 특성을 향상시키고, 누설 전류를 크게 감소시킬 수 있다. 유전체 구조물을 휘발성 반도체 메모리 소자의 게이트 절연막 및/또는 캐패시터의 유전층이나 불휘발성 반도체 메모리 소자의 유전층으로 적용하여, 반도체 소자의 용량 및 전기적 특성을 개선할 수 있다.

Description

높은 유전율을 갖는 유전체 구조물의 제조 방법 및 이를 포함하는 반도체 소자의 제조 방법{Method for forming a dielectric structure having a high dielectric constant and method of manufacturing a semiconductor device having the dielectric structure}
도 1은 본 발명에 따른 유전체 구조물을 설명하기 위한 단면도이다.
도 2는 본 발명에 따른 유전체 구조물을 형성하기 위한 플라즈마 처리 장치의 단면도이다.
도 3은 본 발명에 따른 플라즈마 처리 공정에서 웨이퍼 서셉터와 접지간의 전압차를 나타내는 그래프이다.
도 4는 본 발명에 따라 암모니아 플라즈마 및 질소 플라즈마를 사용하여 실리콘이 도핑된 금속 실리콘 산질화막을 형성할 경우 서셉터와 접지간의 전압차에 대한 실리콘이 도핑된 금속 실리콘 산질화막의 두께 변화를 나타내는 그래프이다.
도 5는 실리콘이 도핑된 하프늄 산화막의 각 원자의 농도를 나타내는 그래프이다.
도 6은 암모니아 플라즈마로 처리한 실리콘이 도핑된 하프늄 산질화막의 각 원자의 농도를 나타내는 그래프이다.
도 7은 질소 플라즈마로 처리한 실리콘이 도핑된 하프늄 산질화막의 각 원자 의 농도를 나타내는 그래프이다.
도 8a 내지 도 8e는 본 발명에 따른 휘발성 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 9a 내지 9h는 본 발명에 따른 불휘발성 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 100, 250：반도체 기판 15：제1 도전성 구조물
20, 330：제1 유전층 25, 335：제2 유전층
30, 365：유전체 구조물 35：제2 도전성 구조물
40：플라즈마 유도관 45：가스 배출구
50：챔버 55：서셉터
60：분사홀들 65：샤워 헤드
70：플라즈마 발생부 75：가스 소스
80：가스 공급관 85：전원
90： 접지 105, 295：소자 분리막
110：제1 유전층 패턴 115：제2 유전층 패턴
120：제1 유전체 구조물 125：게이트 전극
130：게이트 마스크 135：게이트 스페이서
140：게이트 구조물 145：제1 콘택 영역
150：제2 콘택 영역 155：제1 층간 절연막
170：제2 층간 절연막 175：제3 층간 절연막
185：제4 층간 절연막 190：식각 저지막
195：몰드막 200：스토리지 마스크
210：스토리지 전극 215：희생막 패턴
220：제3 유전층 225：제4 유전층
230：제2 유전체 구조물 235：플레이트 전극
240：캐패시터 255：터널 산화막
280：트렌치 285：터널 산화막 패턴
325：플로팅 게이트 340：예비 유전체 구조물
350：컨트롤 게이트
본 발명은 유전체 구조물의 제조 방법 및 이를 포함하는 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 높은 유전율을 갖는 유전체 구조물의 제조 방법 및 이를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 소자는 DRAM 소자 및 SRAM 소자와 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성 메모리 소자와 데이터가 입력되면 시간이 지나도 그 상태를 유지할 수 있는 불휘발성 메모리 소자로 크게 구분할 수 있다.
특히 DRAM 소자와 같은 휘발성 반도체 메모리 소자에 있어서, 최근에는 반도체 소자의 고집적화에 따라 높은 저장 용량과 고속 동작 등의 특성이 중요해지고 있다. 이에 따라, 캐패시터의 정전 용량의 증가와 게이트 절연막의 절연 특성을 향상시키기 위하여 종래의 실리콘 질화물이나 실리콘 산화물 대신 높은 유전율을 갖는 물질에 대한 연구가 활발하게 진행되고 있다. 이러한 높은 유전율을 갖는 물질로서, 대한민국 공개특허 제2004-59878호에는 하프늄 실리콘 산화막을 암모니아 플라즈마로 처리하여 하프늄 실리콘 산질화막을 형성하는 방법이 개시되어 있다. 그러나, 이와 같은 방법에 의하면 비록 하프늄 실리콘 산화막을 부분적으로 하프늄 실리콘 산질화막으로 변화시킬 수는 있지만, 하프늄 실리콘 산화막이 충분하게 질화되지 못하기 때문에 하프늄 실리콘 산질화막에 요구되는 높은 유전 상수를 확보하기가 용이하지 않다는 문제점이 있다. 또한, Hwang 등에게 허여된 미국특허 제6,797,645호에는 지르코늄 산화막을 암모니아 또는 질소 플라즈마로 질화시킨 후 이를 재산화시켜 게이트 절연막으로 사용하는 방법이 개시되어 있다. 그렇지만, 이와 같은 방법에 의할지라도 지르코늄 산화막이 충분하지 질화되지 못하기 때문에 게이트 절연막의 두께가 증가할 뿐만 아니라 결국 요구되는 높은 유전율을 확보하기에는 어려운 문제점이 있다.
한편, 플래시 메모리 소자와 같은 불휘발성 반도체 소자에 있어서도 반도체 소자의 용량 및 동작 속도를 향상시키기 위하여 플로팅 게이트와 컨트롤 게이트 사이에 형성되는 유전층이 높은 유전율을 가질 것이 요구된다. 종래에는 플로팅 게이트 상에 산화막/질화막/산화막이 순차적으로 적층된 ONO 구조의 유전층이 널리 사용되다. 이와 같은 ONO 구조의 유전층을 갖는 불휘발성 반도체 메모리 소자에 있어서, 기본적으로 산화막과 질화막으로 이루어진 다수의 막들을 유전층으로 적용하기 때문에, 유전층이 불휘발성 반도체 메모리 소자에 요구되는 충분한 유전 상수를 가지지 못할 뿐만 아니라 유전층을 형성하는 공정이 상대적으로 복잡해지는 문제점이 있다. 또한, 다수의 막들을 적층하여 유전층을 형성하기 때문에 유전층의 두께가 두꺼워지는 문제도 발생하게 된다. 이러한 문제점을 고려하여, 대한민국 공개 특허 제1998-32692호에는 산화알루미늄(Al2O3), 산화이트륨(Y2O3), 오산화탄탈륨(Ta2O5) 또는 오산화바나듐(V2O5)에 지르코늄(Zr), 실리콘(Si), 티타늄(Ti) 내지 하프늄(Hf) 을 도핑하여 이루어진 유전층을 구비하는 반도체 소자가 개시되어 있다. 또한, 대한민국 공개 특허 제1999-77767호에는 산화알루미늄 또는 산화이트륨으로 이루어지거나, 지르코늄 또는 실리콘이 도핑된 산화알루미늄, 산화이트륨, 오산화탄탈륨으로 이루어진 유전층을 포함하는 플로팅 게이트 메모리 소자가 개시되어 있다. 그러나, 상기 금속 산화물로 이루어진 유전층을 불휘발성 반도체 메모리 소자에 적용할 경우, 후속되는 고온 공정에서 유전층이 열적 손상을 받아 결국 반도체 소자의 성능을 저하시키는 문제가 발생한다.
따라서, 본 발명의 제1 목적은 높은 유전율을 갖는 유전체 구조물의 제조 방법을 제공하는 것이다.
본 발명의 제2 목적은 높은 유전율을 갖는 유전체 구조물을 구비하는 휘발성반도체 메모리 소자의 제조 방법을 제공하는 것이다.
본 발명의 제3 목적은 높은 유전율을 갖는 유전체 구조물을 구비하는 불휘발성 반도체 메모리 소자의 제조 방법을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 유전체 구조물의 제조 방법에 있어서, 반도체 기판 상에 실리콘이 도핑된 금속 산화물을 사용하여 제1 유전층을 형성한 후, 상기 제1 유전층이 형성된 반도체 기판을 챔버 내에 설치된 서셉터 상에 위치시킨다. 상기 챔버에 전기적으로 연결된 전원으로부터 상기 서셉터와 접지 사이의 전압차를 조절하면서 상기 제1 유전층을 플라즈마로 처리하여 상기 제1 유전층 상에 제2 유전층을 형성한다.
전술한 본 발명의 제2 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법에 있어서, 반도체 기판에 실리콘이 도핑된 금속 산화물을 사용하여 제1 유전층을 형성한 다음, 상기 제1 유전층이 형성된 반도체 기판을 챔버 내에 설치된 서셉터 상에 위치시킨다. 상기 챔버에 전기적으로 연결된 전원으로부터 상기 서셉터와 접지 사이의 제1 전압차를 조절하면서 상기 제1 유전층을 제1 플라즈마로 처리하여 상기 제1 유전층 상에 제2 유전층을 형성함으로써, 상기 반도체 기판 상에 제1 유전체 구조물을 형성한다. 상기 제1 유전체 구조물 상에 게이트 구조물을 형성한 후, 상기 게이트 구조물에 인접하는 상기 반도체 기판에 콘택 영역을 형성한다. 상기 콘택 영역에 전기적으로 연결되는 패드를 형성하고, 상기 패드에 전기적으로 연결되는 스토리지 전극을 형성한다. 상기 스토리지 전극 상에 제2 유전체 구조물을 형성한 후, 상기 제2 유전체 구조물 상에 플레이트 전극을 형성한다. 여기서, 상기 제2 유전체 구조물을 형성하는 공정에 있어서, 상기 스토리지 전극 상에 실리콘이 도핑된 금속 산화물을 사용하여 제3 유전층을 형성한 후, 상기 제3 유전층이 형성된 반도체 기판을 상기 서셉터 상에 위치시킨다. 상기 전원으로부터 상기 서셉터와 상기 접지 사이의 제2 전압차를 조절하면서 상기 제3 유전층을 제2 플라즈마로 처리하여 상기 제3 유전층 상에 제4 유전층을 형성한다.
상술한 본 발명의 제3 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법에 있어서, 기판 상에 터널 산화막 패턴을 형성한 다음, 상기 터널 산화막 패턴 상에 플로팅 게이트를 형성한다. 상기 플로팅 게이트 상에 실리콘이 도핑된 금속 산화물을 사용하여 제1 유전층을 형성하고, 상기 제1 유전층이 형성된 반도체 기판을 챔버 내에 설치된 서셉터 상에 위치시킨다. 상기 챔버에 전기적으로 연결된 전원으로부터 상기 서셉터와 접지 사이의 전압차를 조절하면서 상기 제1 유전층을 플라즈마 처리하여 상기 제1 유전층 상에 제2 유전층을 형성함으로써, 상기 플러팅 게이트 상에 유전체 구조물을 형성한다. 이어서, 상기 유전체 구조물 상에 컨트롤 게이트를 형성한다.
본 발명에 따르면, 그 상부에 반도체 기판이 위치하는 서셉터와 접지 사이의 전압차를 조절하면서 실리콘이 도핑된 금속 산화물로 이루어진 제1 유전층을 암모니아 플라즈마 또는 질소 플라즈마로 처리하여 제1 유전층 상에 충분한 질소 함량을 갖는 실리콘이 도핑된 금속 산질화물로 구성된 제2 유전층을 형성한다. 따라서, 이러한 제1 및 제2 유전층을 포함하는 유전체 구조물을 유전 특성을 향상시키는 동시에 유전체 구조물의 누설 전류를 크게 감소시킬 수 있다. 또한, 전술한 유전체 구조물을 휘발성 반도체 메모리 소자의 게이트 절연막 및/또는 캐패시터의 유전층이나 불휘발성 반도체 메모리 소자의 유전층으로 적용함으로써, 휘발성 반도체 메모리 소자 및 불휘발성 반도체 메모리 소자의 용량 및 전기적 특성을 개선할 수 있다. 또한, 상술한 유전체 구조물은 적어도 하나의 금속 실리콘 산화물층 및 금속 실리콘 산질화물층을 구비하기 때문에, 상기 유전체 구조물은 높은 유전율을 가지면서도 열처리 공정 동안 거의 손상을 입지 않는 우수한 내열성을 갖는다. 이에 따라, 상기 유전체 구조물을 구비하는 휘발성 및 불휘발성 반도체 메모리 소자도 우수한 전기적 특성을 가진다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세하게 설명하지만, 본 발명이 하기 실시예들에 의해 제한되거나 한정되는 것은 아니다.
도 1은 본 발명에 따른 유전체 구조물을 설명하기 위한 단면도를 도시한 것이다.
도 1을 참조하면, 제1 및 제2 유전층 패턴들(20, 25)을 포함하는 유전체 구조물(30)은 제1 도전성 구조물(15)과 제2 도전성 구조물(35) 사이에 형성된다.
제1 도전성 구조물(15)은 반도체 기판(10)에 형성된 도전 영역, 패드, 플러그, 콘택, 캐패시터의 스토리지 전극 또는 플로팅 게이트 등을 포함한다. 제1 도전성 구조물(15)은 불순물로 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등과 같은 도전성 물질로 이루어진다.
제2 도전성 구조물(35)은 패드, 콘택, 플러그, 게이트 전극, 캐패시터의 플 레이트 전극 또는 컨트롤 게이트 등을 포함한다. 제2 도전성 구조물 또한 불순물로 도핑된 폴리실리콘, 금속, 금속 질화물 등과 같은 도전성 물질로 구성된다.
제1 및 제2 유전층 패턴들(20, 25)을 구비하는 유전체 구조물(30)은 휘발성 반도체 메모리 소자의 게이트 절연막 내지 캐패시터의 유전층 또는 불휘발성 반도체 메모리 소자의 유전층 등을 포함한다.
제1 유전층 패턴(20)은 실리콘이 도핑된 금속 산화물(MXSiYO2)로 구성되며, 제2 유전층 패턴(25)은 제1 유전층 패턴(20)을 암모니아(NH3) 플라즈마 또는 질소(N2) 플라즈마로 처리하여 수득되는 실리콘이 도핑된 금속 산질화물(MXSiYO 2-ZNz)로 구성된다. 여기서, X+Y=1이고, 0≤X≤1이며, 0≤Y≤1이고, 0≤Z≤1이다. 이 경우, 유전체 구조물(30)의 조성은 MXSiYO2/MXSiYO2-Z NZ로 표시된다. 본 발명의 다른 실시예에 따르면, 유전체 구조물(30)은 복수 개의 제1 유전층 패턴(20) 및 제2 유전층 패턴(25)이 교대로 적층된 구조를 가질 수 있다. 즉, 유전체 구조물(30)은 [MXSiYO2/MXSiYO2-ZNZ]N 의 조성을 가질 수 있다. 여기서, N은 양의 정수이다.
제1 유전층 패턴(20)은 실리콘이 도핑된 IV족 전이 금속 산화물, 실리콘이 도핑된 V족 전이 금속 산화물 또는 실리콘이 도핑된 희토류 금속 산화물로 구성된다. 제1 유전층 패턴(20)으로부터 생성되는 제2 유전층 패턴(25)은 IV족 전이 금속의 실리콘 산질화물, V족 전이 금속의 실리콘 산질화물 또는 희토류 금속의 실리콘 산질화물로 이루어진다. 예를 들면, 제1 유전층 패턴(20)은 실리콘이 도핑된 티타늄 산화물, 실리콘이 도핑된 지르코늄 산화물, 실리콘이 도핑된 하프늄 산화물, 실리콘이 도핑된 바나듐 산화물, 실리콘이 도핑된 니오븀 산화물, 실리콘이 도핑된 탄탈륨 산화물, 실리콘이 도핑된 스칸듐 산화물, 실리콘이 도핑된 이트륨 산화물 또는 실리콘이 도핑된 란탄 산화물을 포함한다. 이에 따라, 제1 유전층 패턴(20)을 플라즈마 처리하여 얻어지는 제2 유전층 패턴(25)도 실리콘이 도핑된 티타늄 산질화물, 실리콘이 도핑된 지르코늄 산질화물, 실리콘이 도핑된 하프늄 산질화물, 실리콘이 도핑된 바나듐 산질화물, 실리콘이 도핑된 니오븀 산질화물, 실리콘이 도핑된 탄탈륨 산질화물, 실리콘이 도핑된 스칸듐 산질화물, 실리콘이 도핑된 이트륨 산질화물 또는 실리콘이 도핑된 란탄 산질화물을 포함한다.
이하, 본 발명에 따른 유전체 구조물의 제조 방법에 대하여 상세하게 설명한다.
도 1에 도시한 바와 같이, 먼저 반도체 기판(10) 상에 제1 도전성 구조물(15)을 형성한다.
본 발명의 일실시예에 있어서, 제1 도전성 구조물(15)이 콘택 영역을 포함할 경우, 제1 도전성 구조물(15)은 이온 주입 공정으로 반도체 기판(10)의 소정 영역에 불순물을 주입하고, 후속하여 열처리 공정을 수행함으로써 형성된다.
본 발명의 다른 실시예에 따라 제1 도전성 구조물(15)이 패드, 콘택 또는 플러그를 포함할 경우, 반도체 기판(10) 상에 반도체 기판(10)의 소정 영역을 노출시키는 제1 개구를 갖는 제1 절연층을 형성한 다음, 상기 제1 개구를 매립하면서 상기 제1 절연층 상에 제1 도전층을 형성한다. 이어서, 화학 기계적 연마(CMP) 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 상기 제1 절연층이 노출될 때까지 상기 제1 도전층을 제거함으로써, 상기 제1 개구에 매립되는 제1 도전층 패턴을 포함하는 제1 도전성 구조물(15)을 형성한다.
본 발명의 또 다른 실시예에 따라, 제1 도전성 구조물(15)이 스토리지 전극이나 플로팅 게이트를 포함할 경우에는, 반도체 기판(10) 상에 패드 또는 터널 산화막을 형성한 다음, 반도체 기판(10) 상에 상기 패드 또는 터널 산화막을 덮는 제1 도전층을 형성한다. 계속하여, 상기 제1 도전층을 부분적으로 식각하여, 상기 패드 또는 터널 산화막 상에 제1 도전층 패턴을 형성하여 제1 도전성 구조물(15)을 완성한다.
제1 도전성 구조물(15)이 도핑된 폴리 실리콘으로 이루어질 경우, 반도체 기판(10) 상에 화학 기상 증착 공정을 이용하여 폴리 실리콘 또는 아몰퍼스 실리콘으로 구성된 제1 도전층을 형성한 다음, POCl3 확산 공정, 이온 주입 공정, 또는 인-시튜 도핑 공정으로 제1 도전층에 불순물을 도핑한다. 계속하여, 통상적인 식각 공정으로 상기 제1 도전층을 부분적으로 식각하여, 반도체 기판(10) 상에 제1 도전층 패턴을 구비하는 제1 도전성 구조물(15)을 형성한다. 이 경우, 제1 도전성 구조물(15) 반도체 기판(10) 상에 대체로 약 10 내지 약 700Å 정도의 두께로 형성된다.
다시 도 1을 참조하면, 제1 도전성 구조물(15)을 덮으면서 반도체 기판(10) 상에 제1 유전층을 형성한다. 상기 제1 유전층은 화학 기상 증착 공정, 원자층 증착 공정, 물리 기상 증착 공정 또는 펄스 레이저 증착 공정 등을 사용하여 형성된 다. 보다 상세하게는, 반도체 기판(10) 상에 제1 도전성 구조물(15)을 덮으면서 티타늄, 지르코늄, 하프늄, 바나듐, 니오븀, 탄탈륨, 스칸듐, 이트륨 또는 란탄을 포함하는 실리콘이 도핑된 금속막을 형성한다. 이어서, 상기 실리콘이 도핑된 금속막을 산화시켜 반도체 기판(10) 상에 실리콘이 도핑된 금속 산화물로 이루어진 제1 유전층을 형성한다.
도 2는 본 발명에 따른 유전체 구조물을 형성하기 위한 플라즈마 처리 장치의 단면도를 도시한 것이다.
도 1 및 도 2를 참조하면, 상기 플라즈마 처리 장치는 상부에 플라즈마 유도관(40)이 형성되고 하부에 가스 배출구(45)가 형성된 챔버(50)를 구비한다.
챔버(50) 내에는 그 상부에 상기 제1 유전층이 형성된 반도체 기판(10)을 지지하는 서셉터(55)가 장착된다. 서셉터(55) 내에는 반도체 기판(10)을 소정의 온도로 가열하기 위한 히터가 마련된다. 서셉터(55) 상부에는 다수의 분사홀들(60)이 형성된 샤워 헤드(65)가 설치된다. 암모니아 플라즈마 또는 질소 플라즈마를 발생시키는 플라즈마 발생부(70)는 플라즈마 유도관(40)을 통하여 챔버(50)와 연결된다.
플라즈마 발생부(70)로부터 생성된 암모니아 또는 질소 플라즈마는 플라즈마 유도관(40) 및 샤워 헤드(65)의 분사홀들(60)을 통하여 반도체 기판(10) 상에 형성된 상기 제1 유전층 상으로 공급된다. 플라즈마 발생부(70)는 가스 공급관(80)을 통하여 가스 소스(75)에 연결된다. 암모니아 가스 또는 질소 가스는 가스 소스(75)로부터 가스 공급관(80)을 지나 플라즈마 발생부(70)로 공급된다.
플라즈마 발생부(70) 내에서 암모니아 또는 질소 가스로부터 암모니아 또는 질소 플라즈마를 생성하기 위한 고주파 전력 또는 직류 바이어스 전압을 인가하기 위한 전원(85)의 일측은 플라즈마 발생부(70)에 연결되며 타측은 접지(90)된다.
상술한 구성을 갖는 플라즈마 처리 장치를 사용하여 기판(10) 상에 형성된 상기 제1 유전층을 암모니아 또는 질소 플라즈마로 처리한다. 이 경우, 가스 소스(75)로부터 암모니아 가스 또는 질소 가스는 약 100 내지 약 1,500sccm 정도의 유량으로 플라즈마 발생부(70)로 공급된다. 플라즈마 발생부(70)에는 전원(85)으로부터 약 250 내지 약 800W 정도의 고주파 전력 또는 직류 바이어스 전압이 인가되어, 암모니아 또는 질소 가스로부터 암모니아 또는 질소 플라즈마를 생성시킨다. 생성된 암모니아 또는 질소 플라즈마는 사워 헤드(65)의 분사홀들(60)을 통하여 기판(10) 상에 형성된 제1 유전층 상으로 약 60 내지 약 180초 동안 공급된다. 이 때, 상기 히터는 기판(10)을 약 300 내지 약 900℃ 정도의 온도로 가열한다. 이에 따라, 상기 제1 유전층의 상부가 질화되어 상기 제1 유전층 상에 실리콘이 도핑된 금속 산질화물로 이루어진 제2 유전층이 형성된다. 예를 들면, 상기 제1 유전층의 조성에 따라 상기 제2 유전층은 실리콘이 도핑된 티타늄 산질화물, 실리콘이 도핑된 지르코늄 산질화물, 실리콘이 도핑된 하프늄 산질화물, 실리콘이 도핑된 바나듐 산질화물, 실리콘이 도핑된 니오븀 산질화물, 실리콘이 도핑된 탄탈륨 산질화물, 실리콘이 도핑된 스칸듐 산질화물, 실리콘이 도핑된 이트륨 산질화물 또는 실리콘이 도핑된 란탄 산질화물 등으로 구성된다.
도 3은 본 발명에 따른 플라즈마 처리 공정에서 웨이퍼 서셉터와 접지간의 전압차를 도시한 그래프이다. 도 3에 있어서, Vp는 암모니아 또는 질소 플라즈마의 평균 공간 전위(average space potential)를 의미하고, Vpp는 서셉터(55)와 접지(90)간의 전압차를 나타내고, Vsh는 암모니아 또는 질소 플라즈마의 시스 전압(sheath voltage)을 나타낸다. 또한, Vsb는 기판 전위(substrate potential)를 의미하며, Vdc는 인가되는 바이어스 전압을 나타낸다. 도 3에 있어서, Vpp는 다음 수학식에 따라 얻어진다.
[수학식]
Vpp＝(Vp＋Vdc)(2－Vp)＝Vsh(2-Vp)
도 4는 본 발명에 따라 암모니아 플라즈마 및 질소 플라즈마를 사용하여 실리콘이 도핑된 금속 산질화막을 형성할 경우 서셉터와 접지간의 전압 차이에 대한 실리콘이 도핑된 금속 산질화막의 두께 변화를 나타내는 그래프이다. 도 4에 있어서, "●"는 암모니아 플라즈마로 처리한 실리콘이 도핑된 금속 산질화막의 Vpp에 대한 두께 변화를 나타내며, "○"는 질소 플라즈마로 처리한 실리콘이 도핑된 금속 산질화막의 Vpp에 대한 두께 변화를 의미한다.
도 3 및 도 4에 도시한 바와 같이, 질소 플라즈마를 사용하여 실리콘이 도핑된 금속 산화막을 질화시켜 상기 금속 산화막 상에 실리콘이 도핑된 금속 산질화막을 형성할 경우, 상부에 반도체 기판(10)이 위치하는 서셉터(55)와 접지(90) 사이의 전압차(Vpp)가 증가함에 따라 실리콘이 도핑된 금속 산질화막의 두께는 크게 증가하지 않았다. 이에 비하여, 암모니아 플라즈마를 사용하여 실리콘이 도핑된 금속 산화막을 질화시켜 상기 금속 산화막 상에 실리콘이 도핑된 금속 산질화막을 형성 할 경우, 서셉터(55)와 접지(90) 사이의 전압차(Vpp)가 증가함에 따라 실리콘이 도핑된 금속 산질화막의 두께가 크게 증가함을 확인할 수 있다. 서셉터(55)와 접지(90) 사이의 전압차(Vpp)가 약 100V 이하일 때에는, 질소 플라즈마를 사용하여 형성된 실리콘이 도핑된 금속 산질화막의 두께가 암모니아 플라즈마를 사용하여 형성된 실리콘이 도핑된 금속 산질화막 보다 약간 두껍다. 그러나, 서셉터(55)와 접지(90) 사이의 전압차(Vpp)가 약 100V 이상으로 증가할 경우, 암모니아 플라즈마를 사용하여 형성된 실리콘이 도핑된 금속 산질화막의 두께가 질소 플라즈마를 사용하여 형성된 실리콘이 도핑된 금속 산질화막의 두께에 비하여 훨씬 두꺼워진다. 즉, 암모니아 플라즈마를 사용하여 실리콘이 도핑된 금속 산화막을 질화시킬 경우, 서셉터(55)와 접지(90) 사이의 전압차(Vpp)를 증가시켜 충분히 두꺼운 두께를 갖는 실리콘이 도핑된 금속 산질화막을 형성할 수 있다.
도 5는 실리콘이 도핑된 하프늄 산화막의 각 원자의 농도를 나타내는 그래프이고, 도 6은 암모니아 플라즈마로 처리한 실리콘이 도핑된 하프늄 산질화막의 각 원자의 농도를 나타내는 그래프이며, 도 7은 질소 플라즈마로 처리한 실리콘이 도핑된 하프늄 산질화막의 각 원자의 농도를 나타내는 그래프이다. 도 5 내지 도 7에 있어서, "●"는 하프늄 원자의 농도를 나타내고, "○"는 실리콘 원자의 농도를 의미하고, "■"는 탄소 원자의 함량을 나타낸다. 또한, "□"는 산소 원자의 농도를 의미하며, "△"는 질소 원자의 농도를 나타낸다.
도 5 내지 도 7에 있어서, 기판 상에 원자층 증착 공정을 이용하여 약 40 내 지 약 50Å 정도의 두께를 갖는 실리콘이 도핑된 하프늄 산화막(Hf0.75Si0.25O2 )을 형성한 후, 상기 실리콘이 도핑된 하프늄 산화막을 각기 암모니아 플라즈마 및 질소 플라즈마로 처리하여 상기 실리콘이 도핑된 하프늄 산화막을 질화시켜 실리콘이 도핑된 하프늄 산질화막(Hf0.75Si0.25O2-XNX)을 형성하였다. 이와 같은 실리콘이 도핑된 하프늄 산화막 및 실리콘이 도핑된 하프늄 산질화막의 조성을 X선 광전자 분광학을 이용하여 각 원소의 함량을 조사하였다.
도 5를 참조하면, 원자층 증착 공정으로 기판 상에 실리콘이 도핑된 금속 산화막을 형성한 후, 상기 실리콘이 도핑된 금속 산화막 내의 하프늄 원자의 농도는 약 30.0% 정도였고, 실리콘 원자의 농도는 약 7.8% 정도였으며, 산소 원자의 농도는 약 59.5% 정도였다.
도 6에 도시한 바와 같이, 암모니아 플라즈마를 사용하여 기판 상에 형성된 실리콘이 도핑된 금속 산화막을 질화시켜 실리콘이 도핑된 금속 산질화막을 형성할 경우, 상기 실리콘이 도핑된 금속 산질화막 내의 하프늄 원자의 농도는 약 32.4% 정도였고, 실리콘 원자의 농도는 약 8.8% 정도였으며, 산소 원자의 농도는 약 42.7% 정도였으며, 질소 원자의 최대 농도는 약 22.0% 정도였다.
도 7을 참조하면, 질소 플라즈마를 사용하여 기판 상에 형성된 실리콘이 도핑된 금속 산화막을 질화시켜 실리콘이 도핑된 금속 산질화막을 형성할 경우, 상기 실리콘이 도핑된 금속 산질화막 내의 하프늄 원자의 농도는 약 29.7% 정도였고, 실리콘 원자의 농도는 약 8.0% 정도였으며, 산소 원자의 농도는 약 58.8% 정도였으 며, 질소 원자의 최대 농도는 약 6.0% 정도였다.
도 5 내지 도 7에 도시한 바와 같이, 서셉터와 접지 사이의 전압차(Vpp)가 약 50V 미만인 경우에는 질소 플라즈마 및 암모니아 플라즈마로 질화시킨 실리콘이 도핑된 하프늄 산질화막 모두 약 2% 미만의 질소 원자를 함유한다. 그러나, 서셉터와 접지 사이의 전압차(Vpp)를 약 400V 이상으로 할 경우, 질소 플라즈마로 질화시킨 실리콘이 도핑된 하프늄 산질화막 내의 질소 원자의 최대 함량은 약 6% 정도였으며, 암모니아 플라즈마로 질화시킨 실리콘이 도핑된 하프늄 산질화막 내의 질소 원자의 최대 함량은 약 22% 정도로 크게 증가하였다. 따라서, 실리콘이 도핑된 금속 산화막을 암모니아 플라즈마로 처리하여 실리콘이 도핑된 금속 산질화막을 형성할 경우에는 상기 실리콘이 도핑된 금속 산질화막이 충분한 두께로 형성됨을 확인할 수 있다.
다시 도 1을 참조하면, 상기 제1 유전층 및 제2 유전층을 순차적으로 식각하여, 제1 도전성 구조물(15) 상에 차례로 제1 유전층 패턴(20) 및 제2 유전층 패턴(25)을 형성함으로써, 유전체 구조물(30)을 완성한다.
유전체 구조물(30) 상에는 제2 도전성 구조물(35)을 형성한다. 제2 도전성 구조물(35)이 패드 또는 플러그를 포함할 경우, 유전체 구조물(30) 상에 유전체 구조물(30) 부분적으로 노출시키는 제2 개구를 갖는 제2 절연층을 형성한 다음, 상기 제2 개구를 매립하면서 상기 제2 절연층 상에 제2 도전층을 형성한다. 다음에, 화학 기계적 연마(CMP) 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 상기 제2 절연층이 노출될 때까지 상기 제2 도전층을 제거함으 로써, 상기 제2 개구에 매립되는 제2 도전층 패턴을 포함하는 제2 도전성 구조물(35)을 형성한다.
본 발명의 다른 실시예에 있어서, 제2 도전성 구조물(35)이 플레이트 전극이나 컨트롤 게이트를 포함할 경우에는, 유전체 구조물(30) 상에 제2 도전층을 형성한 후, 상기 제2 도전층을 부분적으로 식각하여, 유전체 구조물(30) 상에 제2 도전층 패턴을 형성하여 제2 도전성 구조물(35)을 완성한다.
전술한 바와 같이, 제2 도전성 패턴(35)이 도핑된 폴리 실리콘으로 이루어질 경우, 유전체 구조물(30) 상에 화학 기상 증착 공정을 이용하여 폴리 실리콘 또는 아몰퍼스 실리콘으로 구성된 제2 도전층을 형성한 다음, POCl3 확산 공정, 이온 주입 공정, 또는 인-시튜 도핑 공정으로 제2 도전층에 불순물을 도핑한다. 이어서, 통상적인 식각 공정으로 상기 제2 도전층을 부분적으로 식각하여, 유전체 구조물(30) 상에 제2 도전층 패턴을 구비하는 제2 도전성 구조물(35)을 형성한다.
이하, 본 발명에 따른 유전체 구조물을 구비하는 반도체 소자 및 그 제조 방법에 대하여 상세하게 설명한다.
도 8a 내지 도 8e는 본 발명에 따른 휘발성 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다. 도 8a 내지 도 8e에 있어서, 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.
도 8a를 참조하면, 셸로우 트렌치 소자 분리(STI) 공정과 같은 소자 분리 공정을 이용하여 반도체 기판(100) 상에 소자 분리막(105)을 형성함으로써, 반도체 기판(100)을 액티브 영역 및 필드 영역으로 구분한다.
화학 기상 증착 공정, 원자층 증착 공정, 물리 기상 증착 공정 또는 펄스 레이저 증착 공정으로 소자 분리막(105)이 형성된 반도체 기판(100) 상에 실리콘이 도핑된 금속 산화물로 이루어진 제1 유전층을 형성한다. 이어서, 제1 플라즈마인 암모니아 또는 질소 플라즈마로 상기 제1 유전층을 처리하여 상기 제1 유전층 상에 실리콘이 도핑된 금속 산질화물로 이루어진 제2 유전층을 형성한다. 상기 제1 및 제2 유전층들을 형성하는 공정은 상술한 바와 실질적으로 동일하다. 즉, 상기 제1 유전층이 형성된 반도체 기판(100)을 챔버의 서셉터 상에 위치시킨 다음, 전원으로부터 상기 서셉터와 접지 사이의 제1 전압차를 약 300 내지 약 500V정도로 유지하면서 상기 제1 유전층을 상기 제2 플라즈마로 처리함으로써, 상기 제1 유전층 상에 상기 제2 유전층을 형성한다.
상기 제2 유전층 상에 제1 도전막 및 제1 마스크층을 순차적으로 형성한다. 상기 제1 도전막은 불순물로 도핑된 폴리실리콘 또는 도핑된 폴리실리콘 및 금속 실리사이드로 이루어진다. 상기 제1 마스크층은 실리콘 질화물과 같은 질화물로 구성된다.
상기 제1 마스크층 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 마스크층을 부분적으로 식각하여 상기 제1 도전층 상에 게이트 마스크(130)를 형성한다. 이어서, 게이트 마스크(130)를 이용하여, 상기 제1 도전층, 제2 유전층 및 제1 유전층을 부분적으로 식각하여, 반도체 기판(100) 상에 게이트 구조물(140)을 형성한다. 게이트 구조물(140)은 제1 유전체 구조물(120), 게이트 전극(125) 및 게이트 마스크(130)를 포함한다. 한편, 제1 유전체 구조물(120)은 반도체 기판(100) 상에 형성된 제1 유전층 패턴(110) 및 제2 유전층 패턴(115)을 포함한다. 본 발명의 다른 실시예에 따르면, 상기 제1 및 제2 유전층을 형성하는 공정을 N회 반복적으로 수행함으로써, 각기 N개의 제1 유전층 패턴들(110) 및 제2 유전층 패턴들(115)을 구비하는 제1 유전체 구조물(120)을 형성할 수 있다.
게이트 구조물들(140)이 형성된 반도체 기판(100) 상에 실리콘 질화물과 같은 질화물로 이루어진 제1 절연막을 형성한 후, 상기 제1 절연막을 이방성 식각하여 게이트 구조물(140)의 측벽에 게이트 스페이서(135)를 형성한다.
게이트 구조물(140)을 이온 주입 마스크로 이용하여 게이트 구조물(140)들 사이로 노출되는 반도체 기판(100)에 이온 주입 공정으로 불순물을 주입한 후, 열처리 공정을 수행함으로써, 반도체 기판(100)에 소오스/드레인 영역들인 제1 및 제2 콘택 영역들(145, 150)을 형성한다. 따라서, 반도체 기판(100) 상에는 제1 및 제2 콘택 영역들(145, 150), 제1 유전체 구조물(120) 및 게이트 구조물(140)을 포함하는 MOS 트랜지스터가 형성된다.
도 8b를 참조하면, 상기 MOS 트랜지스터를 덮으면서 반도체 기판(100)의 전면에 산화물로 이루어진 제1 층간 절연막(155)을 형성한 후, 화학 기계적 연마(CMP) 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 제1 층간 절연막(155)의 상부를 제거함으로써, 제1 층간 절연막(155)을 평탄화시킨다.
평탄화된 제1 층간 절연막(155) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제1 층간 절연막(155)을 부분적으로 식각함으로써, 제1 층간 절연막(155)에 제1 및 제2 콘택 영역들(145, 150)을 노출시키는 제1 콘택홀들을 형성한다. 이 경우, 상기 제1 콘택홀들 가운데 일부는 캐패시터 콘택 영역인 제1 콘택 영역(145)을 노출시키며, 나머지는 비트 라인 콘택 영역인 제2 콘택 영역(150)을 노출시킨다.
상기 제2 포토레지스트 패턴을 제거한 다음, 상기 제1 콘택홀들을 채우면서 제1 층간 절연막(155) 상에 제2 도전막을 형성한다. 상기 제2 도전막은 고농도의 불순물로 도핑된 폴리실리콘, 티타늄 질화물과 같은 금속 질화물 또는 텅스텐이나 구리 등과 금속을 사용하여 형성한다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 제1 층간 절연막(155)의 상면이 노출될 때까지 상기 제2 도전막을 제거하여 상기 제1 콘택홀들을 각기 매립하는 자기 정렬된 콘택 패드(SAC)인 제1 패드(160) 및 제2 패드(165)를 형성한다. 제1 패드(160)는 캐패시터 콘택 영역인 제1 콘택 영역(145)에 접촉되며, 제2 패드(165)는 비트 라인 콘택 영역인 제2 콘택 영역(150)에 접촉된다.
제1 및 제2 패드(160, 165)와 제1 층간 절연막(155) 상에 산화물을 사용하여 제2 층간 절연막(170)을 형성한 다음, 제2 층간 절연막(170) 상에 제3 포토레지스트 패턴을 형성한다. 상기 제3 포토레지스트 패턴을 식각 마스크로 이용하여 제2 층간 절연막(170)을 부분적으로 식각함으로써, 제2 층간 절연막(170)에 제2 패드 (165)를 노출시키는 제2 콘택홀을 형성한다.
상기 제3 포토레지스트 패턴을 제거한 다음, 상기 제2 콘택홀을 채우면서 제2 층간 절연막(170) 상에 제3 도전막 및 제2 마스크층을 차례로 형성한다.
상기 제2 마스크층 상에 제4 포토레지스트 패턴을 형성한 후, 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2 마스크층 및 제3 도전막을 순차적으로 패터닝함으로써, 상기 제2 콘택홀을 채우는 제3 패드를 형성하는 동시에 제2 층간 절연막(170) 상에 비트 라인 도전막 패턴 및 비트 라인 마스크를 포함하는 비트 라인을 형성한다. 상기 비트 라인 도전막 패턴은 대체로 금속으로 구성된 제1 층 및 금속 화합물로 이루어진 제2 층으로 이루어진다. 상기 비트 라인 마스크는 실리콘 질화물과 같은 질화물로 이루어진다.
상기 비트 라인 및 제2 층간 절연막(170) 상에 제2 절연막(도시되지 않음)을 형성한 후, 상기 제2 절연막을 식각하여 상기 비트 라인의 측벽에 비트 라인 스페이서를 형성한다. 상기 비트 라인 스페이서는 실리콘 질화물과 같은 질화물을 사용하여 형성된다.
측벽에 상기 비트 라인 스페이서가 형성된 비트 라인을 덮으면서 제2 층간 절연막(170) 상에 산화물을 사용하여 제3 층간 절연막(175)을 형성한 후, 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정으로 상기 비트 라인이 노출될 때까지 제3 층간 절연막(175)을 식각하여 제3 층간 절연막(175)의 상면을 평탄화시킨다.
도 8c를 참조하면, 평탄화된 제3 층간 절연막(175) 상에 제5 포토레지스트 패턴을 형성한 후, 상기 제5 포토레지스트 패턴을 식각 마스크로 이용하여 제3 층간 절연막(175) 및 제2 층간 절연막(170)을 부분적으로 식각함으로써, 제1 패드(160)를 노출시키는 제3 콘택홀을 형성한다.
상기 제3 콘택홀을 채우면서 제3 층간 절연막(175) 상에 제4 도전막을 형성한 다음, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 제3 층간 절연막(175) 및 상기 비트 라인의 상면이 노출될 때까지 상기 제4 도전막을 식각하여 상기 제3 콘택홀 내에 제4 패드(180)를 형성한다. 제4 패드(180)는 대체로 불순물로 도핑된 폴리실리콘 또는 금속으로 이루어진다.
제4 패드(180), 상기 비트 라인 및 제3 층간 절연막(175) 상에 산화물을 사용하여 제4 층간 절연막(185)을 형성한 다음, 제4 층간 절연막(185) 상에 식각 저지막(190)을 형성한다. 식각 저지막(190)은 실리콘 질화물과 같은 질화물을 사용하여 형성한다.
식각 저지막(190) 상에 스토리지 전극(210)(도 8d 참조)을 형성하기 위한 몰드막(195)을 형성한다. 몰드막(195)은 TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 사용하여 형성한다.
몰드막(195) 상에 폴리실리콘이나 실리콘 질화물로 이루어진 제3 마스크층을 형성한 후, 상기 제3 마스크층 상에 제6 포토레지스트 패턴을 형성한다. 상기 제6 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제3 마스크층을 패터닝하여 몰드막(195) 상에 스토리지 마스크(200)를 형성한다.
상기 제6 포토레지스트 패턴을 제거한 다음, 스토리지 마스크(200)를 식각 마스크로 이용하여 몰드막(195), 식각 저지막(190) 및 제4 층간 절연막(185)을 순차적으로 식각하여, 제4 패드(180)를 노출시키는 제4 콘택홀(205)을 형성한다.
도 8d를 참조하면, 제4 패드(180)의 상면, 제4 콘택홀(205)의 내벽 및 스토리지 마스크(200) 상에 불순물로 도핑된 폴리실리콘 또는 금속을 사용하여 제5 도전막을 형성한 후, 제4 콘택홀(205)을 채우면서 상기 제5 도전막 상에 산화물로 구성된 희생막을 형성한다.
화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 몰드막(195)의 상면이 노출될 때까지 상기 희생막, 상기 제5 도전막 및 스토리지 마스크(200)를 식각함으로써, 스토리지 전극(210)과 제4 콘택홀(205)을 매립하는 희생막 패턴(215)을 형성한다.
도 8e를 참조하면, 희생막 패턴(215) 및 몰드막(195)을 제거하여 스토리지 전극(210)을 노출시킨 다음, 노출된 스토리지 전극(210) 상에 상술한 공정에 따라 실리콘이 도핑된 금속 산화물로 이루어진 제3 유전층(220)을 형성한다. 이어서, 제3 유전층(220)을 제2 플라즈마인 암모니아 또는 질소 플라즈마로 처리하여, 제3 유전층(220) 상에 실리콘이 도핑된 금속 산화물로 구성된 제4 유전층(225)을 형성함으로써, 스토리지 전극(210)을 감싸는 제2 유전체 구조물(230)을 형성한다. 보다 상세하게는, 제3 유전층(220)이 형성된 반도체 기판(100)을 상기 챔버의 상기 서셉터 상에 재차 위치시킨 다음, 상기 전원으로부터 상기 서셉터와 상기 접지 사이의 제2 전압차를 약 300 내지 약 500V 정도로 유지하면서 제3 유전층(220)을 상기 제2 플라즈마로 처리함으로써, 제3 유전층(220) 상에 제4 유전층(225)을 형성한다.
본 발명의 다른 실시예에 따르면, 상기 제3 유전층(220) 및 제4 유전층(225)을 형성하는 공정을 N회 반복적으로 수행함으로써, 각기 N개의 제3 유전층들(220) 및 제4 유전층들(225)을 구비하는 제2 유전체 구조물(230)을 형성할 수도 있다.
제2 유전체 구조물(230) 상에 도핑된 폴리실리콘, 금속 또는 금속 질화물 등을 사용하여 플레이트 전극(235)을 형성하여 캐패시터(240)를 형성한 다음, 캐패시터(240) 상에 추가 절연막을 개재하여 상부 배선을 형성함으로써, 휘발성 반도체 소자를 완성한다.
도 9a 내지 도 9h는 본 발명에 따른 불휘발성 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다. 도 9a 내지 도 9h에 있어서, 도 9a 내지 도 9g는 상기 불휘발성 반도체 메모리 소자를 필드 절연막 패턴에 직교하는 제1 방향으로 자른 단면도들이며, 도 9h는 상기 불휘발성 반도체 메모리 소자를 필드 절연막 패턴에 평행한 제2 방향으로 자른 단면도이다.
도 9a를 참조하면, 실리콘 웨이퍼와 같은 반도체 기판(250) 상에 열산화 공정이나 화학 기상 증착 공정을 이용하여 터널 산화막(255)을 형성한 다음, 터널 산화막(255) 상에 화학 기상 증착 공정을 이용하여 도핑된 폴리실리콘으로 이루어진 제1 도전층(260)을 형성한다.
화학 기상 증착 공정을 통하여 제1 도전층(260) 상에 실리콘 질화물 또는 실리콘 산질화물을 사용하여 제1 하드 마스크층(265)을 형성한 후, 제1 하드 마스크층(265) 상에 제1 포토레지스트 패턴(270)을 형성한다.
도 9b를 참조하면, 제1 포토레지스트 패턴(270)을 식각 마스크로 이용하여 제1 하드 마스크층(265)을 식각함으로써, 제1 도전층(260) 상에 트렌치(280) 및 제1 도전층 패턴(285)을 형성하기 위한 제1 하드 마스크(275)를 형성한다.
제1 포토레지스트 패턴(270)을 제거한 다음, 제1 하드 마스크(275)를 식각 마스크로 이용하여 제1 도전층(260) 및 터널 산화막(255)을 식각하여 반도체 기판(250) 상에 제1 도전층 패턴(290) 및 터널 산화막 패턴(285)을 형성한다.
이어서, 제1 도전층 패턴(290) 및 터널 산화막 패턴(285)의 형성에 따라 노출되는 반도체 기판(250)의 일부를 식각하여 반도체 기판(250)에 트렌치(280)를 형성한다.
도 9c를 참조하면, 트렌치(280)를 채우면서 반도체 기판(250) 상에 절연막을 형성한 후, 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 통하여 상기 절연막을 부분적으로 제거함으로써, 트렌치(280)를 매립하는 소자 분리막(295)을 형성한다.
도 9d를 참조하면, 제1 도전층 패턴(290) 및 소자 분리막(295) 상에 도핑된 폴리 실리콘으로 이루어진 제2 도전층(300) 및 실리콘 질화물이나 실리콘 산질화물로 구성된 제2 하드 마스크층(305)을 순차적으로 형성한다. 이어서, 제2 하드 마스크층(305) 상에 제2 포토레지스트 패턴(310)을 형성한다.
도 9e를 참조하면, 제2 포토레지스트 패턴(310)을 식각 마스크로 이용하여 제2 하드 마스크층(305)을 식각함으로써, 제2 도전층(300) 상에 제2 하드 마스크(315)를 형성한다. 제2 포토레지스트 패턴(310)을 제거한 후, 제2 하드 마스크(315)를 식각 마스크로 이용하여 제2 도전층(300)을 부분적으로 식각함으로써, 제1 도전층 패턴(290) 상에 제2 도전층 패턴(320)을 형성한다. 여기서, 제2 도전층 패턴(320)은 제1 도전층 패턴(290)에 비하여 상기 제1 방향을 따라 약간 넓은 면적을 가진다.
제2 하드 마스크(315)를 제2 도전층 패턴(320)으로부터 제거함으로써, 반도체 기판(350) 상에 터널 산화막 패턴(285)을 개재하여 제1 및 제2 도전층 패턴들(290, 320)을 구비하는 플로팅 게이트(325)를 형성한다.
도 9f를 참조하면, 플로팅 게이트(325)의 제2 도전층 패턴(320) 및 소자 분리막(295) 상에 실리콘이 도핑된 금속 산화물로 구성된 제1 유전층(330)을 형성한다. 질소 또는 암모니아 플라즈마로 제1 유전층(330)을 처리하여 제1 유전층(330) 상에 제2 유전층(335)을 형성함으로써, 플로팅 게이트(325) 상에 제1 유전층(330) 상에 제2 유전층(335)을 포함하는 예비 유전체 구조물(340)을 형성한다. 구체적으로는, 제1 유전층(330)이 형성된 반도체 기판(250)을 챔버의 서셉터 상에 위치시킨 다음, 전원으로부터 상기 서셉터와 접지 사이의 전압차를 약 300 내지 약 500V 정도로 유지하면서 제1 유전층(330)을 상기 플라즈마로 처리함으로써, 제1 유전층(330) 상에 제2 유전층(335)을 형성한다. 본 발명의 다른 실시예에 따르면, 전술한 공정에 따라 플로팅 게이트(325) 및 소자 분리막(295) 상에 제1 및 제2 유전층들(330, 335)을 반복적으로 형성하여, 각기 N개의 제1 및 제2 유전층들(330, 335)을 포함하는 예비 유전체 구조물(340)을 형성할 수 있다.
도 9g를 참조하면, 예비 유전체 구조물(340) 상에 도핑된 폴리 실리콘이나 폴리실리콘 및 금속 실리사이드로 구성된 제3 도전층(345)을 형성한다. 이 경우, 제3 도전층(345)은 상기 예비 유전체 구조물(340)을 충분히 덮도록 형성된다.
도 9h를 참조하면, 제3 도전층(345) 상에 제3 포토레지스트 패턴을 형성한 다음, 상기 제3 포토레지스트 패턴을 식각 마스크로 이용하여 제3 도전층(345) 및 상기 예비 유전체 구조물(340)을 식각함으로써, 플로팅 게이트(325) 상에 순차적으로 유전체 구조물(365) 및 컨트롤 게이트(350)를 형성한다. 여기서, 유전체 구조물(365)은 플로팅 게이트(325)와 컨트롤 게이트(350) 사이에 형성된 제1 및 제2 유전층 패턴들(355, 360)을 구비한다. 이에 따라, 반도체 기판(250) 상에는 불휘발성 반도체 메모리 소자가 형성된다. 전술한 바와 같이, 제1 유전층(330) 및 제2 유전층(335)을 형성하는 공정을 각기 N회 반복적으로 수행함으로써, 각기 N개의 제1 유전층 패턴들(355) 및 제2 유전층 패턴들(360)을 구비하는 제1 유전체 구조물(365)을 형성할 수 있다.
본 발명에 따르면, 그 상부에 반도체 기판이 위치하는 서셉터와 접지 사이의 전압차를 조절하면서 실리콘이 도핑된 금속 산화물로 이루어진 제1 유전층을 암모니아 플라즈마 또는 질소 플라즈마로 처리하여 제1 유전층 상에 충분한 질소 함량을 갖는 실리콘이 도핑된 금속 산질화물로 구성된 제2 유전층을 형성한다. 따라서, 이러한 제1 및 제2 유전층을 포함하는 유전체 구조물을 유전 특성을 향상시키는 동시에 유전체 구조물의 누설 전류를 크게 감소시킬 수 있다.
또한, 전술한 유전체 구조물을 휘발성 반도체 메모리 소자의 게이트 절연막 및/또는 캐패시터의 유전층이나 불휘발성 반도체 메모리 소자의 유전층으로 적용함으로써, 휘발성 반도체 메모리 소자 및 불휘발성 반도체 메모리 소자의 용량 및 전기적 특성을 개선할 수 있다.
또한, 상술한 유전체 구조물은 적어도 하나의 금속 실리콘 산화물층 및 금속 실리콘 산질화물층을 구비하기 때문에, 상기 유전체 구조물은 높은 유전율을 가지면서도 열처리 공정 동안 거의 손상을 입지 않는 우수한 내열성을 갖는다. 이에 따라, 상기 유전체 구조물을 구비하는 휘발성 및 불휘발성 반도체 메모리 소자도 우수한 전기적 특성을 가진다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (30)

  1. 반도체 기판 상에 실리콘이 도핑된 금속 산화물을 사용하여 제1 유전층을 형성하는 단계;
    상기 제1 유전층이 형성된 반도체 기판을 챔버 내에 설치된 서셉터 상에 위치시키는 단계; 및
    상기 챔버에 전기적으로 연결된 전원으로부터 상기 서셉터와 접지 사이의 전압차를 조절하면서 상기 제1 유전층을 플라즈마로 처리하여 상기 제1 유전층 상에 제2 유전층을 형성하는 단계를 포함하는 유전체 구조물의 제조 방법.
  2. 제 1 항에 있어서, 상기 제1 유전층은 화학 기상 증착 공정, 원자층 증착 공정, 물리 기상 증착 공정 또는 펄스 레이저 증착 공정을 사용하여 형성되는 것을 특징으로 하는 유전체 구조물의 제조 방법.
  3. 제 1 항에 있어서, 상기 실리콘이 도핑된 금속 산화물은 실리콘이 도핑된 IV족 전이 금속의 산화물, 실리콘이 도핑된 V족 전이 금속의 산화물 및 실리콘이 도핑된 희토류 금속의 산화물로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 유전체 구조물의 제조 방법.
  4. 제 3 항에 있어서, 상기 실리콘이 도핑된 금속 산화물은 실리콘이 도핑된 티 타늄 산화물, 실리콘이 도핑된 지르코늄 산화물, 실리콘이 도핑된 하프늄 산화물, 실리콘이 도핑된 바나듐 산화물, 실리콘이 도핑된 니오븀 산화물, 실리콘이 도핑된 탄탈륨 산화물, 실리콘이 도핑된 스칸듐 산화물, 실리콘이 도핑된 이트륨 산화물 및 실리콘이 도핑된 란탄 산화물로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 것을 특징으로 하는 유전체 구조물의 제조 방법.
  5. 제 1 항에 있어서, 상기 서셉터와 접지 사이의 전압차는 300 내지 500V인 것을 특징으로 하는 유전체 구조물의 제조 방법.
  6. 제 1 항에 있어서, 상기 플라즈마는 암모니아 플라즈마 또는 질소 플라즈마인 것을 특징으로 하는 유전체 구조물의 제조 방법.
  7. 제 6 항에 있어서, 상기 제1 유전층은 300 내지 900℃의 온도 및 250 내지 800W의 전력으로 60 내지 180초 동안 처리되는 것을 특징으로 하는 유전체 구조물의 제조 방법.
  8. 제 1 항에 있어서, 상기 제2 유전층은 실리콘이 도핑된 금속 산질화물로 이루어진 것을 특징으로 하는 유전체 구조물의 제조 방법.
  9. 제 1 항에 있어서, 상기 제2 유전층 내의 질소 함량은 5 내지 25%인 것을 특 징으로 하는 유전체 구조물의 제조 방법.
  10. 제 8 항에 있어서, 상기 제2 유전층은 실리콘이 도핑된 IV족 전이 금속의 산질화물, 실리콘이 도핑된 V족 전이 금속의 산질화물 및 실리콘이 도핑된 희토류 금속의 산질화물로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 유전체 구조물의 제조 방법.
  11. 제 10 항에 있어서, 상기 제2 유전층은 실리콘이 도핑된 티타늄 산질화물, 실리콘이 도핑된 지르코늄 산질화물, 실리콘이 도핑된 하프늄 산질화물, 실리콘이 도핑된 바나듐 산질화물, 실리콘이 도핑된 니오븀 산질화물, 실리콘이 도핑된 탄탈륨 산질화물, 실리콘이 도핑된 스칸듐 산질화물, 실리콘이 도핑된 이트륨 산질화물및 실리콘이 도핑된 란탄 산질화물로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 것을 특징으로 하는 유전체 구조물의 제조 방법.
  12. 제 1 항에 있어서, 상기 제1 유전층을 형성하기 전에 상기 기판 상에 제1 도전성 구조물을 형성하는 단계를 더 포함하는 것을 특징으로 하는 유전체 구조물의 제조 방법.
  13. 제 12 항에 있어서, 상기 제2 유전층을 형성한 후, 상기 제2 유전층 상에 제2 도전성 구조물을 형성하는 단계를 더 포함하는 것을 특징으로 하는 유전체 구조 물의 제조 방법.
  14. 제 1 항에 있어서, 상기 제1 유전층을 형성하는 단계 및 상기 제2 유전층을 형성하는 단계를 N(여기서, N은 양의 정수이다)회 반복하는 것을 특징으로 하는 유전체 구조물의 제조 방법.
  15. 반도체 기판 상에 실리콘이 도핑된 금속 산화물을 사용하여 제1 유전층을 형성하는 단계;
    상기 제1 유전층이 형성된 반도체 기판을 챔버 내에 설치된 서셉터 상에 위치시키는 단계;
    상기 챔버에 전기적으로 연결된 전원으로부터 상기 서셉터와 접지 사이의 제1 전압차를 조절하면서 상기 제1 유전층을 제1 플라즈마로 처리하여 상기 제1 유전층 상에 제2 유전층을 형성하여 상기 반도체 기판 상에 제1 유전체 구조물을 형성하는 단계;
    상기 제1 유전체 구조물 상에 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물에 인접하는 상기 반도체 기판에 콘택 영역을 형성하는 단계;
    상기 콘택 영역에 전기적으로 연결되는 패드를 형성하는 단계;
    상기 패드에 전기적으로 연결되는 스토리지 전극을 형성하는 단계;
    상기 스토리지 전극 상에 제2 유전체 구조물을 형성하는 단계; 및
    상기 제2 유전체 구조물 상에 플레이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  16. 제 15 항에 있어서, 상기 제2 유전체 구조물을 형성하는 단계는,
    상기 스토리지 전극 상에 실리콘이 도핑된 금속 산화물을 사용하여 제3 유전층을 형성하는 단계;
    상기 제3 유전층이 형성된 반도체 기판을 상기 서셉터 상에 위치시키는 단계; 및
    상기 전원으로부터 상기 서셉터와 상기 접지 사이의 제2 전압차를 조절하면서 상기 제3 유전층을 제2 플라즈마로 처리하여 상기 제3 유전층 상에 제4 유전층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제 16 항에 있어서, 상기 제1 전압차와 상기 제2 전압차는 동일한 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제 17 항에 있어서, 상기 제1 전압차 및 상기 제2 전압차는 각기 300 내지 500V인 것을 하는 반도체 소자의 제조 방법.
  19. 제 16 항에 있어서, 상기 제1 유전층 및 상기 제3 유전층은 각기 화학 기상 증착 공정, 원자층 증착 공정, 물리 기상 증착 공정 또는 펄스 레이저 증착 공정을 사용하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제 16 항에 있어서, 상기 제1 유전층 및 상기 제3 유전층은 각기 실리콘이 도핑된 IV족 전이 금속의 산화물, 실리콘이 도핑된 V족 전이 금속의 산화물 및 실리콘이 도핑된 희토류 금속의 산화물로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  21. 제 16 항에 있어서, 상기 제1 플라즈마 및 상기 제2 플라즈마는 각기 암모니아 플라즈마 또는 질소 플라즈마인 것을 특징으로 하는 반도체 소자의 제조 방법.
  22. 제 16 항에 있어서, 상기 제1 유전층 및 상기 제3 유전층은 각기 300 내지 900℃의 온도 및 250 내지 800W의 전력으로 60 내지 180초 동안 처리되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  23. 제 16 항에 있어서, 상기 제2 유전층 및 상기 제4 유전층은 실리콘이 도핑된 금속 산질화물로 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
  24. 제 23 항에 있어서, 상기 제2 유전층 및 상기 제4 유전층 내의 질소 함량은 각기 5 내지 25%인 것을 특징으로 하는 반도체 소자의 제조 방법.
  25. 제 23 항에 있어서, 상기 제2 유전층 및 상기 제4 유전층은 각기 실리콘이 도핑된 IV족 전이 금속의 산질화물, 실리콘이 도핑된 V족 전이 금속의 산질화물 및 실리콘이 도핑된 희토류 금속의 산질화물로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  26. 제 16 항에 있어서, 상기 제1 유전층을 형성하는 단계 및 상기 제2 유전층을 형성하는 단계를 N(여기서, N은 양의 정수이다)회 반복하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  27. 제 26 항에 있어서, 상기 제3 유전층을 형성하는 단계 및 상기 제4 유전층을 형성하는 단계를 N(여기서, N은 양의 정수이다)회 반복하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  28. 기판 상에 터널 산화막 패턴을 형성하는 단계;
    상기 터널 산화막 패턴 상에 플로팅 게이트를 형성하는 단계;
    상기 플로팅 게이트 상에 실리콘이 도핑된 금속 산화물을 사용하여 제1 유전층을 형성하는 단계;
    상기 제1 유전층이 형성된 반도체 기판을 챔버 내에 설치된 서셉터 상에 위치시키는 단계;
    상기 챔버에 전기적으로 연결된 전원으로부터 상기 서셉터와 접지 사이의 전압차를 조절하면서 상기 제1 유전층을 플라즈마로 처리하여 상기 제1 유전층 상에 제2 유전층을 형성하여 상기 플로팅 게이트 상에 유전체 구조물을 형성하는 단계;및
    상기 유전체 구조물 상에 컨트롤 게이트를 형성하는 단계를 포함하는 반도체소자의 제조 방법.
  29. 제 28 항에 있어서, 상기 플라즈마는 암모니아 플라즈마 또는 질소 플라즈마인 것을 특징으로 하는 반도체 소자의 제조 방법.
  30. 제 28 항에 있어서, 상기 제1 유전층을 형성하는 단계 및 상기 제2 유전층을 형성하는 단계를 N(여기서, N은 양의 정수이다)회 반복하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060072680A (ko) * 2004-12-23 2006-06-28 주식회사 하이닉스반도체 반도체 장치의 커패시터 및 그 제조방법
US7709402B2 (en) 2006-02-16 2010-05-04 Micron Technology, Inc. Conductive layers for hafnium silicon oxynitride films
US7557430B2 (en) * 2006-05-25 2009-07-07 Skyworks Solutions, Inc. Semiconductor seal ring
KR100803663B1 (ko) * 2006-06-29 2008-02-19 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
US7727908B2 (en) 2006-08-03 2010-06-01 Micron Technology, Inc. Deposition of ZrA1ON films
US7432548B2 (en) * 2006-08-31 2008-10-07 Micron Technology, Inc. Silicon lanthanide oxynitride films
US7563730B2 (en) 2006-08-31 2009-07-21 Micron Technology, Inc. Hafnium lanthanide oxynitride films
US7759747B2 (en) 2006-08-31 2010-07-20 Micron Technology, Inc. Tantalum aluminum oxynitride high-κ dielectric
US7605030B2 (en) 2006-08-31 2009-10-20 Micron Technology, Inc. Hafnium tantalum oxynitride high-k dielectric and metal gates
US7544604B2 (en) 2006-08-31 2009-06-09 Micron Technology, Inc. Tantalum lanthanide oxynitride films
US7776765B2 (en) * 2006-08-31 2010-08-17 Micron Technology, Inc. Tantalum silicon oxynitride high-k dielectrics and metal gates
WO2010038423A1 (ja) * 2008-10-01 2010-04-08 パナソニック株式会社 不揮発性記憶素子並びにそれを用いた不揮発性記憶装置
TWI549163B (zh) * 2011-09-20 2016-09-11 應用材料股份有限公司 減少摻質擴散之表面穩定化製程
KR20130066288A (ko) * 2011-12-12 2013-06-20 삼성전자주식회사 저항성 메모리 소자 및 그 제조방법
US9165680B2 (en) 2013-03-11 2015-10-20 Macronix International Co., Ltd. Memory integrated circuit with a page register/status memory capable of storing only a subset of row blocks of main column blocks
US9680095B2 (en) * 2013-03-13 2017-06-13 Macronix International Co., Ltd. Resistive RAM and fabrication method
US20160218286A1 (en) 2015-01-23 2016-07-28 Macronix International Co., Ltd. Capped contact structure with variable adhesion layer thickness
US10529563B2 (en) * 2017-03-29 2020-01-07 Asm Ip Holdings B.V. Method for forming doped metal oxide films on a substrate by cyclical deposition and related semiconductor device structures
KR102782256B1 (ko) 2020-09-16 2025-03-18 삼성전자주식회사 반도체 장치 및 이의 제조 방법
DE102021118161A1 (de) * 2020-09-16 2022-03-17 Samsung Electronics Co., Ltd. Halbleitervorrichtungen und Verfahren zum Herstellen derselben

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07335565A (ja) * 1994-06-13 1995-12-22 Sony Corp 高誘電体薄膜の形成方法
KR19990000297A (ko) * 1997-06-04 1999-01-15 김영환 반도체 소자의 고유전 특성 절연막 형성방법
JP2002203854A (ja) 2000-12-27 2002-07-19 Toshiba Corp 高誘電体酸化物膜の形成方法
KR20040023557A (ko) * 2002-09-09 2004-03-18 에이에스엠 저펜 가부시기가이샤 반도체 집적 회로의 다층 상호접속에 사용되는 층간절연막및 그 제조방법
KR20040048808A (ko) * 2002-12-03 2004-06-10 가부시끼가이샤 에키쇼 센탄 기쥬츠 가이하쯔 센터 유전체 막 및 그 형성방법, 및 유전체 막을 이용한 반도체장치 및 그 제조방법
KR20040102277A (ko) * 2003-05-27 2004-12-04 삼성전자주식회사 유전막 형성방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0170312B1 (ko) * 1995-06-23 1999-02-01 김광호 고집적 dram 셀 및 그 제조방법
KR100375428B1 (ko) * 1995-11-20 2003-05-17 가부시끼가이샤 히다치 세이사꾸쇼 반도체기억장치 및 그 제조방법
KR19980032692A (ko) 1996-10-10 1998-07-25 알.제이.보토스 플로팅 게이트 메모리 장치 및 그 메모리 장치 제조 공정
KR100319571B1 (ko) 1998-03-12 2002-01-09 루센트 테크놀러지스 인크 도프된 금속 산화물 유전물질들을 가진 전자 소자들과 도프된 금속 산화물 유전물질들을 가진 전자 소자들을 만드는 과정
US20010031524A1 (en) * 1998-07-13 2001-10-18 Samsung Electronics Co., Ltd. Nonvolatile memory device and manufacturing method therefor
JP2002261161A (ja) * 2001-03-05 2002-09-13 Hitachi Ltd 半導体装置の製造方法
JP4102072B2 (ja) 2002-01-08 2008-06-18 株式会社東芝 半導体装置
US6797645B2 (en) 2002-04-09 2004-09-28 Kwangju Institute Of Science And Technology Method of fabricating gate dielectric for use in semiconductor device having nitridation by ion implantation
KR20040059878A (ko) 2002-12-30 2004-07-06 주식회사 하이닉스반도체 반도체 소자의 절연박막 형성방법
JP2005150637A (ja) * 2003-11-19 2005-06-09 Canon Inc 処理方法及び装置
JP4198582B2 (ja) * 2003-12-02 2008-12-17 独立行政法人科学技術振興機構 タンタルオキシナイトライド酸素還元電極触媒
JP2005317647A (ja) * 2004-04-27 2005-11-10 Toshiba Corp 半導体装置及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07335565A (ja) * 1994-06-13 1995-12-22 Sony Corp 高誘電体薄膜の形成方法
KR19990000297A (ko) * 1997-06-04 1999-01-15 김영환 반도체 소자의 고유전 특성 절연막 형성방법
JP2002203854A (ja) 2000-12-27 2002-07-19 Toshiba Corp 高誘電体酸化物膜の形成方法
KR20040023557A (ko) * 2002-09-09 2004-03-18 에이에스엠 저펜 가부시기가이샤 반도체 집적 회로의 다층 상호접속에 사용되는 층간절연막및 그 제조방법
KR20040048808A (ko) * 2002-12-03 2004-06-10 가부시끼가이샤 에키쇼 센탄 기쥬츠 가이하쯔 센터 유전체 막 및 그 형성방법, 및 유전체 막을 이용한 반도체장치 및 그 제조방법
KR20040102277A (ko) * 2003-05-27 2004-12-04 삼성전자주식회사 유전막 형성방법

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