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KR20060072680A - 반도체 장치의 커패시터 및 그 제조방법 - Google Patents

반도체 장치의 커패시터 및 그 제조방법 Download PDF

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KR20060072680A
KR20060072680A KR1020040111387A KR20040111387A KR20060072680A KR 20060072680 A KR20060072680 A KR 20060072680A KR 1020040111387 A KR1020040111387 A KR 1020040111387A KR 20040111387 A KR20040111387 A KR 20040111387A KR 20060072680 A KR20060072680 A KR 20060072680A
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KR
South Korea
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film
capacitor
dielectric layer
semiconductor device
gas
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Ceased
Application number
KR1020040111387A
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English (en)
Inventor
오평원
김우진
오훈정
윤효근
윤효섭
최백일
Original Assignee
주식회사 하이닉스반도체
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Publication date
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Priority to US11/212,466 priority patent/US7498628B2/en
Priority to JP2005262060A priority patent/JP2006179860A/ja
Priority to CNB2005101180892A priority patent/CN100463186C/zh
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Abstract

본 발명은 반도체 기판 상의 소정의 하부구조 상에 형성된 하부전극과; 상기 하부전극 상에 형성되고, 낮은 누설전류 특성을 가지는 제 1 유전막과; 상기 제 1 유전막 상에 형성되고, 상기 제 1 유전막에 비해 상대적으로 높은 유전율을 가지는 제 2 유전막과; 상기 제 2 유전막 상에 형성된 상부전극을 포함하여 구성되는 반도체 장치의 커패시터 및 그 제조방법에 관한 것이다.
반도체 장치, 커패시터, 유전막

Description

반도체 장치의 커패시터 및 그 제조방법{Capacitor for Semiconductor Device and Manufacturing Method thereof}
도 1a 내지 도 1g는 종래 반도체 장치의 커패시터 제조공정 수순 단면도를 도시된 것이다.
도 2a 내지 도 2h는 본 발명에 의한 일실시에에 따른 반도체 장치의 커패시터 제조공정 수순 단면도를 도시된 것이다.
<도면의 주요 부분에 대한 부호의 설명>
1 : 하부구조물 2 : 비트라인 전극
3 : 층간절연막 4 : 질화막
5 : 콘택 플러그 6 : 산화막
7 : 커패시터 하부전극 8 : 유전막
9 : 커패시터 상부전극
101 : 하부구조물 102 : 비트라인 전극
103 : 층간절연막 104 : 질화막
105 : 콘택 플러그 106 : 산화막
107 : 커패시터 하부전극 108 : 제 1 유전막
109 : 제 2 유전막 110 : 장벽층
111 : 커패시터 상부전극
본 발명은 반도체 장치의 커패시터 및 그 제조방법에 관한 것으로, 더욱 구체적으로는 낮은 누설 전류 특성과 높은 정전용량을 가지는 반도체 장치의 커패시터 및 그 제조방법에 관한 것이다.
일반적으로, 반도체 장치의 커패시터는 일정한 수준 이상의 정전용량을 가져야 하며, 반도체 장치, 특히 DRAM 등의 리프레시 타임(refresh time)의 증가를 목적으로 더 낮은 누설전류 특성을 가지도록 하기 위하여 계속적인 연구 및 개발이 진행되고 있다.
한편, 최근 반도체 소자의 고집적화가 진행됨에 따라 반도체 소자의 각 부위는 그 차지하는 면적이 점점 더 줄어들고 있다. 이에 따라 반도체 장치에서 커패시터를 형성할 수 있는 면적 또한 줄어들고 있어 충분한 정전용량과 낮은 누설전류 특성을 확보하기가 용이하지 않게 되었다.
이하, 첨부한 도면을 참고로 이러한 종래기술에 의한 반도체 장치의 커패시 터 및 그 제조방법의 문제점을 더욱 상세히 설명하기로 한다.
도 1a 내지 도 1g는 종래 커패시터 제조공정 수순 단면도로서, 이를 참조하여 종래 반도체 장치의 커패시터 및 그 제조방법의 문제점을 자세히 살펴보면 다음과 같다.
우선, 도 1a에 도시된 바와 같이, 소자격리막(미도시)에 의하여 액티브영역이 정의된 반도체 기판(미도시) 상에 형성되어 있는 소정 하부구조물(1) 상에 비트라인 전극(2) 등의 구조를 형성한다.
이어서, 도 1b에 도시된 바와 같이, 상기 구조의 상부전면에 산화막 등으로 된 층간절연막(3)을 증착하고, 그 층간절연막(3) 상에 장벽층으로서 질화막(4)을 증착한다.
그런 다음, 도 1c에 도시된 바와 같이, 사진식각공정을 실시하여 상기 질화막(4)과 층간절연막(3)을 식각하여 콘택홀을 형성한다. 상기 콘택홀은 하부구조물(1)의 표면, 특히 상기 비트라인 전극(2)의 사이에 위치하는 스토리지 노드 영역에 해당하는 반도체 기판(미도시)의 접합영역과 연결된 플러그(미도시) 표면을 노출시킨다.
이어서, 도 1d에 도시된 바와 같이 상기 결과물의 전면에 대하여 도전성의 다결정실리콘을 증착하되, 상기 콘택홀이 상기 다결정 실리콘에 의하여 매립되도록 한다. 그리고 나서, 상기 질화막(4)이 노출될 때까지 상기 결과물에 대하여 평탄화공정을 실시하여, 상기 콘택홀 내에 콘택 플러그(5)를 형성한다.
그런 다음, 도 1e에 도시된 바와 같이 상기 구조의 상부전면에 산화막(6)을 증착한 후, 사진식각공정을 통해 상기 산화막(6)의 소정 영역을 식각하여 상기 콘택 플러그(5)의 상부와 그 주변부의 질화막(4)의 소정 부위를 노출시킨다. 상기 산화막(6)이 식각되는 영역은 이후 형성될 커패시터의 하부전극의 면적과 직접적인 관계가 있으며, 인접한 다른 셀의 커패시터와의 이격 거리를 감안하여 최대한 넓게 한다.
이어서, 상기 결과물 전면에 대하여 폴리실리콘막을 증착한 후, 화학적기계적 평탄화(CMP) 등을 통하여 상기 증착된 폴리실리콘막 중 상기 산화막(6) 상에 증착되어 있는 부분을 제거한다. 그리고 나서, 남아 있는 나머지 산화막(6) 부분을 선택적으로 식각 제거하여, 도 1f에 도시된 바와 같은 커패시터 하부전극(7)을 형성한다.
그런 다음, 도 1g에 도시된 바와 같이 상기 구조의 상부에 유전막(8)을 증착한다. 상기 유전막으로는 산화막-질화막-산화막의 적층막(ONO막)을 형성한다. 그리고 나서, 상기 결과물 상에 커패시터 상부전극(9)을 형성하여 커패시터 제조를 완료한다.
그러나, 상기와 같은 종래 단일 ONO막에 의한 유전막(8)을 포함하는 커패시터 구조는 충분한 정전용량 특성과 낮은 누설전류 특성을 모두 만족할 수 없는 문제점이 있었다.
이에 따라, 누설 전류 특성을 개선하기 위하여 AlON(Aluminium Oxi Nitride)으로 유전막을 형성하여 사용하기도 하는데, 그러나 이 경우에는 계면 특성은 우수하여 누설전류 특성은 좋으나 낮은 정전용량 특성을 보여 고정전 용량이 요구되는 최근의 커패시터 필요를 충족시키지 못하는 문제점이 있었다.
이와 같이, 상기 단일막의 유전막을 적용하는 커패시터들은 반도체 장치의 집적도가 심화되면서 커패시터가 가져야하는 정전용량과 누설전류 특성 모두를 만족시킬 수 없는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 보다 좁은 설치면적에서도 높은 정전용량 특성과 낮은 누설전류 특성을 가지는 반도체 장치의 커패시터와 이를 제조하는 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 반도체 기판 상의 소정의 하부구조 상에 형성된 하부전극과; 상기 하부전극 상에 형성되고, 낮은 누설전류 특성을 가지는 제 1 유전막과; 상기 제 1 유전막 상에 형성되고, 상기 제 1 유전막에 비해 상대적으로 높은 유전율을 가지는 제 2 유전막과; 상기 제 2 유전막 상에 형성된 상부전극을 포함하여 구성되는 반도체 장치의 커패시터 및 그 제조방법을 제공한다.
본 발명에서, 상기 제 1 유전막은 AlON막(aluminium Oxi Nitride)인 것이 바람직하다.
본 발명에서, 상기 AlON막의 두께는 50~150[Å]인 것이 바람직하다.
본 발명에서, 상기 제 2 유전막은 YON(Yitrium Oxi Nitride)막인 것이 바람직하다.
본 발명에서, 상기 YON막의 두께는 10[Å] 이하인 것이 바람직하다.
본 발명에서, 상기 하부전극은 도프트 실리콘막과 언도프트 실리콘막의 이중 구조로 된 것을 특징으로 한다.
본 발명에서, 상기 제 2 유전막과 상부전극 사이에 장벽층으로서 TiN층이 더 포함되는 것이 바람직하다.
본 발명에서, 상기 커패시터는 DRAM의 셀 커패시터로서 사용되는 것이 바람직하다.
또한, 본 발명은 반도체 기판 상의 소정의 하부구조 상에 하부전극을 형성하는 단계와; 상기 하부전극 상에 낮은 누설전류 특성을 가지는 제 1 유전막을 형성하는 단계와; 상기 제 1 유전막 상에 상기 제 1 유전막에 비해 상대적으로 높은 유전율을 가지는 제 2 유전막을 형성하는 단계와; 상기 제 2 유전막 상에 상부전극을 형성하는 단계를 포함하여 구성되는 반도체 장치의 커패시터 제조방법을 제공한다.
본 발명에서, 상기 제 1 유전막은 AlON막인 것이 바람직하다.
본 발명에서, 상기 AlON막의 두께는 50~150[Å]로 형성하는 것이 바람직하다.
본 발명에서, 상기 AlON막은 PECVD(Plasma enhanced CVD)법을 이용하여 증착하는 것이 바람직하다.
본 발명에서, 상기 PECVD법에 의한 증착시, 소스물질로는 (CH3)3Al을 사용하 고, Al2O3의 증착시 반응물질로는 H20 및 NH3를 사용하는 것이 바람직하다.
본 발명에서, 웨이퍼의 온도는 200~450[℃]로 하고 증착시 반응로의 압력은 0.1~1.0[torr]로 하며, 상기 H2O의 사용량은 10~500sccm로 하고 상기 NH3의 사용량은 10~500sccm로 하는 것이 바람직하다.
본 발명에서, 상기 AlON막의 형성 후, 상기 AlON막의 N2함량을 높이기 위해서 N2O 플라즈마 열처리(Plasma Anneal)을 실시하는 단계를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 제 2 유전막은 YON막인 것이 바람직하다.
본 발명에서, 상기 YON막의 두께는 10[Å] 이하로 형성하는 것이 바람직하다.
본 발명에서, 상기 YON막은 ALD(Atomic Layer Deposition)법 또는 ICE(Ionized Cluster Beam) 증착법에 의하여 형성하는 것이 바람직하다.
본 발명에서, ALD(Atomic Layer Deposition)법에 의한 증착시, 소스 가스인 이트륨(Yitrium) 가스를 반응원료인 NH3 가스 및 H2O 가스와 교대로 반응기에 주입하되, 상기 이트륨 가스와 NH3/H2O 가스의 주입 사이사이에 불활성 기체를 흘려주는 것이 바람직하다.
본 발명에서, 상기 이트륨 가스와 NH3/H2O 가스 및 불활성 기체의 주입시간은 각각 0.1~10[sec]로 하고, 상기 NH3의 양은 10~100[sccm]으로 하고, 상기 H2O의 양은 10~100[sccm]으로 하며, 반응기의 온도는 250~350[℃]로 유지하는 것이 바람직하다.
본 발명에서, 상기 YON막의 형성 후, 상기 YON막의 N2함량을 증가시키기 위해서 N2O 플라즈마 열처리를 실시하는 단계를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 N2O 플라즈마 열처리 후, 퍼니스 진공 N2 열처리(Furnace Vacuum N2 anneal) 또는 급속 열처리(RTP, rapid thermal processing}를 실시하는 단계를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 제 2 유전막의 향성 후, 장벽층으로서 TiN층을 증착하는 단계를 더 포함하는 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 하다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2a 내지 도 2h는 본 발명에 의한 일실시예에 따른 반도체 장치의 커패시터 제조공정을 설명하기 위한 단면도로서, 이를 참조하여 본 발명을 설명하면 다음과 같다.
우선, 도 2a에 도시된 바와 같이, 소자격리막(미도시)에 의하여 액티브영역이 정의된 반도체 기판(미도시) 상에 형성되어 있는 소정 하부구조물(101) 상에 비 트라인 전극(102) 등의 구조를 형성한다. 이어서, 상기 결과물의 상부전면에 산화막 등으로 된 층간절연막(103)을 증착하고, 그 층간절연막(103) 상에 장벽층으로서 질화막(104)을 증착한다.
그런 다음, 도 2b에 도시된 바와 같이, 사진식각공정을 실시하여 상기 질화막(104)과 층간절연막(103)을 식각하여 콘택홀을 형성한다. 상기 콘택홀(A)은 하부구조물(101)의 표면, 특히 상기 비트라인 전극(102)의 사이에 위치하는 스토리지 노드 영역에 해당하는 반도체 기판(미도시)의 접합영역과 연결된 플러그(미도시) 표면을 노출시킨다.
이어서, 도 2c에 도시된 바와 같이, 상기 결과물의 전면에 대하여 도전성의 다결정실리콘을 증착하되, 상기 콘택홀(A)이 상기 다결정 실리콘에 의하여 매립되도록 한다. 그리고 나서, 상기 질화막(104)이 노출될 때까지 상기 결과물에 대하여 평탄화공정을 실시하여, 상기 콘택홀(A) 내에 콘택 플러그(105)를 형성한다.
그런 다음, 도 2d에 도시된 바와 같이, 상기 구조의 상부전면에 산화막(106)을 증착한 후, 사진식각공정을 통해 상기 산화막(106)의 소정 영역을 식각하여 상기 콘택 플러그(105)의 상부와 그 주변부의 질화막(104)의 소정 부위를 노출시킨다. 상기 산화막(106)이 식각되는 영역은 이후 형성될 커패시터의 하부전극의 면적과 직접적인 관계가 있으며, 인접한 다른 셀의 커패시터와의 이격 거리를 감안하여 최대한 넓게 형성한다. 상기 산화막(106)은 5000~20000[Å]의 두께로 증착한다.
이어서, 상기 결과물 전면에 대하여 폴리실리콘막을 증착한 후, 화학적기계적 평탄화(CMP) 등을 통하여 상기 증착된 폴리실리콘막 중 상기 산화막(106) 상에 증착되어 있는 부분을 제거한다. 그리고 나서, 남아 있는 나머지 산화막(106) 부분을 선택적으로 식각 제거하여, 도 2e에 도시된 바와 같은 커패시터 하부전극(107)을 형성한다. 커패시터 하부전극(107)용 상기 폴리실리콘막은 온도 500~560[℃], 특히 530[℃], 압력 0.5~1.0[torr]의 조건하에서 실시되며, 도프트(doped) 실리콘막을 100~300[Å]으로 증착한 후 언도프트(undoped) 실리콘막을 100~500[Å]으로 증착하는 2단계의 증착단계를 통해 형성한다. 상기 도프트(doped) 실리콘막 증착시에는 SiH4를 800~1200sccm, PH3를 150~250sccm 사용하고, 상기 언도프트(doped) 실리콘막 증착시에는 SiH4를 800~1200sccm, PH3를 0sccm 사용한다.
그런 다음, 도 2f에 도시된 바와 같이, 상기 결과물의 상부에 막질이 치밀하여 누설전류의 발생이 적은 AlON(Aluminium Oxi Nitride)막(108)을 증착한다. AlON막(108)은 막질이 치밀하여 계면특성이 우수하므로, 상기 하부전극(107)과의 사이에 계면막이 형성되는 것을 억제하여 누설전류가 발생하는 것을 억제하는 역할을 한다. 이 때, 상기 AlON막(108)은 PECVD(Plasma enhanced CVD)법을 이용하여 증착한다. 상기 PECVD법에 의한 증착시 웨이퍼의 온도는 200~450[℃]로 하고, 증착시 반응로의 압력은 0.1~1.0[torr]로 하며, 소스물질로는 (CH3)3Al을 사용한다. Al2 O3의 증착시 반응물질로는 H20 및 NH3를 사용하되, 그 사용량은 H2O는 10~500sccm, NH3는 10~500sccm로 한다. 증착되는 AlON막(108)의 두께는 50~150[Å]로 하고, 증착시 RF 전력(RF power)는 10~500[watt]로 한다. 상기와 같은 막두께의 설정은 전체 유전막의 유전율과 누설전류 방지특성을 고려한 것으로서, 이 범위보다 작을 때는 누설전 류 방지특성이 저하되고 그 범위 이상에서는 유전율이 저하되어 충분한 정전용량 특성을 나타내지 못할 수 있다.
이어서, 상기 AlON막(108)이 형성된 결과물에 대하여 어닐공정을 진행한다. 상기 어닐공정에서는 AlON막(108)의 N2함량을 높이기 위해서 N2O 플라즈마 열처리(Plasma Anneal)을 실시한다. 이 때, 급속열처리(rapid thermal anneal)시 N2O 가스의 양은 1 ~ 10[slm]으로 하고, 온도는 700 ~ 850[℃]를 유지하며, 60 ~ 180초 동안 실시한다. 상기와 같이, N2의 함유량이 증가하면 유전율이 증가되고 막질도 보다 치밀하게 된다.
다음으로, 도 2g에 도시된 바와 같이 상기 AlON막(108)의 상부에 유전율이 높은 YON막(Yitrium Oxi Nitride, 109)을 증착한다. 상기 YON막(109)은 유전율이 25 정도로 높은 정전용량을 가지고 있어 고용량의 커패시터를 제조할 수 있도록 한다. 이 때, YON막(109)은 ALD(Atomic Layer Deposition)법에 의하여 형성하되, 소스 가스인 이트륨(Yitrium) 가스를 반응원료인 NH3 가스 및 H2O 가스와 교대로 반응기에 주입하여 YON막을 10[Å] 이내로 증착한다. 이트륨 가스와 NH3/H2O 가스의 주입 사이사이에 N2, Ar, He 등의 불활성 기체를 흘려주어 각 원료의 잔류물이 남지 않도록 한다.
상기 ALD 법에 의한 증착시 상기 소스가스의 주입과 불활성 기체의 주입 및 H2O/NH3 가스 주입을 1 사이클로 1 사이클당 1[Å] 이하의 박막을 증착하고, 상기 사이클을 반복하여 총 10[Å] 이하의 두께로 YON막(109)을 형성한다. 각 반응 원료와 중간의 불활성 기체의 주입시간은 각각 0.1~10[sec]로 한다. 그리고, 반응 가스인 NH3의 양은 10~100[sccm]으로, H2O의 양은 10~100[sccm]으로 하고, 반응기의 온도는 250~350[℃]로 유지한다. 상기 사이클의 반복에 의해 연속으로 증착된 박막은 400~550[℃]의 조건하에서 저온 열처리하여 단일막으로 전환되도록 한다.
YON막(109)의 형성시 ICE(Ionized Cluster Beam) 증착법을 이용할 수도 있다.
상기와 같이, 본 발명에서는 커패시터의 하부 전극 상에 먼저 AlON막(108)을 형성한 후 YON막(109)을 형성하여 2중막 구조의 유전막을 형성함으로써, 커패시터의 누설전류를 감소시킴과 아울러 정전용량을 크게 증가시킬 수 있다. 즉, 하부전극 상에 먼저 형성된 AlON막(108)은 막질이 치밀하여 계면특성이 우수하므로, 상기 하부전극(107)과의 사이에 계면막이 형성되는 것을 억제하여 누설전류가 발생하는 것을 억제한다. 그리고, AlON막(108) 상에 형성되는 YON막(109)은 유전율이 25 정도로 매우 높아서 커패시터의 정전용량을 크게 높일 수 있다. 따라서, 본 발명에 따른 커패시터 제조방법은 AlON막(108)과 YON막(109)의 이중 구조로 된 유전막을 사용함으로써, 커패시터의 누설전류를 크게 감소시킬 수 있을 뿐만 아니라 고정전용량도 크게 증가시킬 수 있다.
그리고, 원래 YON막을 단일 유전막으로서 하부전극 상에 증착하여 사용할 경우에는 하부전극의 폴리실리콘과 YON막이 계면반응을 일으켜 유전율이 낮은 SiO2를 생성하여 YON막의 질적저하를 초래할 수 있는데, 본 발명에서는 YON막(109)을 형성하기 이전에 막질이 치밀한 먼저 AlON막(108)을 형성함으로써 YON막과 하부전극 사이에 계면막이 형성되는 것을 억제하여 YON막(109)의 질적 저하를 억제할 수도 있다.
이어서, YON막(109)의 N2함량을 증가시키기 위하여 상기 결과물에 대하여 N2O 플라즈마 열처리(Plasma anneal)을 실시한다. 이 때, 급속열처리(rapid thermal anneal)시 N2O 가스의 양은 1 ~ 10[slm]으로 하고, 온도는 700 ~ 850[℃]를 유지하며, 60 ~ 180초 동안 실시한다. 상기와 같이, N2의 함유량이 증가하면 유전율이 증가되고 막질도 보다 치밀하게 된다.
다음으로, 상기 AlON막(108)과 YON막(109) 내의 불순물을 제거하고 상기 높아진 N2 함량을 유지하기 위하여, 퍼니스 진공 N2 열처리(Furnace Vacuum N2 anneal)을 실시한다. 이 때, 상기 퍼니스 진공 열처리시 온도는 500 ~ 650[℃]를 유지하고, 5~60[min] 동안 실시한다. 한편, 상기 퍼니스 진공 N2 열처리 대신 급속 열처리(RTP, rapid thermal processing}을 실시할 수도 있다.
이어서, 도 2h에 도시된 바와 같이, 상기 구조의 상부전면에 장벽층(12)으로서 TiN층을 증착하고, 그 상부에 폴리실리콘을 증착하여 커패시터 상부전극(9)을 제조한다.
상기에서 형성되는 커패시터는 DRAM의 셀 커패시터로서뿐만 아니라, 그외 반 도체 장치의 다양한 영역에서 커패시터 소자로서 사용될 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 커패시터의 유전막으로서 낮은 누설전류 특성의 AlON막과 높은 정전용량 특성의 YON막의 이중적층막을 사용함으로써, 반도체 장치의 집적도가 심화되어 커패시터의 면적이 감소하는 경우에도 높은 정전용량과 낮은 누설전류 특성을 가지는 커패시터를 얻을 수 있다.
또한, 본 발명은 상기 낮은 누설전류 특성의 AlON막과 높은 정전용량 특성의 YON막 각각에 질소 함량을 증가시키는 추가 공정을 통해 상기 유전막 등의 막질을 개선하고 정전용량을 높여 더욱 높은 정전용량 특성과 낮은 누설전류 특성을 가지는 커패시터를 제조할 수 있도록 한다.

Claims (23)

  1. 반도체 기판 상의 소정의 하부구조 상에 형성된 하부전극과;
    상기 하부전극 상에 형성되고, 낮은 누설전류 특성을 가지는 제 1 유전막과;
    상기 제 1 유전막 상에 형성되고, 상기 제 1 유전막에 비해 상대적으로 높은 유전율을 가지는 제 2 유전막과;
    상기 제 2 유전막 상에 형성된 상부전극을 포함하여 구성되는 반도체 장치의 커패시터.
  2. 제 1항에 있어서,
    상기 제 1 유전막은 AlON막(aluminium Oxi Nitride)인 반도체 장치의 커패시터.
  3. 제 2항에 있어서,
    상기 AlON막의 두께는 50~150[Å]인 반도체 장치의 커패시터.
  4. 제 1항에 있어서,
    상기 제 2 유전막은 YON(Yitrium Oxi Nitride)막인 반도체 장치의 커패시터.
  5. 제 4항에 있어서,
    상기 YON막의 두께는 10[Å] 이하인 반도체 장치의 커패시터.
  6. 제 1 항에 있어서,
    상기 하부전극은 도프트 실리콘막과 언도프트 실리콘막의 이중 구조로 된 반도체 장치의 커패시터.
  7. 제 1항에 있어서,
    상기 제 2 유전막과 상부전극 사이에 장벽층으로서 TiN층이 더 포함되는 반도체 장치의 커패시터.
  8. 반도체 기판 상의 소정의 하부구조 상에 하부전극을 형성하는 단계와;
    상기 하부전극 상에 낮은 누설전류 특성을 가지는 제 1 유전막을 형성하는 단계와;
    상기 제 1 유전막 상에 상기 제 1 유전막에 비해 상대적으로 높은 유전율을 가지는 제 2 유전막을 형성하는 단계와;
    상기 제 2 유전막 상에 상부전극을 형성하는 단계를 포함하여 구성되는 반도체 장치의 커패시터 제조방법.
  9. 제 8항에 있어서,
    상기 제 1 유전막은 AlON막인 반도체 장치의 커패시터 제조방법.
  10. 제 9항에 있어서,
    상기 AlON막의 두께는 50~150[Å]로 형성하는 반도체 장치의 커패시터 제조방법.
  11. 제 9항에 있어서,
    상기 AlON막은 PECVD(Plasma enhanced CVD)법을 이용하여 증착하는 반도체 장치의 커패시터 제조방법.
  12. 제 11항에 있어서,
    상기 PECVD법에 의한 증착시, 소스물질로는 (CH3)3Al을 사용하고, Al2O 3의 증착시 반응물질로는 H20 및 NH3를 사용하는 반도체 장치의 커패시터 제조방법.
  13. 제 12항에 있어서,
    웨이퍼의 온도는 200~450[℃]로 하고 증착시 반응로의 압력은 0.1~1.0[torr]로 하며, 상기 H2O의 사용량은 10~500sccm로 하고 상기 NH3의 사용량은 10~500sccm로 하는 반도체 장치의 커패시터 제조방법.
  14. 제 9항에 있어서,
    상기 AlON막의 형성 후, 상기 AlON막의 N2함량을 높이기 위해서 N2O 플라즈마 열처리(Plasma Anneal)을 실시하는 단계를 더 포함하는 반도체 장치의 커패시터 제조방법.
  15. 제 8항에 있어서,
    상기 제 2 유전막은 YON막인 반도체 장치의 커패시터 제조방법.
  16. 제 15항에 있어서,
    상기 YON막의 두께는 10[Å] 이하로 형성하는 반도체 장치의 커패시터 제조방법.
  17. 제 15항에 있어서,
    상기 YON막은 ALD(Atomic Layer Deposition)법에 의하여 형성하는 반도체 장치의 커패시터 제조방법.
  18. 제 17항에 있어서,
    ALD(Atomic Layer Deposition)법에 의한 증착시, 소스 가스인 이트륨(Yitrium) 가스를 반응원료인 NH3 가스 및 H2O 가스와 교대로 반응기에 주입하되, 상기 이트륨 가스와 NH3/H2O 가스의 주입 사이사이에 불활성 기체를 흘려주는 반도체 장치의 커패시터 제조방법.
  19. 제 18항에 있어서,
    상기 이트륨 가스와 NH3/H2O 가스 및 불활성 기체의 주입시간은 각각 0.1~10[sec]로 하고, 상기 NH3의 양은 10~100[sccm]으로 하고, 상기 H2O의 양은 10~100[sccm]으로 하며, 반응기의 온도는 250~350[℃]로 유지하는 반도체 장치의 커패시터 제조방법.
  20. 제 15항에 있어서,
    상기 YON막은 ICE(Ionized Cluster Beam) 증착법에 의하여 형성하는 반도체 장치의 커패시터 제조방법.
  21. 제 15항에 있어서,
    상기 YON막의 형성 후, 상기 YON막의 N2함량을 증가시키기 위해서 N2O 플라즈마 열처리를 실시하는 단계를 더 포함하는 반도체 장치의 커패시터 제조방법.
  22. 제 21항에 있어서,
    상기 N2O 플라즈마 열처리 후, 퍼니스 진공 N2 열처리(Furnace Vacuum N2 anneal) 또는 급속 열처리(RTP, rapid thermal processing}를 실시하는 단계를 더 포함하는 반도체 장치의 커패시터 제조방법.
  23. 제 8항에 있어서,
    상기 제 2 유전막의 향성 후, 장벽층으로서 TiN층을 증착하는 단계를 더 포함하는 반도체 장치의 커패시터 제조방법.
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