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KR100639948B1 - 이원 리드 배치 형태를 가지는 리드프레임 패키지 - Google Patents

이원 리드 배치 형태를 가지는 리드프레임 패키지 Download PDF

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Publication number
KR100639948B1
KR100639948B1 KR1020050076996A KR20050076996A KR100639948B1 KR 100639948 B1 KR100639948 B1 KR 100639948B1 KR 1020050076996 A KR1020050076996 A KR 1020050076996A KR 20050076996 A KR20050076996 A KR 20050076996A KR 100639948 B1 KR100639948 B1 KR 100639948B1
Authority
KR
South Korea
Prior art keywords
constant voltage
lead
signal
leads
chip
Prior art date
Application number
KR1020050076996A
Other languages
English (en)
Inventor
이종주
안미현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
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Priority to US11/503,269 priority patent/US20070040247A1/en
Application granted granted Critical
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Priority to US12/453,863 priority patent/US20090230520A1/en

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Abstract

본 발명은 신호 리드와 정전압 리드의 배치 형태가 서로 다른 이원 리드 배치 형태를 가지는 리드프레임 패키지에 관한 것으로, 신호 리드의 길이를 정전압 리드의 길이보다 작게 하여 신호 리드의 커패시턴스를 감소시키고 신호 전송 특성을 개선한다. 또한, 정전압 리드의 폭을 신호 리드의 폭보다 크게 하여 정전압 리드의 인덕턴스와 저항을 감소시키고 잡음을 줄이며 전력 전달 특성을 개선한다. 또한, 신호 본딩 와이어가 정전압 리드의 위쪽에 위치하는 마이크로스트립 전송선 구조를 구현하여 신호 전송 특성을 향상시킨다. 본 발명은 신호 리드와 정전압 리드의 고유 기능에 맞는 최적의 리드 배치 형태를 구현할 수 있고, 고속 제품에 적합한 리드프레임 패키지를 구현할 수 있다.
리드프레임 패키지, 리드-온-칩(LOC) 패키지, 신호 리드, 전원/접지 리드, 커패시턴스, 인덕턴스, 마이크로스트립 전송선

Description

이원 리드 배치 형태를 가지는 리드프레임 패키지{leadframe package with dual lead configurations}
도 1a와 도 1b는 종래 기술에 따른 리드프레임 패키지의 평면도 및 단면도.
도 2a와 도 2b는 본 발명의 제1 실시예에 따른 리드프레임 패키지의 평면도 및 단면도.
도 3a와 도 3b는 본 발명의 제2 실시예에 따른 리드프레임 패키지의 평면도 및 단면도.
도 4는 본 발명의 제2 실시예의 변형예에 따른 리드프레임 패키지의 단면도.
도 5a와 도 5b는 본 발명의 제3 실시예에 따른 리드프레임 패키지의 평면도 및 단면도.
도 6a와 도 6b는 본 발명의 제4 실시예에 따른 리드프레임 패키지의 평면도 및 단면도.
도 7은 본 발명의 제5 실시예에 따른 리드프레임 패키지의 평면도.
<도면에 사용된 주요 참조 번호의 설명>
100, 200, 300, 400, 500, 600, 700: 리드프레임 패키지
110, 210: 반도체 칩
112, 212, 412, 512, 512a, 512b, 612: 칩 패드
120, 220, 220a, 220b, 320, 320a, 320b, 620, 620a, 620b, 720c, 720d: 리드
130, 230, 430: 접착 테이프
140, 240, 240a, 240b, 440: 본딩 와이어
150, 250: 몰딩 수지
본 발명은 반도체 패키지 기술에 관한 것으로서, 좀 더 구체적으로는 신호 리드와 정전압 리드의 배치 형태가 서로 다른 이원 리드 배치 형태를 가지는 리드프레임 패키지에 관한 것이다.
저속, 저가형 반도체 칩에 대한 패키지로 LOC(lead-on-chip) 유형의 리드프레임 패키지(leadframe package)가 널리 사용되어 왔다. 특히, 중앙 배치형 패드(center pad)를 가지며 핀 개수(pin count)가 많지 않은 메모리 칩에 대하여 LOC 패키지를 사용하는 경우가 많았다. 그러나, LOC 패키지는 반도체 제품의 고속화와 더불어 BGA(ball grid array) 패키지와 같은 면 배열형(area array type) 패키지로 전환되는 추세이며, 이는 메모리 칩과 같이 핀 수가 많이 요구되지 않는 제품들의 경우에도 마찬가지이다.
LOC 패키지는 패키지의 크기 축소가 가능할 뿐만 아니라, 저가의 리드프레임을 이용하기 때문에 제조원가를 절감할 수 있다는 장점을 가지고 있다. 그럼에도 불구하고 LOC 패키지에서 BGA 패키지로 전환되는 이유 중의 하나는 전기적 측면 때문이다.
LOC 패키지는 리드들이 길게 형성되어 반도체 칩의 활성면(active surface) 위에 배치된다. 따라서 리드와 칩 활성면 사이에 기생 커패시턴스(parasitic capacitance)가 유발되어 용량성 부하(capacitive loading)가 커지므로 신호 전송 특성이 나빠진다. 반면에 정전압 리드의 관점에서는 인덕턴스(inductance)가 크기 때문에 고속 제품에서 잡음이 증가하는 문제가 있다.
도 1a는 종래 기술에 따른 리드프레임 패키지(100)의 평면도이다. 도 1b는 도 1a의 ⅠB-ⅠB선을 따라 절단한 단면도이다. 도 1a, 도 1b에 도시된 종래의 패키지(100)는 리드(120)들이 반도체 칩(110) 상부에 위치하는 전형적인 LOC 유형의 패키지이다.
도 1a와 도 1b를 참조하면, 반도체 칩(110)의 활성면 상부에 위치하는 리드(120)들은 접착 테이프(130)에 의해 칩 활성면과 부착된다. 반도체 칩(110)의 활성면 중앙에는 다수의 칩 패드(112)들이 열을 지어 형성되고, 리드(120)들은 칩 패드(112)들의 근처까지 뻗어있다. 칩 패드(112)들은 각각 본딩 와이어(140)를 통해 리드(120)에 전기적으로 연결된다. 반도체 칩(110)과 리드(120)와 본딩 와이어(140)는 몰딩 수지(150)에 의해 밀봉된다.
일반적으로 칩 패드(112)들은 그 기능에 따라 신호 패드(signal pad)와 정전압 패드(fixed voltage pad)로 분류한다. 신호 패드는 제어(control) 단자, 어드레스(address) 단자, 데이터 입출력(data input/output) 단자를 포함하며, 정전압 패 드는 전원(power) 단자와 접지(ground) 단자로 구성된다. 칩 패드(112)와 전기적으로 연결되는 본딩 와이어(140)와 리드(120) 역시 칩 패드(112)와 동일한 방식에 의하여 분류할 수 있다.
이상 설명한 종래의 리드프레임 패키지(100)에서 신호 리드와 정전압 리드는 형태, 길이 등 구조적인 면에서 차이가 거의 없다. 즉, 각 리드(120)의 고유 기능에 적합한 최적의 전기적 특성을 발휘할 수 있는 구조가 아니다. 신호 리드는 고속 동작을 위해서 작은 커패시턴스가 요구되는 반면, 정전압 리드는 잡음을 줄이기 위하여 작은 인덕턴스가 요구된다.
그러나, 긴 리드(120)가 칩 활성면 위에 위치하기 때문에 리드(120) 면적이 크고 칩(110)과의 거리가 가까워 신호 리드의 커패시턴스가 커지게 된다. 더구나 리드(120)들은 모두 단일층 전송선 구조를 가지고 있다. 따라서 고속 제품의 신호 전송 특성이 나빠진다. 한편, 정전압 리드는 인덕턴스가 크기 때문에 고속 제품으로 갈수록 동시 스위칭 잡음(simultaneous switching noise; SSN)과 같은 잡음이 증가할 뿐만 아니라, 칩 패드(112)의 위치가 칩 활성면 중앙으로 국한되어 전력 전달(power delivery) 특성이 떨어진다.
따라서 본 발명의 목적은 리드프레임 패키지에서 각 리드의 고유 기능에 맞는 최적의 리드 배치 형태를 구현하고자 하는 것이다.
본 발명의 다른 목적은 리드프레임 패키지의 신호 전송 특성을 개선하고 잡음을 줄이고자 하는 것이다.
본 발명의 또 다른 목적은 고속 제품에 적합한 리드프레임 패키지를 제공하고자 하는 것이다.
이러한 목적들을 달성하기 위하여, 본 발명은 신호 리드와 정전압 리드의 배치 형태가 서로 다른 이원 리드 배치 형태를 가지는 리드프레임 패키지를 제공한다.
본 발명에 따른 리드프레임 패키지는, 활성면에 형성된 다수의 칩 패드들을 가지는 반도체 칩과, 다수의 신호 리드들과 다수의 정전압 리드들을 구비하는 리드프레임과, 각각의 신호 리드를 대응하는 칩 패드에 전기적으로 연결하는 신호 본딩 와이어와 각각의 정전압 리드를 대응하는 칩 패드에 전기적으로 연결하는 정전압 본딩 와이어를 구비하는 본딩 와이어를 포함하여 구성된다. 특히, 신호 리드의 평균 길이는 정전압 리드의 평균 길이보다 작은 것이 특징이다.
본 발명에 따른 리드프레임 패키지에 있어서, 신호 본딩 와이어의 평균 길이는 정전압 본딩 와이어의 평균 길이보다 큰 것이 바람직하다. 또한, 신호 리드의 평균 커패시턴스는 정전압 리드의 평균 커패시턴스보다 작은 것이 바람직하며, 신호 리드의 평균 폭은 정전압 리드의 평균 폭보다 작은 것이 바람직하다.
신호 리드의 평균 길이와 신호 본딩 와이어의 평균 길이의 합은 정전압 리드의 평균 길이와 정전압 본딩 와이어의 평균 길이의 합과 동일하거나 작을 수 있다.
신호 리드들과 정전압 리드들은 모두 반도체 칩의 활성면 위에 위치하거나 모두 반도체 칩의 주변에 위치할 수 있다. 또는 신호 리드들과 정전압 리드들의 일 부가 반도체 칩의 활성면 위에 위치하고, 나머지 일부가 반도체 칩의 주변에 위치하거나, 신호 리드들이 모두 반도체 칩의 주변에 위치하고, 정전압 리드들이 모두 반도체 칩의 활성면 위에 위치할 수 있다.
반도체 칩의 활성면 위에 위치한 신호 리드의 평균 면적은 반도체 칩의 활성면 위에 위치한 정전압 리드의 평균 면적보다 작은 것이 바람직하다.
신호 본딩 와이어는 정전압 리드의 위쪽에 위치하는 것이 바람직하며, 이 경우 정전압 리드는 신호 리드에 대하여 하향 절곡될 수 있다.
칩 패드들은 반도체 칩의 활성면 중앙을 따라 열을 지어 형성되거나, 반도체 칩의 활성면 가장자리를 따라 열을 지어 형성될 수 있다. 또는 칩 패드들의 일부가 반도체 칩의 활성면 중앙을 따라 열을 지어 형성되고, 나머지 일부가 반도체 칩의 활성면 가장자리를 따라 열을 지어 형성될 수 있다.
칩 패드들이 활성면 중앙에 형성될 경우, 신호 리드들과 정전압 리드들은 모두 반도체 칩의 활성면 위에 위치하며, 칩 패드의 열 양쪽에 배치될 수 있다. 이때, 신호 리드와 칩 패드 사이의 평균 거리는 정전압 리드와 칩 패드 사이의 평균 거리보다 큰 것이 바람직하다. 그리고 정전압 리드는 인접한 신호 리드의 앞쪽에 위치하도록 확장된 폭을 가질 수 있고, 정전압 리드들 중 동전위의 리드들은 서로 병합될 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
여기에 설명되는 실시예는 본 발명이 속하는 기술 분야의 당업자들이 본 발 명을 충분히 실시할 수 있도록 예시되는 것이지, 본 발명의 범위를 제한하고자 하는 것은 아니다. 실시예를 설명함에 있어, 일부 구조나 제조 공정에 대해서는 그 설명을 생략하거나 도면의 도시를 생략한다. 이는 본 발명의 특징적 구성을 보다 명확하게 보여주기 위한 것이다. 마찬가지의 이유로 도면에 도시된 일부 구성요소들은 때론 과장되게 때론 개략적으로 나타내었고, 각 구성요소의 크기가 실제 크기를 전적으로 반영하는 것은 아니다.
잘 알려진 바와 같이, 반도체 칩의 칩 패드(chip pad)들은 그 기능에 따라 신호 패드(signal pad)와 정전압 패드(fixed voltage pad)로 분류할 수 있다. 신호 패드는 예컨대 제어(control) 단자, 어드레스(address) 단자, 데이터 입출력(data input/output) 단자를 포함하며, 정전압 패드는 예컨대 전원(power) 단자와 접지(ground) 단자로 구성된다. 칩 패드와 전기적으로 연결되는 본딩 와이어(bonding wire)와 리드(lead) 또한 칩 패드와 동일한 방식으로 분류할 수 있다.
한편, 리드프레임 패키지에서 반도체 칩과 외부 시스템 간의 전기적 연결은 리드와 본딩 와이어에 의해 이루어진다. 리드의 폭은 본딩 와이어의 직경보다 상대적으로 크며, LOC 패키지의 경우 리드와 칩 활성면 사이의 거리는 본딩 와이어와 칩 활성면 사이의 거리보다 가깝다. 따라서 전기적 연결 구조에서 리드는 상대적으로 커패시턴스가 크고 인덕턴스가 작은 반면, 본딩 와이어는 상대적으로 커패시턴스가 작고 인덕턴스가 크다.
리드프레임 패키지에서 신호 연결 구조는 고속 동작을 위해서 작은 커패시턴스가 요구되고, 정전압 연결 구조는 잡음을 줄이기 위하여 작은 인덕턴스와 큰 커 패시턴스가 요구된다. 이에 착안하여 본 발명은 신호 리드의 길이를 감소시켜 커패시턴스를 줄이는 한편, 정전압 본딩 와이어의 길이를 짧게 유지하고 정전압 리드의 길이와 폭을 크게 하여 인덕턴스를 줄이고 커패시턴스를 증가시킨다.
제1 실시예
도 2a는 본 발명의 제1 실시예에 따른 리드프레임 패키지(200)의 평면도이다. 도 2b는 도 2a의 ⅡB-ⅡB선을 따라 절단한(즉, 리드(220)의 길이 방향을 따라 절단한) 단면도이다.
도 2a와 도 2b를 참조하면, 본 실시예의 패키지(200)는 리드(220)들이 반도체 칩(210) 상부에 위치하는 LOC 유형의 패키지이다. 반도체 칩(210)의 활성면 상부에 위치하는 리드(220)들은 접착 테이프(230)에 의해 칩 활성면과 부착된다. 반도체 칩(210)의 활성면 중앙에는 다수의 칩 패드(212)들이 열을 지어 형성되고, 리드(220)들은 칩 패드(212)들이 이루는 열의 양쪽에 배치되어 칩 패드(212) 근처까지 뻗어있다. 칩 패드(212)들은 각각 본딩 와이어(240)를 통해 리드(220)에 전기적으로 연결된다. 반도체 칩(210)과 리드(220)와 본딩 와이어(240)는 몰딩 수지(250)에 의해 밀봉된다.
특히, 신호 리드(220a)의 평균 길이는 정전압 리드(220b)의 평균 길이보다 작고, 그에 따라 칩 활성면 상에서 신호 리드(220a)의 평균 면적은 정전압 리드(220b)의 평균 면적보다 작다. 또한, 신호 리드(220a)와 칩 패드(212) 사이의 평균 거리는 정전압 리드(220b)와 칩 패드(212) 사이의 평균 거리보다 크고, 그에 따라 신호 본딩 와이어(240a)의 평균 길이는 정전압 본딩 와이어(240b)의 평균 길이보다 크다. 따라서 상대적으로 작은 면적의 신호 리드(220a)는 커패시턴스가 감소하여 신호 전송 특성이 개선된다. 아울러, 작은 길이의 정전압 본딩 와이어(240b)는 인덕턴스가 감소하고 큰 면적의 정전압 리드(220b)는 커패시턴스가 증가하여 잡음이 줄어든다.
제1 실시예의 특징을 요약하면 다음과 같다.
- 리드의 평균 길이: 신호 리드 < 정전압 리드
- 본딩 와이어의 평균 길이: 신호 와이어 > 정전압 와이어
- 리드와 와이어의 길이 합: 신호 리드 + 와이어 ≒ 정전압 리드 + 와이어
- 리드의 위치: 칩 활성면 위
- 칩 패드의 위치: 칩 활성면의 중앙
제2 실시예
도 3a와 도 3b는 본 발명의 제2 실시예에 따른 리드프레임 패키지(300)의 평면도 및 단면도이다. 도 3a는 칩 활성면 중앙에 형성된 칩 패드(212)를 기준으로 패키지(300)의 한쪽 일부만 도시하였으며, 도 3b는 도 2b와 마찬가지로 리드(320)의 길이 방향 단면도이다. 도 3a는 도면이 복잡해지는 것을 피하기 위하여 전술한 접착 테이프가 도시되지 않았다.
도 3a와 도 3b를 참조하면, 제2 실시예의 패키지(300)는 정전압 리드(320b)의 형태에 특징이 있다. 전술한 제1 실시예와 동일한 구성요소에 대해서는 동일한 참조 번호를 사용하고 가급적 중복 설명을 생략한다.
본 실시예에서 정전압 리드(320b)는 신호 리드(320a)에 비하여 평균 길이 뿐 만 아니라 평균 폭도 상대적으로 크다. 정전압 리드(320b)의 폭 증가는 여러 가지 방식으로 가능한데, 예를 들어 리드 자체의 폭을 증가시키거나(도 3a의 "A"), 신호 리드(320a)의 앞쪽 영역으로 확장된 폭을 가지거나(도 3a의 "B"), 동전위의 정전압 리드(320b)들을 서로 병합하는 방식(도 3a의 "C") 등이 가능하다. 따라서 정전압 리드(320b)의 인덕턴스와 저항이 감소하여 잡음이 줄어들고 전력 전달 특성이 개선된다.
본 실시예의 정전압 리드(320b)가 신호 리드(320a)의 앞쪽 영역으로 확장되므로, 특히 신호 본딩 와이어(240a)는 도 3b에 도시된 바와 같이 정전압 리드(320b)의 위쪽에 위치하여 이층 전송선 구조를 이룬다. 즉, 마이크로스트립(microstrip) 전송선 구조를 이루어 신호 전송 특성이 향상된다. 이때, 신호 본딩 와이어(240a)와 정전압 리드(320b) 사이에 전기적 단락이 발생하는 것을 방지하기 위하여 정전압 리드(320b)는 신호 리드(320a)에 대하여 하향 절곡(322, down-set)되는 것이 바람직하다.
한편, 폭이 넓어진 정전압 리드(320b)에는 도 3a에 도시된 바와 같이 슬릿(324, slit)을 형성하거나 또는 구멍을 형성할 수 있다. 정전압 리드(320b)의 슬릿(324) 또는 구멍에는 몰딩 수지(250)가 채워져 기계적인 고정력을 향상시킨다. 또한, 와이어 본딩 공정에서 자동화된 본딩 장치가 리드(320) 위치를 인식할 수 있도록 인식 홈(도시되지 않음) 등을 형성할 수도 있다.
제1 실시예와 구별되는 제2 실시예의 특징을 요약하면 다음과 같다.
- 리드의 평균 폭: 신호 리드 < 정전압 리드
- 마이크로스트립 전송선 구조, 정전압 리드의 하향 절곡
- 정전압 리드의 슬릿, 구멍, 홈 등
제2 실시예의 변형예
도 4는 본 발명의 제2 실시예의 변형예에 따른 리드프레임 패키지(400)의 단면도이다.
도 4에 도시된 패키지(400)는 전술한 제2 실시예의 패키지와 대부분의 구성이 동일하다. 다만, 본 변형예의 패키지(400)는 칩 활성면의 가장자리에 형성된 정전압 패드(412)를 더 포함하는 것이 특징이다. 전술한 실시예들과 동일한 구성요소에 대해서는 동일한 참조 번호를 사용하고 중복 설명을 생략한다.
가장자리의 정전압 패드(412)는 칩 활성면 중앙에 형성된 기존의 정전압 패드(212)들에 더하여 추가되는 것으로, 반도체 칩(210) 내부에 전력 공급을 원활히 하기 위한 것이다. 이와 같이 칩 활성면 중앙뿐만 아니라 다른 영역에 정전압 패드(412)가 더 형성되더라도 본딩 와이어(440)를 통하여 쉽게 연결할 수 있다. 추가된 정전압 패드(412)에 본딩 와이어(440)를 연결할 때 정전압 리드(320b)에 가해지는 본딩 압력을 견딜 수 있도록 본딩 위치 하부에 접착 테이프(430)를 더 형성할 수 있다.
제3 실시예
도 5a와 도 5b는 본 발명의 제3 실시예에 따른 리드프레임 패키지(500)의 평면도 및 단면도이다. 도 5b는 도 2b, 도 3b와 마찬가지로 리드(220)의 길이 방향 단면도이다.
도 5a와 도 5b를 참조하면, 제3 실시예의 패키지(500)는 칩 패드(512)의 위치에 특징이 있다. 전술한 실시예들과 동일한 구성요소에 대해서는 동일한 참조 번호를 사용하고 가급적 중복 설명을 생략한다.
본 실시예의 칩 패드(512)는 세 개의 열을 따라 형성된다. 칩 활성면의 중앙을 따라 열을 지어 형성된 제1 칩 패드(512a)는 정전압 리드(220b)와 연결되는 정전압 패드이다. 이에 대하여 칩 활성면의 양쪽 가장자리를 따라 각각 열을 지어 형성된 제2 칩 패드(512b)는 신호 리드(220b)와 연결되는 신호 패드이다.
이러한 칩 패드(512)의 구성은 통상적인 웨이퍼 레벨 재배선(wafer level rerouting) 기술을 이용하여 구현 가능하다. 본 실시예에서 본딩 와이어(240)의 최소 길이는 예컨대 0.75mm 내지 1.0mm이다.
제1 실시예와 구별되는 제3 실시예의 특징을 요약하면 다음과 같다.
- 본딩 와이어의 평균 길이: 신호 와이어 ≒ 정전압 와이어
- 리드와 와이어의 길이 합: 신호 리드 + 와이어 < 정전압 리드 + 와이어
- 칩 패드의 위치: 칩 활성면의 중앙 및 가장자리
제4 실시예
도 6a와 도 6b는 본 발명의 제4 실시예에 따른 리드프레임 패키지(600)의 평면도 및 단면도이다.
도 6a와 도 6b에 도시된 제4 실시예의 패키지(600)는 전술한 실시예들의 경우처럼 LOC 패키지가 아니라, 통상적인 리드프레임 패키지 중의 하나인 QFP(quad flat package)이다. 이와 같이 본 발명은 LOC 패키지뿐만 아니라 다른 유형의 리드 프레임 패키지에도 적용될 수 있다.
본 실시예의 패키지(600)에서 반도체 칩(210)은 접착제(630)를 통하여 리드프레임의 일부인 다이 패드(622, die pad) 상부면에 접착된다. 리드(620)들은 반도체 칩(210)의 활성면 위가 아니라 칩(210) 주변에 위치하며, 칩 패드(612)는 칩 활성면의 가장자리를 따라 열을 지어 형성된다.
이러한 구성의 패키지(600)에서도 신호 리드(620a)의 평균 길이는 정전압 리드(620b)의 평균 길이보다 작고, 신호 본딩 와이어(240a)의 평균 길이는 정전압 본딩 와이어(240b)의 평균 길이보다 크다. 따라서 상대적으로 작은 길이의 신호 리드(620a)는 커패시턴스가 감소하여 신호 전송 특성이 개선되고, 작은 길이의 정전압 본딩 와이어(240b)와 큰 길이의 정전압 리드(620b)는 인덕턴스가 감소하고 커패시턴스가 증가하여 잡음이 줄어든다.
제1 실시예와 구별되는 제4 실시예의 특징을 요약하면 다음과 같다.
- 리드의 위치: 칩 주변
- 칩 패드의 위치: 칩 활성면의 가장자리
제5 실시예
도 7은 본 발명의 제4 실시예에 따른 리드프레임 패키지(700)의 평면도이다.
도 7에 도시된 제4 실시예의 패키지(700)는 또 다른 유형의 리드프레임 패키지이다. 본 실시예의 패키지(700)는 LOC 패키지의 리드 형태(720c)와 통상적인 리드프레임 패키지의 리드 형태(720d)가 혼합된 혼합형 패키지(hybrid package)이다. LOC 형태의 리드(720c)는 제1~제3 실시예의 리드 형태를 가질 수 있고, 통상적인 형태의 리드(720d)는 제4 실시예의 리드 형태를 가질 수 있다. 또한, 정전압 리드는 LOC 리드(720c)로 형성하고, 신호 리드는 통상적인 리드(720d)로 형성하는 것도 가능하다.
제1 실시예와 구별되는 제5 실시예의 특징을 요약하면 다음과 같다.
- 리드의 위치: 칩 활성면 위 및 칩 주변
- 칩 패드의 위치: 칩 활성면의 중앙 및 가장자리
이상과 같이 본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
예를 들어, 칩 패드들의 각 열은 두 열 이상도 가능하며, 칩 패드들의 배치 형태가 예시된 것으로 한정되지 않는다. 실시예는 하나의 반도체 칩을 포함하는 패키지를 예로 들었으나, 둘 이상의 반도체 칩이 포함된 패키지에도 본 발명은 적용 가능하다. 예컨대 제4 실시예에서 다이 패드의 하부면에도 반도체 칩이 접착될 수 있다. 본 발명에 적용되는 반도체 칩은 디램(DRAM) 외에도 에스램(SRAM), 플래시 메모리(flash memory), 시스템 LSI 등이 가능하다.
지금까지 여러 실시예들을 통하여 설명한 바와 같이, 본 발명에 따른 리드프 레임 패키지는 신호 리드와 정전압 리드의 배치 형태가 서로 다른 이원 리드 배치 형태를 가진다.
즉, 본 발명의 리드프레임 패키지는 신호 리드의 평균 길이가 정전압 리드의 평균 길이보다 작기 때문에, 신호 리드의 커패시턴스를 감소시켜 신호 전송 특성을 개선할 수 있다. 아울러, 정전압 리드의 평균 폭이 신호 리드의 평균 폭보다 크기 때문에, 정전압 리드의 인덕턴스와 저항을 감소시켜 잡음을 줄일 수 있고 전력 전달 특성을 개선할 수 있다. 또한, 신호 본딩 와이어가 정전압 리드의 위쪽에 위치하는 마이크로스트립 전송선 구조를 구현할 수 있기 때문에 신호 전송 특성을 더욱 향상시킬 수 있다.
따라서 본 발명은 신호 리드와 정전압 리드의 고유 기능에 맞는 최적의 리드 배치 형태를 구현할 수 있고, 고속 제품에 적합한 리드프레임 패키지를 구현할 수 있다.

Claims (20)

  1. 활성면에 형성된 다수의 칩 패드들을 가지는 반도체 칩;
    다수의 신호 리드들과 다수의 정전압 리드들을 구비하는 리드프레임; 및
    각각의 상기 신호 리드를 대응하는 상기 칩 패드에 전기적으로 연결하는 신호 본딩 와이어와, 각각의 상기 정전압 리드를 대응하는 상기 칩 패드에 전기적으로 연결하는 정전압 본딩 와이어를 구비하는 본딩 와이어;
    를 포함하며,
    상기 신호 리드의 평균 길이는 상기 정전압 리드의 평균 길이보다 작은 것을 특징으로 하는 리드프레임 패키지.
  2. 제1항에 있어서, 상기 신호 본딩 와이어의 평균 길이는 상기 정전압 본딩 와이어의 평균 길이보다 큰 것을 특징으로 하는 리드프레임 패키지.
  3. 제1항에 있어서, 상기 신호 리드의 평균 커패시턴스는 상기 정전압 리드의 평균 커패시턴스보다 작은 것을 특징으로 하는 리드프레임 패키지.
  4. 제1항에 있어서, 상기 신호 리드의 평균 폭은 상기 정전압 리드의 평균 폭보다 작은 것을 특징으로 하는 리드프레임 패키지.
  5. 제1항에 있어서, 상기 신호 리드의 평균 길이와 상기 신호 본딩 와이어의 평균 길이의 합은 상기 정전압 리드의 평균 길이와 상기 정전압 본딩 와이어의 평균 길이의 합과 동일한 것을 특징으로 하는 리드프레임 패키지.
  6. 제1항에 있어서, 상기 신호 리드의 평균 길이와 상기 신호 본딩 와이어의 평균 길이의 합은 상기 정전압 리드의 평균 길이와 상기 정전압 본딩 와이어의 평균 길이의 합보다 작은 것을 특징으로 하는 리드프레임 패키지.
  7. 제1항에 있어서, 상기 신호 리드들과 상기 정전압 리드들은 모두 상기 반도체 칩의 활성면 위에 위치하는 것을 특징으로 하는 리드프레임 패키지.
  8. 제1항에 있어서, 상기 신호 리드들과 상기 정전압 리드들은 모두 상기 반도체 칩의 주변에 위치하는 것을 특징으로 하는 리드프레임 패키지.
  9. 제1항에 있어서, 상기 신호 리드들과 상기 정전압 리드들의 일부는 상기 반도체 칩의 활성면 위에 위치하고, 나머지 일부는 상기 반도체 칩의 주변에 위치하는 것을 특징으로 하는 리드프레임 패키지.
  10. 제1항에 있어서, 상기 신호 리드들은 모두 상기 반도체 칩의 주변에 위치하고, 상기 정전압 리드들은 모두 상기 반도체 칩의 활성면 위에 위치하는 것을 특징 으로 하는 리드프레임 패키지.
  11. 제7항 또는 제9항에 있어서, 상기 반도체 칩의 활성면 위에 위치한 상기 신호 리드의 평균 면적은 상기 반도체 칩의 활성면 위에 위치한 상기 정전압 리드의 평균 면적보다 작은 것을 특징으로 하는 리드프레임 패키지.
  12. 제1항에 있어서, 상기 신호 본딩 와이어는 상기 정전압 리드의 위쪽에 위치하는 것을 특징으로 하는 리드프레임 패키지.
  13. 제12항에 있어서, 상기 정전압 리드는 상기 신호 리드에 대하여 하향 절곡되는 것을 특징으로 하는 리드프레임 패키지.
  14. 제1항에 있어서, 상기 칩 패드들은 상기 반도체 칩의 활성면 중앙을 따라 열을 지어 형성되는 것을 특징으로 하는 리드프레임 패키지.
  15. 제1항에 있어서, 상기 칩 패드들은 상기 반도체 칩의 활성면 가장자리를 따라 열을 지어 형성되는 것을 특징으로 하는 리드프레임 패키지.
  16. 제1항에 있어서, 상기 칩 패드들의 일부는 상기 반도체 칩의 활성면 중앙을 따라 열을 지어 형성되고, 나머지 일부는 상기 반도체 칩의 활성면 가장자리를 따 라 열을 지어 형성되는 것을 특징으로 하는 리드프레임 패키지.
  17. 제14항에 있어서, 상기 신호 리드들과 상기 정전압 리드들은 모두 상기 반도체 칩의 활성면 위에 위치하며, 상기 칩 패드의 열 양쪽에 배치되는 것을 특징으로 하는 리드프레임 패키지.
  18. 제17항에 있어서, 상기 신호 리드와 상기 칩 패드 사이의 평균 거리는 상기 정전압 리드와 상기 칩 패드 사이의 평균 거리보다 큰 것을 특징으로 하는 리드프레임 패키지.
  19. 제18항에 있어서, 상기 정전압 리드는 인접한 상기 신호 리드의 앞쪽에 위치하도록 확장된 폭을 가지는 것을 특징으로 하는 리드프레임 패키지.
  20. 제18항에 있어서, 상기 정전압 리드들 중 동전위의 리드들은 서로 병합된 것을 특징으로 하는 리드프레임 패키지.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7466013B2 (en) * 2005-12-15 2008-12-16 Etron Technology, Inc. Semiconductor die structure featuring a triple pad organization
US7863737B2 (en) * 2006-04-01 2011-01-04 Stats Chippac Ltd. Integrated circuit package system with wire bond pattern
US8097934B1 (en) 2007-09-27 2012-01-17 National Semiconductor Corporation Delamination resistant device package having low moisture sensitivity
US8310051B2 (en) 2008-05-27 2012-11-13 Mediatek Inc. Package-on-package with fan-out WLCSP
US8093722B2 (en) * 2008-05-27 2012-01-10 Mediatek Inc. System-in-package with fan-out WLCSP
KR101297192B1 (ko) * 2008-11-10 2013-08-19 삼성전자주식회사 화상형성장치, 칩, 및, 칩 패키지
US20100213589A1 (en) * 2009-02-20 2010-08-26 Tung-Hsien Hsieh Multi-chip package
US20100213588A1 (en) * 2009-02-20 2010-08-26 Tung-Hsien Hsieh Wire bond chip package
KR101680115B1 (ko) 2010-02-26 2016-11-29 삼성전자 주식회사 반도체칩, 필름 및 그를 포함하는 탭 패키지
US20140210062A1 (en) * 2013-01-28 2014-07-31 Texas Instruments Incorporated Leadframe-Based Semiconductor Package Having Terminals on Top and Bottom Surfaces
TWI570858B (zh) * 2014-12-23 2017-02-11 揚智科技股份有限公司 半導體封裝結構
JP6398806B2 (ja) * 2015-03-12 2018-10-03 オムロン株式会社 センサパッケージ
US9583421B2 (en) 2015-07-16 2017-02-28 Semiconductor Components Industries, Llc Recessed lead leadframe packages

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4680613A (en) * 1983-12-01 1987-07-14 Fairchild Semiconductor Corporation Low impedance package for integrated circuit die
US4750089A (en) * 1985-11-22 1988-06-07 Texas Instruments Incorporated Circuit board with a chip carrier and mounting structure connected to the chip carrier
JP2708191B2 (ja) * 1988-09-20 1998-02-04 株式会社日立製作所 半導体装置
JPH0298655U (ko) * 1989-01-26 1990-08-06
JPH0425036A (ja) * 1990-05-16 1992-01-28 Mitsubishi Electric Corp マイクロ波半導体装置
US5229329A (en) * 1991-02-28 1993-07-20 Texas Instruments, Incorporated Method of manufacturing insulated lead frame for integrated circuits
SG44840A1 (en) * 1992-09-09 1997-12-19 Texas Instruments Inc Reduced capacitance lead frame for lead on chip package
JPH09102575A (ja) * 1995-09-11 1997-04-15 Internatl Business Mach Corp <Ibm> 配線上の飛びの無いリードオン・チップのリードフレーム構成
JP3561821B2 (ja) * 1995-12-01 2004-09-02 日本テキサス・インスツルメンツ株式会社 半導体パッケージ装置
DE69735361T2 (de) * 1996-07-03 2006-10-19 Seiko Epson Corp. Harzverkapselte halbleiteranordnung und herstellungsverfahren dafür
US5898213A (en) * 1997-07-07 1999-04-27 Motorola, Inc. Semiconductor package bond post configuration
JP2891692B1 (ja) * 1997-08-25 1999-05-17 株式会社日立製作所 半導体装置
US6268643B1 (en) * 1997-12-22 2001-07-31 Texas Instruments Incorporated Lead frame device for delivering electrical power to a semiconductor die
TW518729B (en) * 2001-09-04 2003-01-21 Siliconware Precision Industries Co Ltd Quad flat non-leaded semiconductor package structure and manufacturing process
US6476506B1 (en) * 2001-09-28 2002-11-05 Motorola, Inc. Packaged semiconductor with multiple rows of bond pads and method therefor

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