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JPH08330351A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

Info

Publication number
JPH08330351A
JPH08330351A JP7130410A JP13041095A JPH08330351A JP H08330351 A JPH08330351 A JP H08330351A JP 7130410 A JP7130410 A JP 7130410A JP 13041095 A JP13041095 A JP 13041095A JP H08330351 A JPH08330351 A JP H08330351A
Authority
JP
Japan
Prior art keywords
bonding pad
semiconductor chip
peripheral side
bonding
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP7130410A
Other languages
English (en)
Inventor
Satoshi Makino
聡 牧野
Nobuo Yoshida
伸生 吉田
Masayuki Shirai
優之 白井
Takayuki Okinaga
隆幸 沖永
Yoshifumi Kikuchi
良文 菊地
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Hitachi Solutions Technology Ltd
Original Assignee
Hitachi ULSI Engineering Corp
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi ULSI Engineering Corp, Hitachi Ltd filed Critical Hitachi ULSI Engineering Corp
Priority to JP7130410A priority Critical patent/JPH08330351A/ja
Publication of JPH08330351A publication Critical patent/JPH08330351A/ja
Withdrawn legal-status Critical Current

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Abstract

(57)【要約】 【目的】 多ピンのＬＳＩパッケージにおいて、半導体
チップのボンディングパッドとリードフレームのインナ
ーリードを接続するワイヤの接触を確実に防止する。 【構成】 半導体チップの主面上にボンディングパッド
７を２列に配置し、内周側のボンディングパッド７とリ
ード５を接続するワイヤ６が、この内周側のボンディン
グパッド７に隣接する外周側の２個のボンディングパッ
ド７のほぼ中間を通り、かつ外周側のボンディングパッ
ド７とリード５を接続するワイヤ６の延長線が、この外
周側のボンディングパッド７に隣接する内周側の２個の
ボンディングパッド７のほぼ中間を通るようにボンディ
ングパッド７を配列することで、隣り合ったワイヤ６同
士が交差しないようにする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、半導体チップとリードとの接続をワイヤボ
ンディング方式によって行う半導体集積回路装置に適用
して有効な技術に関するものである。
【０００２】
【従来の技術】近年、半導体チップのボンディングパッ
ドとリードフレームのインナーリードとの接続をワイヤ
ボンディング方式によって行うＱＦＰ(Quad Flat Packa
ge) などの樹脂封止形ＬＳＩパッケージは、ＬＳＩの多
機能化、高速化に伴う端子（ピン）数の増大により、半
導体チップ上のボンディングパッド領域を確保すること
が次第に困難になってきた。
【０００３】その対策として、特開平４−２６９８５６
号公報では、ボンディングパッドを半導体チップの周辺
に沿って２列に配置し、外側の列のボンディングパッド
と内側の列のボンディングパッドを千鳥状に配列するこ
とによって、ボンディングパッド領域の確保を図ってい
る。
【０００４】しかし、ボンディングパッドを千鳥状に配
列すると、半導体チップのコーナー部付近では、隣り合
ったワイヤ同士が交差してしまう。そこで上記公報で
は、隣り合ったリードのインナーリード長を交互に変え
ると共に、半導体チップの外側の列のボンディングパッ
ドに接続されるワイヤと内側の列のボンディングパッド
に接続されるワイヤとの間でワイヤの高さやループ形状
を変えることによって、ワイヤ同士の接触を防いでい
る。
【０００５】
【発明が解決しようとする課題】ところが、半導体チッ
プのボンディングパッド数がさらに増え、半導体チップ
のコーナー部付近のワイヤ密度がさらに高くなると、た
とえ前記従来技術のようにリードのインナーリード長を
交互に変えたり、ワイヤの高さやループ形状を変えたり
しても、ワイヤ同士の接触を確実に防止することが困難
になる。
【０００６】また、ワイヤの高さやループ形状を変える
ためには、ワイヤのループ高さを精度良く制御できる高
性能ワイヤボンディング装置が必要となるため、ＬＳＩ
パッケージの製造コストが高くなるという問題もある。
【０００７】本発明の目的は、多ピンのＬＳＩパッケー
ジにおいて、半導体チップのボンディングパッドとリー
ドフレームのインナーリードを接続するワイヤの接触を
確実に防止することのできる技術を提供することにあ
る。
【０００８】本発明の他の目的は、多ピンのＬＳＩパッ
ケージの製造コストを低減することのできる技術を提供
することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１１】（１）本発明の半導体集積回路装置は、半
導体チップの主面の周辺に沿ってボンディングパッドを
２列に配置し、内周側のボンディングパッドとリードを
接続するワイヤが前記内周側のボンディングパッドに隣
接する外周側の２個のボンディングパッドのほぼ中間を
通り、かつ外周側のボンディングパッドとリードを接続
するワイヤの延長線が前記外周側のボンディングパッド
に隣接する内周側の２個のボンディングパッドのほぼ中
間を通るように、前記内周側のボンディングパッドと前
記外周側のボンディングパッドを千鳥状に配列したもの
である。
【００１２】（２）本発明の半導体集積回路装置は、前
記半導体チップのコーナー部付近の前記ボンディングパ
ッドを１列に配列したものである。
【００１３】
【作用】上記した手段（１）によれば、ボンディングパ
ッドとリードを接続するワイヤ同士が交差することがな
いので、ワイヤ同士の接触を確実に防止することができ
る。
【００１４】上記した手段（２）によれば、半導体チッ
プのコーナー部付近のボンディングパッドと内部回路と
を接続する配線の引き回し距離を短縮することができ
る。
【００１５】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
【００１６】（実施例１）図１は、本実施例のＱＦＰ
（クワッド・フラット・パッケージ）の一部を破断して
示す平面図である。
【００１７】エポキシ系の合成樹脂からなるパッケージ
本体１には、例えばゲートアレイなどの論理ＬＳＩを形
成したシリコン単結晶からなる半導体チップ２が封止さ
れている。半導体チップ２は、吊りリード３によって支
持されたダイパッド部４の上に接着剤などによって接合
されている。
【００１８】上記ダイパッド部４の外側には、多数のリ
ード５が半導体チップ２を囲むように設けられている。
リード５は、パッケージ本体１に封止された部分をイン
ナーリード部、パッケージ本体１の外側に露出した部分
をアウターリード部と称しており、インナーリード部と
半導体チップ２とは、Ａｕのワイヤ６によって電気的に
接続されている。前記吊りリード３、ダイパッド部４お
よびリード５は、４２アロイやＣｕなどの導電材からな
り、リード５のインナーリード部にはＡｇメッキが、ま
たアウターリード部には半田メッキがそれぞれ施されて
いる。
【００１９】図２は、上記ＱＦＰのパッケージ本体１に
封止された半導体チップ２の平面図である。
【００２０】半導体チップ２の主面の周辺部には多数の
ボンディングパッド７が形成されている。本実施例の半
導体チップ２は、これらのボンディングパッド７をその
主面の周辺に沿って２列に配置し、かつ外周側のボンデ
ィングパッド７と内周側のボンディングパッド７を千鳥
状に配列することによって、ボンディングパッド７の必
要数を確保している。同図には示さないが、これらのボ
ンディングパッド７には、前述したＡｕのワイヤ６の一
端が接続されている。
【００２１】上記ボンディングパッド７よりも内側で、
かつそれに近接した領域には、ボンディングパッド７の
配列に対応してバッファ回路８が形成されている。これ
らのバッファ回路８には、入力バッファ回路セルおよび
出力バッファ回路セルが配置されている。
【００２２】入力バッファ回路セルには、例えば入力初
段回路を構成する相補型ＭＩＳＦＥＴ、静電気破壊防止
回路を構成する抵抗素子、クランプ用ＭＩＳＦＥＴなど
が配置されている。入力バッファ回路セルは、その内部
の各素子間を結線することによって、入力バッファ回路
を構成している。また、出力バッファ回路セルには、例
えば最終出力段回路を構成する相補型ＭＩＳＦＥＴ、バ
イポーラトランジスタなどが配置されている。出力バッ
ファ回路セルは、その内部の各素子間を結線することに
よって、出力バッファ回路を構成している。
【００２３】上記バッファ回路８によって周囲を囲まれ
た領域の内側には回路領域が配置されている。この回路
領域には、行方向および列方向に沿ってそれぞれ複数個
の基本セル９が配置されている。基本セル９は、特に限
定はされないが、１組または複数組の相補型ＭＩＳＦＥ
Ｔと抵抗素子とで構成されている。基本セル９は、１個
または複数個の半導体素子を使用し、各半導体素子間の
結線を組み替えることによって、ＯＲ回路、ＡＮＤ回
路、ＮＡＮＤ回路、ＥＯＲ回路などの論理回路や、フリ
ップフロップ回路、半加算器などの機能回路を構成して
いる。
【００２４】上記のようなゲートアレイ方式を採用する
本実施例のＬＳＩは、あらかじめ設けられた配線チャネ
ル領域を除いた回路領域のほぼ全域に上記基本セル９を
配置する、いわゆる敷き詰め方式で構成されている。
【００２５】図３は、上記半導体チップ２の周辺部を拡
大して示す平面図である。
【００２６】千鳥状に配列されたボンディングパッド７
のそれぞれは、前述したＡｕのワイヤ６を介してリード
５と接続されている。また、ボンディングパッド７のそ
れぞれは、配線１０を介して前述したバッファ回路８に
接続されている。
【００２７】上記千鳥状に配列されたボンディングパッ
ド７のそれぞれは、内周側のボンディングパッド７とリ
ード５を接続するワイヤ６が、この内周側のボンディン
グパッド７に隣接する外周側の２個のボンディングパッ
ド７のほぼ中間を通り、かつ外周側のボンディングパッ
ド７とリード５を接続するワイヤ６の延長線が、この外
周側のボンディングパッド７に隣接する内周側の２個の
ボンディングパッド７のほぼ中間を通るような位置に配
置されている。
【００２８】ボンディングパッド７を上記のように配置
した場合は、半導体チップ２の主面を上方から見たとき
に、隣り合ったワイヤ６同士が交差することがない。従
って、ボンディングパッド７を密に配置した場合でも、
ワイヤ６同士の接触を確実に防止することができる。ま
たこの場合は、図４に示すように、内周側のボンディン
グパッド７に接続されたワイヤ６の高さおよびループ形
状と、外周側のボンディングパッド７に接続されたワイ
ヤ６の高さおよびループ形状とを同じにしても、隣り合
ったワイヤ６同士が接触することはない。
【００２９】（実施例２）図５は、本実施例の半導体チ
ップ２の周辺部を拡大して示す平面図である。
【００３０】前記実施例１のように、半導体チップ２の
主面のすべてのボンディングパッド７を千鳥状に配列す
ると、特に半導体チップ２のコーナー部においてボンデ
ィングパッド７とバッファ回路８とを接続する配線１０
の引き回し距離が長くなる。その結果、半導体チップ２
の主面における配線１０の占有面積が大きくなり、その
分、バッファ回路８や基本セル９の集積度が低下する。
【００３１】そこで本実施例では、図５に示すように、
半導体チップ２のコーナー部付近のみ、ボンディングパ
ッド７を１列に配列し、他の領域は、前記実施例１と同
じように、千鳥状に配列する。
【００３２】このようにすると、半導体チップ２のコー
ナー部付近の配線１０の引き回し距離を短縮することが
できるので、その分、バッファ回路８や基本セル９の占
有面積を増やして集積度を向上させることができる。ま
た、同じ集積度のＬＳＩであれば、半導体チップをより
小型化することができる。
【００３３】なお、図５には、半導体チップ２のコーナ
ー部付近のボンディングパッド７を外側のボンディング
パッド列に沿って１列に配列した例を示したが、内側の
ボンディングパッド列に沿って１列に配列した場合でも
同様の効果が得られる。
【００３４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００３５】前記実施例では、本発明をＱＦＰに適用し
た場合について説明したが、これに限定されるものでは
なく、例えば基板に搭載した半導体チップのボンディン
グパッドと基板のリード配線とをワイヤボンディング方
式によって接続するＣＯＢ(Chip On Board) 方式の半導
体集積回路装置や、ＰＧＡ(Pin Grid Array)方式の半導
体集積回路装置など、少なくともワイヤボンディング方
式によって半導体チップとリードの接続を行う半導体集
積回路装置には適用することができる。
【００３６】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００３７】（１）本発明によれば、半導体チップのボ
ンディングパッドとリードフレームのインナーリードを
接続するワイヤの接触を確実に防止することができるの
で、ＬＳＩの多ピン化を促進することができる。
【００３８】（２）本発明によれば、ワイヤの高さやル
ープ形状を変えたりしなくとも、ワイヤ同士の接触を確
実に防止することができるので、ワイヤのループ高さを
精度良く制御できる高価なワイヤボンディング装置が不
要となる。また、２段ループに対応したリードフレーム
を新規に設計、製造する必要もなくなる。従って、多ピ
ンのＬＳＩパッケージを低コストで製造することができ
る。
【００３９】（３）本発明によれば、半導体チップのコ
ーナー部付近のみ、ボンディングパッドを１列に配列す
ることにより、コーナー部付近の配線の引き回し距離を
短縮することができるので、その分、ＬＳＩを高集積化
することができる。また、同じ集積度のＬＳＩであれ
ば、半導体チップをより小型化することができる。
【図面の簡単な説明】
【図１】本発明の実施例１であるＱＦＰの一部破断平面
図である。
【図２】ＱＦＰのパッケージ本体に封止された半導体チ
ップの平面図である。
【図３】図２に示す半導体チップの要部拡大平面図であ
る。
【図４】図２に示す半導体チップの要部拡大側面図であ
る。
【図５】本発明の他の実施例であるＱＦＰのパッケージ
本体に封止された半導体チップの要部拡大平面図であ
る。
【符号の説明】
１ パッケージ本体 ２ 半導体チップ ３ 吊りリード ４ ダイパッド部 ５ リード ６ ワイヤ ７ ボンディングパッド ８ バッファ回路 ９ 基本セル １０ 配線
フロントページの続き (72)発明者 吉田 伸生 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 白井 優之 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 沖永 隆幸 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 菊地 良文 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップの主面に設けたボンディン
    グパッドと前記半導体チップの外側に配置したリードを
    ワイヤを介して電気的に接続した半導体集積回路装置で
    あって、半導体チップの主面の周辺に沿ってボンディン
    グパッドを２列に配置し、内周側のボンディングパッド
    とリードを接続するワイヤが前記内周側のボンディング
    パッドに隣接する外周側の２個のボンディングパッドの
    ほぼ中間を通り、かつ外周側のボンディングパッドとリ
    ードを接続するワイヤの延長線が前記外周側のボンディ
    ングパッドに隣接する内周側の２個のボンディングパッ
    ドのほぼ中間を通るように、前記内周側のボンディング
    パッドと前記外周側のボンディングパッドを千鳥状に配
    列したことを特徴とする半導体集積回路装置。
  2. 【請求項２】 請求項１記載の半導体集積回路装置であ
    って、前記半導体チップのコーナー部付近の前記ボンデ
    ィングパッドを１列に配列したことを特徴とする半導体
    集積回路装置。
  3. 【請求項３】 請求項１または２記載の半導体集積回路
    装置であって、前記内周側のボンディングパッドに接続
    された前記ワイヤの高さおよびループ形状と、前記外周
    側のボンディングパッドに接続された前記ワイヤの高さ
    およびループ形状とを同じにしたことを特徴とする半導
    体集積回路装置。
  4. 【請求項４】 請求項１、２または３記載の半導体集積
    回路装置であって、前記半導体チップがＬＳＩパッケー
    ジに封止されていることを特徴とする半導体集積回路装
    置。
  5. 【請求項５】 請求項４記載の半導体集積回路装置であ
    って、前記ＬＳＩパッケージがＱＦＰであることを特徴
    とする半導体集積回路装置。
JP7130410A 1995-05-29 1995-05-29 半導体集積回路装置 Withdrawn JPH08330351A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6949837B2 (en) * 2002-06-26 2005-09-27 Samsung Electronics Co., Ltd. Bonding pad arrangement method for semiconductor devices

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