[go: up one dir, main page]

KR100594669B1 - 반도체 장치의 제조 방법, 반도체 장치, 회로 기판 및전자기기 - Google Patents

반도체 장치의 제조 방법, 반도체 장치, 회로 기판 및전자기기 Download PDF

Info

Publication number
KR100594669B1
KR100594669B1 KR1020040106835A KR20040106835A KR100594669B1 KR 100594669 B1 KR100594669 B1 KR 100594669B1 KR 1020040106835 A KR1020040106835 A KR 1020040106835A KR 20040106835 A KR20040106835 A KR 20040106835A KR 100594669 B1 KR100594669 B1 KR 100594669B1
Authority
KR
South Korea
Prior art keywords
substrate
semiconductor device
semiconductor chip
board
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020040106835A
Other languages
English (en)
Other versions
KR20050061357A (ko
Inventor
후카자와모토히코
Original Assignee
세이코 엡슨 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세이코 엡슨 가부시키가이샤 filed Critical 세이코 엡슨 가부시키가이샤
Publication of KR20050061357A publication Critical patent/KR20050061357A/ko
Application granted granted Critical
Publication of KR100594669B1 publication Critical patent/KR100594669B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, the devices being individual devices of subclass H10D or integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05557—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Dicing (AREA)

Abstract

본 발명은 보다 간단하게 고밀도 실장을 실현할 수 있도록 한 반도체 장치의 제조 방법을 제공하는 것으로, 복수의 전자 회로가 형성된 능동면(10a)을 갖는 기판(10)의 해당 능동면 측에, 전자 회로의 외부 전극으로 되는 접속 단자(24)를 매립 형성하는 공정과, 기판(10)의 이면(10b)을 연마하여 접속 단자(24)의 일부를 노출시키는 공정과, 기판(10)의 이면 측에 접속 단자(24)를 거쳐 반도체 칩(60)을 실장하는 공정과, 기판(10) 상에 실장된 반도체 칩(60)을 밀봉재(62)에 의해 밀봉하는 공정과, 기판(10)을 각 전자 회로의 형성 영역마다 절단하고, 복수의 반도체 장치(1)로 분할하는 공정을 구비한다.

Description

반도체 장치의 제조 방법, 반도체 장치, 회로 기판 및 전자기기{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE, SEMICONDUCTOR DEVICE, CIRCUIT SUBSTRATE AND ELECTRONIC EQUIPMENT}
도 1은 본 발명의 반도체 장치의 제조 방법에서 이용되는 기판의 평면도,
도 2는 동 반도체 장치의 제조 방법의 일례를 나타내는 공정도,
도 3은 동 반도체 장치의 제조 방법에 있어서, 접속 단자의 형성 공정을 설명하기 위한 공정도,
도 4는 도 3에 계속되는 공정도,
도 5는 도 4에 계속되는 공정도,
도 6은 도 5에 계속되는 공정도,
도 7은 도 2에 계속되는 공정도,
도 8은 재배치 배선이 형성된 기판의 평면 구조를 나타내는 모식도,
도 9는 도 7에 계속되는 공정도,
도 10은 기판 상에 적층하는 반도체 칩을 제조하기 위한 공정도,
도 11은 기판의 이면 측에, 복수의 반도체 칩이 접속 단자 또는 관통 전극을 거쳐 적층된 상태를 나타내는 도면,
도 12는 기판의 밀봉 공정 및 절단 공정을 나타내는 공정도,
도 13은 도 12에 계속되는 공정도,
도 14는 동 반도체 장치의 제조 방법에 의해 제조된 3차원 실장형 반도체 장치의 개략 구성을 나타내는 단면도,
도 15는 본 발명의 회로 기판의 일례를 나타내는 사시도,
도 16은 본 발명의 전자기기의 일례를 나타내는 사시도.
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 장치 2 : 회로 기판
3 : 전자기기 10 : 기판
10a : 능동면 10b : 이면
24 : 접속 단자 60 : 반도체 칩
62 : 밀봉 수지(밀봉재) SA : 샷 영역(전자 회로의 형성 영역)
본 발명은 반도체 장치의 제조 방법, 반도체 장치, 회로 기판, 전자기기에 관한 것이다.
현재, 휴대 전화기, 노트형 퍼스널 컴퓨터, PDA(Personal data assistance) 등의 휴대성을 갖는 전자기기, 센서, 마이크로 머신 및 프린터 헤드 등의 기기는 소형·경량화를 위해, 내부에 마련되는 반도체 칩 등의 각종 전자 부품의 소형화가 도모되고 있다. 또한, 이들 전자 부품은 실장 공간이 매우 제한되어 있다.
이 때문에, 최근에 있어서는, CSP(Chip Scale Package) 또는 W-CSP(Wafer level Chip Scale Package)라고 불리는 기술을 이용하여 초소형 반도체 칩을 제조하기 위한 연구·개발이 활발하게 행해지고 있다(예컨대, 특허 문헌 1 참조). W-CSP 기술에서는 웨이퍼의 상태에서 일괄해서 재배치 배선(재배선) 및 수지 밀봉을 실행하고 나서 각각의 반도체 칩으로 분리하기 때문에, 칩 면적과 같은 정도의 면적을 갖는 반도체 장치를 제조할 수 있다.
또한, 고집적화를 위해, 마찬가지의 기능을 갖는 반도체 칩끼리 또는 다른 기능을 갖는 반도체 칩을 적층하여, 각 반도체 칩간의 전기적 접속을 취함으로써, 반도체 칩의 고밀도 실장을 도모하는 3차원 실장 기술도 고안되어 있다.
(특허 문헌 1) 일본 특허 공개 제2002-50738호 공보
그런데, 최근, 이러한 3차원 실장을 W-CSP 기판의 능동면 상에서 실행하는 것으로 한층 고밀도화를 실현하는 시도가 이루어지고 있다. 즉, 이 방법에서는, 전자 회로가 형성된 웨이퍼의 능동면 측에 외부 전극으로 되는 접속 단자를 매립 형성한 후, 이 접속 단자를 거쳐 반도체 칩을 적층하고, 최후에 웨이퍼의 이면을 연마하여 접속 단자의 일부를 노출시킨다. 그리고, 이와 같이 칩이 웨이퍼 상에 실장된 상태에서 웨이퍼를 절단하여, 개개의 반도체 장치로 잘라낸다.
그러나, 이 방법에서는, 반도체 장치를 다른 단자 배열을 갖는 회로 기판 상에 실장하기 위해, 웨이퍼의 이면 측에 재배치 배선 등을 마련할 필요가 있지만, 연마면에 배선 등을 마련하는 것은 기술적으로 어렵고, 또한, 새롭게 배선층을 형성하는 것에 의해 공정이 번잡하게 된다.
본 발명은 이러한 사정에 감안해서 이루어진 것으로, 보다 간단하게 고밀도 실장을 실현할 수 있도록 한 반도체 장치의 제조 방법과, 그 반도체 장치 및 이 반도체 장치를 구비하는 회로 기판, 및 전자기기를 제공하는 것을 목적으로 한다.
상기한 과제를 해결하기 위해, 본 발명의 반도체 장치의 제조 방법은 복수의 전자 회로가 형성된 능동면을 갖는 기판의 해당 능동면 측에, 상기 전자 회로의 외부 전극으로 되는 접속 단자를 매립 형성하는 공정과, 상기 기판의 이면을 연마하여 상기 접속 단자의 일부를 노출시키는 공정과, 상기 기판의 이면 측에 상기 접속 단자를 거쳐 반도체 칩을 실장하는 공정과, 상기 기판 상에 실장된 상기 반도체 칩을 밀봉재에 의해 밀봉하는 공정과, 상기 기판을 각 전자 회로의 형성 영역마다 절단하고, 복수의 반도체 장치로 분할하는 공정을 구비한 것을 특징으로 한다.
본 방법에서는, 최종적으로 기판의 능동면이 실장면으로 되기 때문에, 미리 재배치 배선 등을 접속 단자 등과 동시에 능동면 측에 형성해 둠으로써 종래(즉, 기판의 능동면 측에 칩을 3차원 실장하고, 기판의 이면 측을 실장면으로 하는 경 우)보다도 공정을 간략화할 수 있다. 또한, 본 방법에서는, 재배치 배선 등이 기판의 능동면 측에 형성되므로, 이것을 기판의 이면(연마면)에 형성하는 종래의 경우와 비교해서 형성은 용이해진다.
또, 본 방법에서는, 상기 기판의 절단을 상기 기판의 능동면 측으로부터 실행하는 것이 바람직하다. 이와 같이 하는 것으로, 예컨대, 기판의 이면 측에서 절단을 실행하는 경우와 비교해서 칩핑(chipping)이 발생하기 어렵게 된다. 즉, 기판의 이면 측으로부터 다이싱 등을 실행하는 경우, 기판의 능동면 측이 다이싱 테이프 등에 의해 고정되지만, 이러한 다이싱 테이프는 박형화가 요구되고, 그 결과, 피접착재인 기판을 충분히 유지할 수 없는 경우(즉, 피접착제와 테이프 사이의 흔들림)가 있어, 절단 시에 이러한 흔들림이 발생하면, 블레이드의 선단부가 기판으로부터 테이프 측으로 돌출할 때에, 기판의 일부가 절결되는 경우가 있다(chipping).
이에 대하여 본 방법에서는, 기판은 반도체 칩을 밀봉하는 후막(厚膜)의 밀봉재에 의해 확실히 유지되기 때문에, 블레이드의 선단부가 기판으로부터 밀봉재 측으로 빠질 때에 양자 사이가 흔들리는 일은 없다. 또, 상기 기판의 절단 공정에서는, 기판을 지지하기 위한 지지재를 별도 준비하여도 좋지만, 본 방법에서는 기판의 능동면 측이 후막의 밀봉 수지에 의해 보호되어 있는 것으로부터, 이 밀봉재를 지지재로 해서 상기 기판을 다이싱하여도 좋다. 이와 같이 하는 것에 의해, 지지재의 접합 공정 등이 불필요하게 되어, 공정이 보다 간단하게 된다.
또한, 본 방법에서는, 상기 기판의 절단 공정 전에, 각 반도체 장치를 일괄 해서 검사하는 공정을 마련하는 것이 바람직하다. 이와 같이 하는 것에 의해, 예컨대, 이 검사 공정을 기판의 절단 공정 후에 실행하는(즉, 각각의 반도체 장치로 분할한 상태에서 실행함) 경우와 비교해서, 검사가 용이해진다.
또한, 본 방법에서는, 상기 반도체 칩의 실장 공정 전에, 상기 능동면에 형성된 각 전자 회로를 검사하는 공정을 구비하고, 상기 반도체 칩의 실장 공정에서는, 상기 전자 회로의 검사 공정에서 양품으로 된 전자 회로에 대해서만 상기 반도체 칩을 실장하는 것이 바람직하다. 이와 같이 미리 양품을 선별해 놓음으로써 그 후의 칩의 탑재를 낭비 없이 실행할 수 있다. 이 경우, 상기 반도체 칩의 실장 공정에서는, 상기 전자 회로의 검사 공정에서 양품으로 되지 않은 전자 회로에 대하여 더미 칩을 실장하는 것이 바람직하다. 이렇게 하는 것에 의해, 밀봉재의 유동이 균일화되어, 밀봉재 중에 기포가 혼합되기 어렵게 된다.
또한, 본 방법에서는, 상기 반도체 칩의 실장 공정을, 상기 기판의 이면 측에 상기 접속 단자를 거쳐 복수의 반도체 칩을 3차원 실장하는 공정으로 할 수 있다. 이 경우, 반도체 칩은 관통 전극을 갖고, 상기 반도체 칩의 실장 공정에서는, 복수의 반도체 칩이 그 관통 전극을 거쳐 적층되게 된다.
또한, 본 발명의 반도체 장치는 상술한 방법에 의해 제조된 것을 특징으로 한다. 또한, 본 발명의 회로 기판 또는 전자기기는 상술한 반도체 장치를 구비하는 것을 특징으로 한다. 이에 따라, 고성능 장치를 저렴하게 제공할 수 있다.
이하, 도면을 참조하여 본 발명의 일 실시예에 따른 반도체 장치의 제조 방 법, 반도체 장치 및 전자기기에 대하여 상세히 설명한다. 본 실시예의 반도체 장치의 제조 방법의 개요를 설명하면, 박판화한 웨이퍼(기판) 상에 각각의 반도체 칩을 적층하는 점을 특징으로 하는 것이고, 전체의 제조 공정은 반도체 칩이 적층되는 기판을 처리하는 제 1 처리 공정과, 적층할 반도체 칩을 제조하는 제 2 처리 공정과, 기판 상에 칩을 실장하는 제 3 처리 공정으로 크게 구별된다. 이들 공정은 순차적으로 행하여도 좋고, 제 1 처리 공정과 제 2 처리 공정을 병행해서 행하여도 좋다. 제조 효율의 관점에서는, 미리 제 2 처리 공정에 의해 반도체 칩을 형성해 두고, 제 1 처리 공정이 종료한 후에 제 3 처리 공정을 행하는 것이 바람직하다. 이하, 이들 각 공정에 대해 상세히 설명한다.
(제 1 처리 공정)
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 있어서 처리 대상으로서 이용되는 기판(반도체 기판)의 평면도이다. 처리 대상으로 되는 기판(10)은, 예컨대, Si(실리콘) 기판이며, 능동면(10a)에는 복수의 구획 영역(샷 영역) SA가 설정되어 있다. 각각의 구획 영역 SA 내에는, 트랜지스터, 메모리 소자, 그 밖의 전자 소자 및 전기 배선 및 전극 패드(16)(도 3 참조) 등으로 이루어지는 전자 회로가 형성되어 있다. 한편, 기판(10)의 이면(10b)(도 2 참조)에는 이들 전자 회로는 형성되어 있지 않다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 있어서 응력완화층(26) 및 접속 단자(24)를 형성하는 공정을 나타내는 공정도이다. 또한, 도 3 내지 도 6은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 의해 처리되는 기판(10)의 표면 부분의 상세를 나타내는 단면도이다. 도 2(a)는 도 1 중 A-A선 개략 단면도이다. 또한, 기판(10)의 두께는, 예컨대, 500㎛ 정도이다.
여기서, 기판(10)의 능동면(10a) 측의 구성에 대해 상세히 설명한다. 도 3(a)는 도 2(a) 중 부호 B를 부여하여 나타낸 개소의 확대도이다. 도 3(a)에 나타내는 바와 같이, 기판(10) 상에는 기판(10)의 기본적인 재료인 Si의 산화막(SiO2)으로 이루어지는 절연막(12) 및 BPSG(borophosphosilicate glass)로 이루어지는 층간 절연막(14)이 순서대로 형성되어 있다.
또한, 층간 절연막(14) 상의 일부에는, 도시하지 않은 개소에서 기판(10)의 능동면(10a)에 형성된 전자 회로와 전기적으로 접속된 전극 패드(16)가 형성되어 있다. 이 전극 패드(16)는 Ti(티탄)으로 이루어지는 제 1 층(16a), TiN(질화티탄)으로 이루어지는 제 2 층(16b), AlCu(알루미늄/구리)로 이루어지는 제 3 층(16c), 및 TiN으로 이루어지는 제 4 층(캡 층)(16d)을 순서대로 적층하여 형성한 것이다. 또한, 전극 패드(16)의 아래쪽에는 전자 회로가 형성되어 있지 않은 점을 주의시키고 싶다.
전극 패드(16)는, 예컨대, 스퍼터링에 의해 제 1 층(16a) 내지 제 4 층(16d)으로 이루어지는 적층 구조를 층간 절연막(14) 상의 전면에 형성하고, 레지스트 등을 이용하여 소정 형상(예컨대, 원형상)으로 패터닝함으로써 형성된다. 또한, 본 실시예에서는, 전극 패드(16)가 상기한 적층 구조에 의해 형성되어 있는 경우를 예 로 들어 설명하지만, 전극 패드(16)가 Al만으로 형성되어 있어도 좋지만, 전기 저항이 낮은 구리를 이용하여 형성하는 것이 바람직하다. 또한, 전극 패드(16)는 상기한 구성에 한정되지 않고, 필요로 되는 전기적 특성, 물리적 특성 및 화학적 특성에 따라 적절히 변경하여도 좋다.
또한, 상기 층간 절연막(14) 상에는 전극 패드(16)의 일부를 피복하도록, 패시베이션막(18)이 형성되어 있다. 이 패시베이션막(18)은 SiO2(산화규소), SiN(질화규소), 폴리이미드 수지 등에 의해 형성되거나, 또는 SiN 상에 SiO2를 적층한 구성, 또는 그 역인 것이 바람직하다. 또한, 패시베이션막(18)의 막 두께는 2㎛ 정도 이상으로서 6㎛ 정도 이하인 것이 바람직하다.
패시베이션막(18)의 막 두께를 2㎛ 정도 이상으로 하는 것은 상기한 선택비를 확보하는데 필요하기 때문이다. 또, 패시베이션막(18)의 막 두께를 6㎛ 이하로 하는 것은 후술하는 공정에서 전극 패드(16) 상에 형성하는 접속 단자(24)(도 6(b) 참조)와 전극 패드(16)를 전기적으로 접속할 때에, 전극 패드(16) 상의 패시베이션막(18)을 에칭해야 하고, 막 두께가 지나치게 두꺼우면 제조 공정을 저하시킬 우려가 있기 때문이다.
이상의 구성의 기판(10)에 대하여, 우선 도 2(b)에 나타내는 바와 같이, 기판(10)의 능동면(10a)에 구멍부 H3을 형성하는 공정이 행해진다. 도 2(b)는 기판(10)에 구멍부 H3을 형성한 상태를 나타내는 단면도이다. 이 구멍부 H3은 기판(10)의 능동면(10a) 측에 형성된 전자 회로의 외부 단자로 되는 접속 단자(24)를, 그 일부가 기판(10) 내에 매립된 형상으로 형성하기 위한 것이다. 이 구멍부 H3은 도 3(a)에 나타내는 전극 패드(16)의 위치에 전극 패드(16)를 관통하도록 형성된다. 여기서, 구멍부 H3을 형성하는 공정을 도 3 내지 도 5를 참조하여 상세히 설명한다.
우선, 스핀코팅법, 디핑법, 스프레이코팅법 등의 방법에 의해 레지스트(도시생략)를 패시베이션막(18) 상의 전면에 도포한다. 또한, 이 레지스트는 전극 패드(16) 상을 덮고 있는 패시베이션막(18)을 개구하기 위해 이용하는 것이고, 포토 레지스트, 전자선 레지스트, X선 레지스트의 어느 것이라도 좋고, 포지티브형 또는 네거티브형의 어느 것이더라도 좋다.
패시베이션막(18) 상에 레지스트를 도포하면, 프리베이크를 행한 후에, 소정 패턴이 형성된 마스크를 이용하여 노광 처리 및 현상 처리를 행하여, 레지스트를 소정 형상으로 패터닝한다. 또한, 레지스트의 형상은 전극 패드(16)의 개구 형상 및 기판(10)에 형성하는 구멍의 단면 형상에 따라 설정된다. 레지스트의 패터닝이 종료하면, 포스트베이크를 행한 후에, 도 3(b)에 나타내는 바와 같이, 전극 패드(16)를 피복하는 패시베이션막(18)의 일부를 에칭하여 개구부 H1을 형성한다. 도 3(b)는 패시베이션막(18)을 개구하여 개구부 H1을 형성한 상태를 나타내는 단면도이다.
또한, 패시베이션막(18)의 에칭에는 건식 에칭을 적용하는 것이 바람직하다. 건식 에칭은 반응성 이온 에칭(RIE : Reactive Ion Etching)이더라도 좋다. 또한, 패시베이션막(18)의 에칭으로서 습식 에칭을 적용하여도 좋다. 패시베이션막(18) 에 형성되는 개구부 H1의 단면 형상은 후술하는 공정에서 형성되는 전극 패드(16)의 개구 형상 및 기판(10)에 형성되는 구멍의 단면 형상에 따라 설정되고, 그 직경은 전극 패드(16)에 형성되는 개구의 직경 및 기판(10)에 형성되는 구멍의 직경과 같은 정도, 예컨대, 50㎛ 정도로 설정된다.
이상의 공정이 종료하면, 개구부 H1을 형성한 패시베이션막(18) 상의 레지스트를 마스크로 하여, 건식 에칭에 의해 전극 패드(16)를 개구한다. 도 3(c)는 전극 패드(16)를 개구하여 개구부 H2를 형성한 상태를 나타내는 단면도이다. 또한, 도 3(a) 내지 도 3(c)의 도면 중에 있어서 레지스트는 생략하고 있다. 도 3(c)에 나타내는 바와 같이, 패시베이션막(18)에 형성된 개구부 H1의 직경과 전극 패드(16)에 형성된 개구부 H2의 직경은 같은 정도로 된다. 또한, 건식 에칭으로는 RIE를 이용할 수 있다.
또한, 이상의 공정에서 사용한 레지스트를 마스크로 해서, 다음에 층간 절연막(14) 및 절연막(12)을 에칭하고, 도 4(a)에 나타내는 바와 같이, 기판(10)을 노출시킨다. 도 4(a)는 층간 절연막(14) 및 절연막(12)을 에칭하여, 기판(10)의 일부를 노출시킨 상태를 나타내는 단면도이다. 이 다음에, 개구 마스크로서 사용하여 온 패시베이션막(18) 상에 형성한 레지스트를, 박리액 또는 애싱(ashing) 등에 의해 박리한다.
또한, 상기 프로세스에 있어서는, 동일한 레지스트 마스크를 이용하여 에칭을 반복했지만, 각 에칭 공정 종료 후, 레지스트를 패터닝하여 고치더라도 물론 관계없다. 또한, 전극 패드(16)에 형성된 개구부 H2를 개구한 후 레지스트를 박리하 고, 전극 패드(16)의 최상위 표면(uppermost surface)의 TiN을 마스크로 해서, 층간 절연막(14) 및 절연막(12)을 에칭하고, 도 4(a)에 나타내는 바와 같이, 기판(10)을 노출시키는 것도 가능하다. 또한 덧붙이면, 각 에칭 시의 선택비를 고려하여, 레지스트를 후막화해 두는 것이 필요하다.
이상의 공정이 종료하면, 패시베이션막(18)을 마스크로 하여, 건식 에칭에 의해, 도 4(b)에 나타내는 바와 같이, 기판(10)을 천공한다. 또한, 여기서는, 건식 에칭으로서 RIE의 이외에 ICP(Inductively Coupled Plasma)를 이용할 수 있다. 도 4(b)는 기판(10)을 천공하여, 구멍부 H3을 형성한 상태를 나타내는 단면도이다.
도 4(b)에 나타내는 바와 같이, 패시베이션막(18)을 마스크로 해서 기판(10)을 천공하고 있기 때문에, 기판(10)에 형성되는 구멍부 H3의 직경은 패시베이션막(18)에 형성된 개구부 H1의 직경과 같은 정도로 된다. 그 결과, 패시베이션막(18)에 형성된 개구부 H1의 직경, 전극 패드(16)에 형성된 개구부 H2의 직경 및 기판(10)에 형성된 구멍부 H3의 직경은 거의 동일하게 된다. 또한, 구멍부 H3의 깊이는 최종적으로 형성하는 반도체 칩의 두께에 따라 적절하게 설정된다.
또한, 도 4(b)에 나타내는 바와 같이, 기판(10)에 구멍부 H3을 형성하면, 건식 에칭에 의해 패시베이션막(18)의 일부가 에칭되고, 그 막 두께가 얇아지는 것을 알 수 있다. 여기서, 구멍부 H3을 형성할 때에, 에칭에 의해 패시베이션막(18)이 제거되어, 전극 패드(16) 또는 층간 절연막(14)이 노출된 상태로 되면, 후속 공정을 진행시키는 데에 있어서, 또는, 반도체 장치로서의 신뢰성을 확보하는 데에 있어서 바람직하지 못하다. 이 때문에, 도 3(a)에 나타내는 상태에서, 패시베이션막 (18)의 막 두께가 2㎛ 이상으로 설정된다.
이상의 공정이 종료되면, 다음에, 패시베이션막(18) 상 및 구멍부 H3의 내벽 및 저면에 절연막(20)을 형성한다. 도 5(a)는 전극 패드(16)의 위쪽 및 구멍부 H3의 내벽 및 저면에 절연막(20)을 형성한 상태를 나타내는 단면도이다. 이 절연막(20)은 전류 리크의 발생, 산소 및 수분 등에 의한 기판(10)의 침식 등을 방지하기 위해 마련되고, PECVD(Plasma Enhanced Chemical Vapor Deposition)를 이용하여 형성한 TEOS(Tetra Ethyl Ortho Silicate : Si(OC2H5)4), 즉, PE-TEOS 및 오존 CVD를 이용하여 형성한 TEOS, 즉, O3-TEOS, 또는 CVD을 이용하여 형성한 산화 실리콘을 이용할 수 있다. 또한, 절연막(20)의 두께는, 예컨대, 1㎛이다.
계속해서, 스핀 코팅법, 디핑법, 스프레이 코팅법 등의 방법에 의해 레지스트(도시 생략)를 패시베이션막(18) 상의 전면에 도포한다. 또는, 건식 필름 레지스트를 이용하여도 좋다. 또한, 이 레지스트는 전극 패드(16) 일부의 위쪽을 개구하기 위해 이용하는 것이고, 포토 레지스트, 전자선 레지스트, X선 레지스트의 어느 것이더라도 좋고, 포지티브형 또는 네거티브형의 어느 것이더라도 좋다.
패시베이션막(18) 상에 레지스트를 도포하면, 프리베이크를 행한 후에, 소정 패턴이 형성된 마스크를 이용하여 노광 처리 및 현상 처리를 행하고, 전극 패드(16)의 위쪽 이외의 부분 및 구멍부 H3 및 그 주변부에만 레지스트가 남겨진 형상, 예컨대, 구멍부 H3을 중심으로 한 원형상으로 레지스트를 패터닝한다. 레지스트의 패터닝이 종료하면, 포스트베이크를 행한 후에, 에칭에 의해 전극 패드(16)의 일부 를 피복하는 절연막(20) 및 패시베이션막(18)을 제거하고, 전극 패드(16)의 일부를 개구한다. 또한, 에칭에는 건식 에칭을 적용하는 것이 바람직하다. 건식 에칭은 반응성 이온 에칭(RIE : Reactive Ion Etching)이더라도 좋다. 또한, 에칭으로서 습식 에칭을 적용하여도 좋다. 또한, 이 때, 전극 패드(16)를 구성하는 제 4 층(16d)도 또한 제거한다.
도 5(b)는 전극 패드(16)를 피복하는 절연막(20) 및 패시베이션막(18)의 일부를 제거한 상태를 나타내는 단면도이다. 도 5(b)에 나타내는 바와 같이, 전극 패드(16)의 위쪽은 개구부 H4로 되고, 전극 패드(16)의 일부가 노출된 상태로 된다. 이 개구부 H4에 의해, 이후의 공정에서 형성되는 접속 단자(전극부)(24)와 전극 패드(16)를 접속할 수 있다. 따라서, 개구부 H4는 구멍부 H3이 형성된 부분 이외의 부분에 형성되어 있으면 좋다. 또한, 인접하고 있어도 좋다.
본 실시예에서는, 전극 패드(16)의 거의 중앙에 구멍부 H3(개구부 H1)을 형성하는 경우를 예로 들고 있다. 따라서, 개구부 H4는 이 구멍부 H3을 둘러싸도록, 즉, 전극 패드(16)의 노출 면적을 크게 하는 것이 전극 패드(16)와, 후에 형성되는 접속 단자의 접속 저항을 작게 하는데 바람직하다. 또한, 구멍부 H3의 형성 장소는 전극 패드의 거의 중앙이 아니어도 좋고, 복수의 구멍이 형성되어 있어도 좋다. 또한, 전극 패드(16)를 피복하는 절연막(20) 및 패시베이션막(18)의 일부를 제거하여, 전극 패드(16)의 일부를 노출시키면, 제거할 때에 이용한 레지스트를 박리액에 의해 박리한다.
이상 설명한 공정을 통해 도 2(b)에 나타내는 구멍부 H3이 형성된다. 기판 (10)에 구멍부 H3을 형성하면, 다음에 기판(10)의 능동면(10a) 전면에 감광성 폴리이미드를 도포하여 프리베이크를 행한 후에, 소정 패턴이 형성된 마스크를 이용하여 감광성 폴리이미드에 대해 노광 처리 및 현상 처리를 행하고, 감광성 폴리이미드를 소정 형상으로 패터닝한다. 그 후, 포스트베이크를 행하여 응력 완화층(26)을 형성한다. 이 응력 완화층(26)은 기판(10)을 포함하는 반도체 칩의 열팽창 계수와 반도체 칩이 탑재되는 기판 등과의 열팽창 계수의 차에 의해 생기는 응력을 완화하기 위해 마련된다.
이상의 공정이 종료하면, 도 2(d)에 나타내는 바와 같이, 응력 완화층(26)이 형성된 기판(10)에 하지막(22)을 형성하는 공정이 행해진다. 도 2(d)는 기판(10) 상에 응력 완화층(26)을 형성한 상태를 나타내는 단면도이다. 여기서, 하지막(22)은 기판(10)의 상면 전면에 형성되기 때문에, 도 5(b)에 나타내는 전극 패드(16)의 노출부 및 구멍부 H3의 내벽 및 바닥부에도 하지막(22)이 형성된다. 여기서, 하지막(22)은 배리어층 및 시드층으로 이루어지고, 우선 배리어층을 형성한 후에, 배리어층 상에 시드층을 형성하는 것에 의해 성막된다. 배리어층은, 예컨대, TiW로 형성되고, 시드층은 Cu로 형성된다. 이들은, 예컨대, IMP(Ion Metal Plasma)법, 또는, 진공 증착, 스퍼터링, 이온 도금 등의 PVD(Physical Vapor Deposition)법에 의해 형성된다.
도 6(a)는 구멍부 H3 내에 하지막(22)을 형성한 상태를 나타내는 단면도이다. 도 6(a)에 나타내는 바와 같이, 하지막(22)은 전극 패드(16)와 절연막(20)과의 단차 ST를 충분히 커버하여, 전극 패드(16) 상과 절연막(20) 상(구멍부 H3의 내 부를 포함함)에 연속적으로 형성된다. 또한, 하지막(22)을 구성하는 배리어층의 막 두께는, 예컨대, 100㎚ 정도이며, 시드층의 막 두께는, 예컨대, 수백 ㎚ 정도이다. 이와 같이, 본 실시예에서는 후술하는 접속 단자(24)와 재배치 배선(32)을 형성하는데 필요하게 되는 하지막(22)이 한번의 공정으로 기판(10) 상에 형성되기 때문에, 제조 프로세스를 간략화할 수 있다.
하지막(22)의 형성이 종료되면, 기판(10)의 능동면(10a) 상에 도금 레지스트를 도포하고, 접속 단자(24)를 형성하는 부분만이 개구된 상태로 패터닝되어 도금 레지스트 패턴(28)을 형성한다. 도 2(e)는 도금 레지스트 패턴을 형성한 상태를 나타내는 단면도이다. 그 후, Cu 전해 도금을 행하여, 도 2(f)에 나타내는 바와 같이, 기판(10)의 구멍부 H3 및 도금 레지스트 패턴(28)의 개구부에 Cu(구리)를 매립해서, 접속 단자(24)를 형성한다. 도 2(f)는 Cu 전해 도금을 행하여 접속 단자(24)를 형성한 상태를 나타내는 단면도이다.
접속 단자(24)가 형성되면, 도 2(g)에 나타내는 바와 같이, 기판(10) 상에 형성되어 있는 도금 레지스트 패턴(28)을 박리한다. 도 2(g)는 접속 단자(24)를 형성한 후에 도금 레지스트 패턴(28)을 박리한 상태를 나타내는 단면도이다. 또한, 도 6(b)은 형성된 접속 단자(24)의 구성의 상세를 나타내는 단면도이다. 도 2(g)에 나타내는 바와 같이, 접속 단자(24)는 기판(10)의 능동면(10a)으로 돌출한 돌기 형상이고, 또한 그 일부가 기판(10) 내에 매립된 형상이다. 또한, 도 6(b)에 나타내는 바와 같이, 부호 C를 부여한 위치에서, 접속 단자(24)는 전극 패드(16)와 전기적으로 접속되어 있다.
기판(10)의 능동면(10a) 측에 응력 완화층(26) 및 접속 단자(24)를 형성하면, 다음에, 기판(10)의 능동면(10a) 측에 재배치 배선을 형성하는 공정이 행해진다. 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 있어 재배치 배선(32)을 형성하는 공정을 나타내는 공정도이다. 이 공정에서는, 우선, 기판(10) 상의 전면, 즉 접속 단자(24) 및 하지막(22) 상에 도금 레지스트를 도포하고, 재배치 배선(32)을 형성하는 부분만이 개구한 상태로 패터닝되어, 도 7(a)에 나타내는 바와 같이, 재배치 도금 레지스트 패턴(30)을 형성한다.
그 후, Cu 전해 도금을 행하여, 도 7(b)에 나타내는 바와 같이, 하지막(22)을 거쳐 응력 완화층(26) 상에 재배치 배선을 형성한다. 도 7(b)는 재배치 배선(32)을 형성한 상태를 나타내는 단면도이다. 이 재배치 배선(32)은 응력 완화층(26) 상에만 형성되는 취지가 아니라, 응력 완화층(26)으로부터 접속 단자(24)의 형성 위치까지 연장된 형상으로 형성되어, 접속 단자(24)와 전기적으로 접속된다.
재배치 배선(32)을 형성하면, 기판(10) 상에 형성되어 있는 재배치 도금 레지스트 패턴(30)을 박리한다. 그 후, 재배치 배선(32)을 포함해서 기판(10)의 능동면(10a) 측 전체를 에칭하는 것에 의해, 시드층을 에치백한다. 여기서, 재배치 배선(32)의 막 두께는 시드층의 막 두께보다도 20배 정도 두껍기 때문에, 에치백에 의해 재배치 배선(32)이 완전히 에칭되는 일은 없다.
다음에, Cu(동)으로 이루어지는 재배치 배선(32)은 RIE에 의해 에칭되지 않기 때문에, 말하자면 재배치 배선(32)을 마스크로 하여 RIE을 이용해서 시드층을 에칭한다. 이에 따라, 재배치 배선(32)의 바로 아래에 있는 배리어층만이 남고, 불필요한 부분의 배리어층이 에칭된다. 또한, 습식 에칭에 의해 배리어층 및 시드층을 에칭하는 경우에는, 재배치 배선(32)을 형성하는 Cu(구리)의 내성이 있는 에칭액을 이용할 필요가 있다.
여기서, 하지막(22)의 불필요한 부분이란, 예컨대, 접속 단자(24)와 재배치 배선(32)이 형성되어 있는 부분 이외의 부분, 즉, 하지막(22)이 노출되어 있는 부분이다. 이상과 같이, 본 실시예에서는 접속 단자(24)와 재배치 배선(32)의 각각을 형성하는데 필요하게 되는 하지막(22)의 에칭이 한번의 공정으로 행해지기 때문에, 제조 프로세스를 간략화할 수 있다.
도 7(c)는 재배치 배선(32)을 형성하여 하지막(22)의 불필요한 부분을 에칭한 상태를 나타내는 단면도이다. 도 7(c)에 나타내는 예에서는, 재배치 배선(32) 사이에 있어서의 하지막(22)이 에칭되어 있는 것을 알 수 있다. 도 8은 본 발명의 일 실시예에 있어서 재배치 배선(32)이 형성된 기판(10)의 평면도이다. 또한, 도 8에 있어서는, 기판(10)의 능동면(10a)으로 설정된 복수의 구획 영역 SA 중 하나만을 나타내고 있다. 도 8에 나타내는 바와 같이, 샷 영역의 대향하는 한 쌍의 변에 따라 접속 단자(24)가 배열되어 형성되고, 각각의 접속 단자(24)에 일단이 접속된 상태로 재배치 배선(32)이 형성되어 있다. 또한, 재배치 배선(32) 각각의 타단은 패드(34)가 형성되어 있다.
이상의 공정이 완료되면, 기판(10)의 이면(10b)을 에칭하여 기판(10)의 두께를 감소시키는 공정이 행해진다. 도 9는 기판(10)의 이면을 에칭하여 기판(10)의 두께를 감소시키는 공정을 나타내는 공정도이다. 본 실시예에서는, 기판(10)의 두 께를 50㎛ 정도로 감소시키고 있지만, 그 정도까지 기판(10)의 두께를 감소시키면 기판(10)의 강도가 저하하여 휨이 발생하거나 또는 기판(10)이 파손되는 일이 있다. 이 때문에, 기판(10)의 두께를 감소시켜도 기판(10)의 강도를 유지하기 위해서 기판(10)의 능동면(10a) 측(재배치 배선(32)이 형성된 측)에 지지 부재를 부착하고 있다.
도 9(a)는 기판(10)의 능동면 측에 지지 부재를 부착한 상태를 나타내는 단면도이다.
본 실시예에 있어서는, 지지 부재로서 점착 수지(40)와 평탄한 유리 기판(42)을 이용하고 있다. 점착 수지(40)는 기판(10)의 능동면(10a) 측에 형성된 접속 단자(24), 응력 완화층(26) 및 재배치 배선(32) 등의 요철을 흡수하기 위한 것이고, 열경화성 수지 또는 UV(자외선) 경화 수지 등의 경화성 수지를 이용하는 것이 바람직하다. 또한, 유리 기판(42)은 기판(10)의 강도를 유지하고, 또한 박판화한 기판(10)의 이면에 대한 처리를 행하는 데에 있어 취급을 쉽게 하기 위한 것이다. 또한, 기판(10)은 후속 공정에 있어서의 처리에 의해 기판(10)의 파손이 발생하지 않을 정도로 강도가 높고, 양면의 평탄성이 높은 것을 이용하는 것이 바람직하다.
기판(10)의 능동면(10a) 측에 점착 수지(40) 및 유리 기판(42)을 부착하기 위해서는, 우선 액상 점착 수지(40)를 스핀 코팅법 등의 도포 방법을 이용하여 기판(10)의 능동면(10a) 측에 도포한다. 다음에, 도포한 점착 수지(40)에 대하여 가열 또는 UV 조사를 행하여 점착 수지(40)를 경화시킨다. 점착 수지(40)의 경화 후 , 점착 수지(40) 상에 접착제를 도포하여 유리 기판(42)을 점착 수지(40)에 접착한다.
점착 수지(40) 및 유리 기판(42)의 부착이 완료되면, 다음에, 기판(10)을 박판화하는 공정이 행해진다. 이 공정은 기판(10)의 이면(10b)을 연마 또는 에칭함으로써 실행된다. 도 9(b)는 기판(10)을 박판화한 상태를 나타내는 단면도이다. 이 공정에 의해, 기판(10)의 두께는 50㎛ 정도로 박판화되고, 기판(10)의 이면(10b)으로부터 접속 단자(24)의 일부가 20㎛ 정도 돌출된 상태로 된다. 또, 이 공정에서는, 절연막(20) 및 하지막(22)(상세한 것은 도 6 참조)이 있기 때문에 접속 단자(24) 그 자체는 노출된 상태로는 되어 있지 않다. 이 때문에, 다음 공정에서, 기판(10)의 이면으로부터 돌출된 상태에 있는 절연막(20) 및 하지막(22)을 순서대로 에칭하는 공정이 행해진다. 절연막(20)은 산화막 건식 에칭으로 에칭하고, 하지막(22)은 금속 건식 에칭 또는 습식 에칭에 의해 에칭한다. 도 9(c)는 절연막(20) 및 하지막(22)을 에칭한 상태를 나타내는 단면도이다.
기판(10)의 박판화가 종료하면, 기판(10)의 이면(10b)에 위치 정렬용 마크로서의 정렬 마크(도시 생략)를 형성하는 공정이 행해진다. 이 정렬 마크는 기판(10) 상에 반도체 칩을 적층할 때의 기준으로 되는 마크이며, 각 샷 영역 SA 마다 형성된다.
이상에서 반도체 칩이 적층되는 기판(10)을 처리하는 공정이 종료된다. 또, 이와 같이 기판(10) 상에 전자 회로 및 접속 단자(24)가 형성되면, 필요에 따라 각 샷 영역 SA에 형성된 전자 회로의 동작 검사를 실행한다. 이렇게 하는 것에 의해, 후술하는 반도체 칩(60)의 실장 공정에서, 정상적인 샷 영역 SA에만 양품의 칩을 실장하는 것이 가능해진다.
(제 2 처리 공정)
다음에, 기판(10)에 적층되는 반도체 칩을 제조하는 제 2 처리 공정에 대해 설명한다.
도 10은 제 1 처리 공정으로 처리를 행한 기판(10) 상에 적층하는 반도체 칩을 제조하는 제조 공정을 나타내는 도면이다. 반도체 칩은 응력 완화층(26), 재배치 배선(32) 및 정렬 마크를 형성하는 이외에는, 상술한 제 1 처리 공정과 거의 동일한 공정을 행하여 제조된다. 이 때문에, 이하의 설명에서는 공정 순서를 간단히 설명하고, 그 상세에 대해서는 설명을 생략한다.
도 10(a)에 나타내는 기판(50)은, 예컨대, Si(실리콘) 기판이며, 도 10에 나타내는 기판(10)과 마찬가지로 능동면(50a)에는 복수의 구획 영역(샷 영역)이 설정되어 있고, 각각의 구획 영역 내에는, 트랜지스터, 메모리 소자, 그 밖의 전자 소자, 전기 배선 및 전극 패드 등으로 이루어지는 전자 회로가 형성되어 있다. 한편, 기판(50)의 이면(50b)에는 이들 전자 회로는 형성되어 있지 않다.
이 기판(50)에 대하여, 제 1 처리 공정과 마찬가지로, 우선 전극 패드를 개구해서 기판(50)을 천공하여 구멍부 H10을 형성하는 공정이 행해진다. 도 10(b)는 기판(50)을 천공하여 구멍부 H10을 형성한 상태를 나타내는 단면도이다. 또한, 전극 패드의 개구 및 구멍부 H10의 형성은 도 3 및 도 4에 나타내는 공정과 마찬가지 의 공정에서 행해진다. 다음에, 구멍부 H10의 저면 및 내벽을 포함하여 기판(50)의 능동면(50a) 측에 절연막, 배리어층 및 시드층으로 이루어지는 하지막을 순서대로 형성한다. 도 10(c)는 기판(50)의 능동면(50a) 측에 절연막 및 하지막을 형성한 상태를 나타내는 단면도이다. 또한, 도 10(c)에 있어서는, 하지막(52)만을 도시하고 있고, 절연막에 대해서는 도시를 생략하고 있다. 또한, 절연막 및 하지층(52)의 형성은 도 5 내지 도 6(a)에 나타내는 공정과 마찬가지의 공정에서 행해진다.
다음에, 기판(50)의 능동면(50a) 상에 도금 레지스트를 도포하고, 접속 단자(54)를 형성하는 부분만이 개구된 상태로 패터닝하여 도금 레지스트 패턴(56)을 형성한다. 도 10(d)는 도금 레지스트 패턴을 형성한 상태를 나타내는 단면도이다. 그 후, Cu 전해 도금을 행하여, 도 10(e)에 나타내는 바와 같이, 기판(50)의 구멍부 H10 및 도금 레지스트 패턴(56)의 개구부에 Cu(구리)를 매워, 관통 전극으로 되는 접속 단자(54)를 형성한다. 도 10(e)는 Cu 전해 도금을 행하여 접속 단자(54)를 형성한 상태를 나타내는 단면도이다.
접속 단자(54)가 형성되면, 도 10(f)에 나타내는 바와 같이, 기판(50) 상에 형성되어 있는 도금 레지스트 패턴(56)을 박리한다. 도 10(f)는 접속 단자(54)를 형성한 후에 도금 레지스트 패턴(56)을 박리한 상태를 나타내는 단면도이다. 다음에, 형성한 접속 단자(54) 상에 무연 땜납(Sn/Ag)(58)(도 10(f) 참조)을 형성한다. 이 무연 땜납(58)은 상술한 제 1 처리 공정에서 처리를 행한 기판(10)에 반도체 칩을 적층할 때에, 반도체 칩의 관통 전극으로서의 접속 단자(54)와 기판(10)의 접속 단자(24)를 접합하기 위한 것이다.
이상의 공정이 종료하면, 기판(50)의 능동면(50a) 측에 도 9에 나타내는 점착 수지(40) 및 유리 기판(42)과 마찬가지의 지지 부재를 접합하여, 도 9에 나타내는 공정과 마찬가지의 공정을 행하여 기판(50)의 박판화를 행한다. 박판화 공정을 종료하면, 지지 부재를 분리한 후에 레이저 또는 블레이드에 의해 기판(50)을 절단하여, 개개의 반도체 칩(60)으로 분리한다. 이상의 공정을 거쳐 반도체 칩(60)이 제조된다.
이상에서 기판(10)에 적층시키는 반도체 칩(60)이 제조된다. 다음에, 반도체 칩(60)을 기판(10) 상에 적층하는 제 3 처리 공정에 대해 설명한다.
(제 3 처리 공정)
제 1 처리 공정을 완료한 기판(10)은, 도 9(d)에 나타내는 바와 같이, 기판(10)의 능동면(10a) 측에 점착 수지(40) 및 유리 기판(42)이 접착되고, 기판(10)의 이면(10b)에 정렬 마크가 형성된 상태이다. 이 기판(10)에 대하여 제 2 처리 공정에서 제조된 반도체 칩(60)을 적층하기 위해서는, 우선 반도체 칩(60)의 관통 전극으로서의 접속 단자(54)에 형성된 무연 땜납(58) 상에 접합 활성제(flux : 융제)를 도포한다. 융제는 반도체 칩(60)을 기판(10) 상에 적층했을 때에, 반도체 칩(60)을 유지할 수 있는 정도의 점도 및 양이 필요해진다.
다음에, 전술한 정렬 마크에 근거해서 각 샷 영역 SA에 하나 또는 복수의 반도체 칩(60)이 적층된다. 적층된 반도체 칩(60)은 무연 땜납(58) 상에 도포된 융 제의 점착력으로 유지된다.
또, 전술한 제 1 처리 공정에서 각 샷 영역 SA의 동작 검사를 실행한 경우에는, 여기서 양품으로 된 샷 영역 SA에만 양품의 반도체 칩(60)을 적층하여도 좋다. 이렇게 하는 것에 의해, 양품의 반도체 칩(60)을 낭비하지 않아도 된다. 이 때, 불량으로 된 샷 영역 SA는 빈 영역으로 하여도 좋지만, 후술의 밀봉 공정의 신뢰성을 높이는 관점에서는, 이러한 샷 영역에 더미 칩을 실장하는 것이 바람직하다. 이와 같이 빈 영역을 마련하지 않는(즉, 모든 샷 영역 SA에 적어도 하나 이상의 칩을 탑재하는) 것으로, 밀봉 수지(62)의 유동이 균일화되어, 수지 내에 기포가 혼합되기 어렵게 된다.
반도체 칩(60)의 적층이 완료되면, 기판(10)에 형성된 접속 전극(24)과 반도체 칩(60)에 형성된 접속 전극(54)의 접합 및 반도체 칩(60)에 형성된 접속 전극(54)끼리의 접합이 행해진다. 이 접합 공정에서는, 반도체 칩(60)이 적층된 기판(60)을 리플로우 장치에 넣어, 접속 전극(24), 접속 전극(54) 및 접속 전극(54)끼리를 무연 땜납(58)에 의해 접합한다. 이에 따라, 접속 전극(24)과 접속 전극(54)이 전기적으로 접속된다. 도 11은 기판(10)에 형성된 접속 전극(24)과 반도체 칩(60)에 형성된 접속 전극(54)이 접합되어 기판(10) 상에 반도체 칩(60)이 적층된 상태를 나타내는 단면도이다.
이상의 공정이 종료하면, 적층된 반도체 칩(60) 및 기판(10)을 트랜스퍼 몰드에 의해 일괄해서 밀봉하는 공정이 행해진다. 도 12(a)는 기판(10) 및 반도체 칩(60)을 밀봉한 상태를 나타내는 도면이다. 도 12(a)에 나타내는 바와 같이, 밀 봉은 기판(10)에 점착 수지(40) 및 유리 기판(42)이 접합된 상태로 행해진다. 밀봉 수지(밀봉재)(62)는 기판(10)의 이면 전체를 덮고, 또한 반도체 칩(60)의 모두가 밀봉되도록 형성된다.
기판(10) 및 반도체 칩(60)의 밀봉이 완료되면, 기판(10)으로부터 점착 수지(40) 및 유리 기판(42)을 분리하고, 기판(10)을 샷 영역 SA 마다 절단하여 개개의 반도체 장치(1)(도 14참조)로 분리한다. 이 절단 공정은 밀봉 수지(62)를 지지재로 하여 기판(10)의 능동면(10a) 측으로부터 실행한다. 기판(10)의 절단 방법으로는, 예컨대, 레이저를 이용한 절단 방법 또는 다이싱 등의 절단 방법을 이용할 수 있지만, 이 때, 기판(10)과 밀봉 수지(62)를 같은 절단 부재(블레이드 등)에 의해 완전히 잘라내지 않고서, 각각의 재질에 따라 최적의 절단 방법을 선택하는 것이 바람직하다.
예컨대, 본 예에서는, 우선 도 12(b)에 나타내는 바와 같이, 기판(10)의 샷 영역 SA 사이에 블레이드를 넣어 기판(10)만 다이싱한다. 이 때, 기판(10)의 이면(10b)에 형성된 밀봉 수지(62)를 지지재로서 이용하는 것이 바람직하다. 물론, 기판(10)을 지지하기 위한 지지재를 별도 준비하여도 좋지만, 밀봉 수지(62)를 지지재 대신으로 함으로써 지지재의 접합 공정 등을 생략할 수 있다.
그리고, 도 13(a)에 나타내는 바와 같이, 재배치 배선(32)의 선단부에 마련된 패드(34)에 범프(36)를 형성하여, 각 샷 영역 SA에 형성된 반도체 장치(분할하기 전의 개개의 반도체 장치)의 전기적 특성을 일괄해서 검사한다.
다음에, 도 13(b)에 나타내는 바와 같이, 밀봉 수지(62)를 기판(10)을 절단 하는 것과는 다른 블레이드 또는 레이저에 의해 절단한다.
이와 같이 절단 방법을 피절단재(기판(10) 및 밀봉 수지(62) 등)의 재질에 따라 알맞게 선택하는 것으로, 공정 시간이 단축되고, 또한 절단 부재의 소모도 적어진다. 또, 이 공정에 의해 분할된 반도체 장치(1)는 전술한 검사 결과에 근거해서 양품, 불량품의 선별이 행해지고, 양품으로 된 것만 픽업된다.
도 14는 본 발명의 일 실시예에 의해 제조된 반도체 장치(1)를 나타내는 단면도이다.
본 예의 반도체 장치(1)는, 도 14에 나타내는 바와 같이, 접속 단자(24)가 형성된 제 1 반도체 칩으로서의 기판(10) 상에, 관통 전극으로서의 접속 단자(54)가 형성된 제 2 반도체 칩으로서의 반도체 칩(60)이 복수 적층된 구조를 갖는다. 기판(10)과 반도체 칩(60) 및 반도체 칩(60)끼리는, 접속 단자(24) 또는 관통 전극(54)을 거쳐 적층되고, 서로 전기적으로 접속되어 있다. 또한, 기판(10)에는 능동면(10a) 측에 응력 완화층(26), 재배치 배선(32) 및 범프(36)가 형성되어 있다. 또한, 도 14에서, 참조 부호 64는 패드(34)에 대한 범프(36)의 고착 강도를 높이기 위한 근본 보강 수지(primary reinforcement resin)이다.
이상 설명한 바와 같이, 본 발명의 반도체 장치의 제조 방법은 기판(10)을 절단하지 않고서, 이른바 웨이퍼 상태의 기판(10) 상에 반도체 칩(60)을 적층하고, 적층한 반도체 칩(60)을 일괄해서 밀봉한 후, 이것을 절단하여 개개의 반도체 장치로 분리하고 있기 때문에, 인터포저 상에 반도체 칩을 적층하여 가는 경우와 비교해서, 제조 공정이 간략화된다.
또한, 본 방법에서는, 최종적으로 기판(10)의 능동면(10a)이 실장면으로 되기 때문에, 미리 재배치 배선(32) 등을 접속 단자(24) 등과 동시에 능동면 측에 형성해 둠으로써, 공정이 더욱 간단하게 된다. 또한, 본 방법에서는, 재배치 배선(32) 등이 기판(10)의 능동면 측에 형성되므로, 이것을 기판의 이면(연마면)에 형성하는 종래의 경우와 비교해서 형성은 용이해진다.
또한, 본 방법에서는, 기판(10)의 절단을 능동면(10a) 측으로부터 실행하고 있기 때문에, 예컨대, 기판의 이면 측으로부터 절단을 실행하는 경우에 비해 칩핑이 발생하기 어렵게 된다. 즉, 기판의 이면 측으로부터 다이싱 등을 실행하는 경우, 기판의 능동면 측이 다이싱 테이프 등에 의해 고정되지만, 이러한 다이싱 테이프는 박형화가 요구되고, 그 결과, 피접착재인 기판을 충분히 유지할 수 없는 경우(즉, 피접착제와 테이프 사이의 흔들림)가 있고, 절단 시에 이러한 흔들림이 발생하면, 블레이드의 선단부가 기판으로부터 테이프 측으로 돌출할 때에, 기판의 일부가 잘려지는 경우가 있다(칩핑). 이에 대하여 본 방법에서는, 기판(10)은 반도체 칩(60)을 밀봉하는 후막의 밀봉 수지(62)에 의해 확실하게 유지되기 때문에, 블레이드의 선단부가 기판(10)으로부터 밀봉 수지(62) 측으로 빠질 때에 양자 사이가 흔들리는 일은 없다.
또한, 본 방법에서는, 각 반도체 장치의 전기 특성 검사를 기판(10)의 절단 공정 전에(즉, 웨이퍼 상태로) 일괄해서 실행하고 있기 때문에, 이것을 개개의 반도체 장치로 분할한 상태에서 실행하는 경우에 비해 검사가 용이해진다.
또한, 본 방법에서는, 기판의 절단 공정에서, 기판 본체(10)와 그 위에 형성 된 밀봉 수지(62)의 절단 방법을 그 재질 등에 따라 알맞게 선택하고 있기 때문에, 공정 시간을 더욱 단축할 수 있고, 또한 절단 부재의 소모도 적게 할 수 있다.
다음에, 본 발명의 반도체 장치(1)를 구비하는 회로 기판 및 전자기기에 대해 설명한다.
도 15는 본 발명의 회로 기판의 일례를 나타내는 사시도이다. 도 15에 나타내는 바와 같이, 이 회로 기판(2)에는, 전술한 재배치 배선을 구비하는 IC칩을 3차원 실장하여 이루어지는 반도체 장치(1)가 탑재되어 있다. 회로 기판(2)은, 예컨대, 유리 에폭시 기판 등의 유기계 기판으로 이루어지는 것으로, 예컨대, 구리 등으로 이루어지는 배선 패턴(도시하지 않음)이 소망 회로로 되도록 형성되고, 또한 이들 배선 패턴에 패드(도시하지 않음)가 접속되어 있다. 그리고, 이 패드에 반도체 장치(1)의 땜납볼이 전기적으로 접속되는 것에 의해, 반도체 장치(1)는 회로 기판(2) 상에 실장된 것으로 되어 있다.
도 16은 본 발명의 전자기기의 일 실시예로서의, 휴대 전화의 개략 구성을 나타내는 사시도이다. 도 16에 나타내는 바와 같이, 이 휴대 전화(3)는 상기한 반도체 장치(1) 또는 상기 회로 기판(2)을 그 본체(casing) 내부에 구비하고 있다.
또, 전자기기로는, 상기한 휴대 전화에 한정되지 않고, 여러 가지의 전자기기에 적용할 수 있다. 예컨대, 노트형 컴퓨터, 액정 프로젝터, 멀티미디어용 퍼스널 컴퓨터(PC) 및 엔지니어링·워크 스테이션(EWS), 호출기, 워드 프로세서, 텔레비전, 뷰파인더형 또는 모니터 직시형 비디오 테이프 레코더, 전자 수첩, 전자 탁상 계산기, 카 네비게이션 장치, POS 단말, 터치 패널을 구비하는 장치 등의 전자 기기에 적용할 수 있다.
이상, 첨부 도면을 참조하면서 본 발명에 따른 바람직한 실시예에 대해 설명했지만, 본 발명은 이러한 예에 한정되지 않는 것은 물론이다. 상술한 예에서 나타낸 각 구성 부재의 여러 가지 형상이나 조합 등은 일례로서, 본 발명의 주지로부터 일탈하지 않는 범위에서 설계 요구 등에 근거하여 여러 가지 변경이 가능하다.
본 발명에 의하면, 보다 간단하게 고밀도 실장을 실현할 수 있도록 한 반도체 장치의 제조 방법과, 그 반도체 장치 및 이 반도체 장치를 구비하는 회로 기판, 및 전자기기를 제공할 수 있다.

Claims (10)

  1. 복수의 전자 회로가 형성된 능동면을 갖는 기판의 해당 능동면 측에, 상기 전자 회로의 외부 전극으로 되는 접속 단자를 매립 형성하는 공정과,
    상기 기판의 이면을 연마하여 상기 접속 단자의 일부를 노출시키는 공정과,
    상기 기판의 이면 측에 상기 접속 단자를 통해 반도체 칩을 실장하는 공정과,
    상기 기판 상에 실장된 상기 반도체 칩을 밀봉재에 의해 밀봉하는 공정과,
    상기 기판을 각 전자 회로의 형성 영역마다 절단하여, 복수의 반도체 장치로 분할하는 공정
    을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 기판의 절단 공정에서, 해당 절단을 상기 기판의 능동면 측으로부터 실행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 기판의 절단 공정에서, 상기 밀봉재를 지지재로 하여 상기 기판을 다이 싱하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 기판의 절단 공정 전에, 각 반도체 장치를 일괄해서 검사하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 반도체 칩의 실장 공정 전에, 상기 능동면에 형성된 각 전자 회로를 검사하는 공정을 구비하고,
    상기 반도체 칩의 실장 공정에서는, 상기 전자 회로의 검사 공정에서 양품으로 된 전자 회로에 대해서만 상기 반도체 칩을 실장하는 것
    을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 반도체 칩의 실장 공정에서는, 상기 전자 회로의 검사 공정에서 양품으로 되지 않았던 전자 회로에 대하여 더미 칩을 실장하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 기판의 이면 측에 실장하는 반도체 칩이 관통 전극을 갖고,
    상기 반도체 칩의 실장 공정에서는, 복수의 반도체 칩이 그 관통 전극을 통해 적층되는 것
    을 특징으로 하는 반도체 장치의 제조 방법.
  8. 청구항 1에 기재된 방법에 의해 제조된 것을 특징으로 하는 반도체 장치.
  9. 청구항 8에 기재된 반도체 장치를 구비하는 것을 특징으로 하는 회로 기판.
  10. 청구항 8에 기재된 반도체 장치를 구비하는 것을 특징으로 하는 전자기기.
KR1020040106835A 2003-12-18 2004-12-16 반도체 장치의 제조 방법, 반도체 장치, 회로 기판 및전자기기 Expired - Fee Related KR100594669B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003420807A JP3821125B2 (ja) 2003-12-18 2003-12-18 半導体装置の製造方法、半導体装置、回路基板、電子機器
JPJP-P-2003-00420807 2003-12-18

Publications (2)

Publication Number Publication Date
KR20050061357A KR20050061357A (ko) 2005-06-22
KR100594669B1 true KR100594669B1 (ko) 2006-06-30

Family

ID=34675253

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040106835A Expired - Fee Related KR100594669B1 (ko) 2003-12-18 2004-12-16 반도체 장치의 제조 방법, 반도체 장치, 회로 기판 및전자기기

Country Status (5)

Country Link
US (1) US7109060B2 (ko)
JP (1) JP3821125B2 (ko)
KR (1) KR100594669B1 (ko)
CN (1) CN1333434C (ko)
TW (1) TWI251314B (ko)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1282246C (zh) * 2003-09-01 2006-10-25 上海宏力半导体制造有限公司 可阻断寄生损失电流的高功率射频集成电路及其制造方法
US7109068B2 (en) * 2004-08-31 2006-09-19 Micron Technology, Inc. Through-substrate interconnect fabrication methods
JP4795677B2 (ja) * 2004-12-02 2011-10-19 ルネサスエレクトロニクス株式会社 半導体装置およびそれを用いた半導体モジュール、ならびに半導体装置の製造方法
JP4983049B2 (ja) * 2005-06-24 2012-07-25 セイコーエプソン株式会社 半導体装置および電子機器
KR100617941B1 (ko) * 2005-07-18 2006-08-30 삼성전자주식회사 두 개 이상의 집적회로 칩으로 이루어지는 복합 칩 및 이를이용한 반도체 패키지
US7429529B2 (en) * 2005-08-05 2008-09-30 Farnworth Warren M Methods of forming through-wafer interconnects and structures resulting therefrom
US8308053B2 (en) * 2005-08-31 2012-11-13 Micron Technology, Inc. Microfeature workpieces having alloyed conductive structures, and associated methods
US7517798B2 (en) 2005-09-01 2009-04-14 Micron Technology, Inc. Methods for forming through-wafer interconnects and structures resulting therefrom
EP1818987B1 (de) * 2006-02-10 2011-12-07 ELMOS Semiconductor AG Halbleiterbauelementanordnung
CN100447981C (zh) * 2006-06-17 2008-12-31 铜陵三佳科技股份有限公司 表面贴装类集成电路产品的分离方法及其模具
US7405139B2 (en) * 2006-08-03 2008-07-29 International Business Machines Corporation Prevention of backside cracks in semiconductor chips or wafers using backside film or backside wet etch
JP5103861B2 (ja) * 2006-10-13 2012-12-19 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法、回路基板および電子機器
KR100843213B1 (ko) * 2006-12-05 2008-07-02 삼성전자주식회사 메모리 칩과 프로세서 칩이 스크라이브 영역에 배열된관통전극을 통해 연결된 다중 입출력 반도체 칩 패키지 및그 제조방법
KR100838491B1 (ko) * 2006-12-27 2008-06-16 동부일렉트로닉스 주식회사 반도체 소자 제조방법
JP2009049051A (ja) 2007-08-14 2009-03-05 Elpida Memory Inc 半導体基板の接合方法及びそれにより製造された積層体
JP5588601B2 (ja) * 2008-05-14 2014-09-10 ローム株式会社 半導体装置の製造方法
US8501587B2 (en) * 2009-01-13 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked integrated chips and methods of fabrication thereof
US7884016B2 (en) * 2009-02-12 2011-02-08 Asm International, N.V. Liner materials and related processes for 3-D integration
KR20100109241A (ko) 2009-03-31 2010-10-08 삼성전자주식회사 칩 적층 패키지 및 그 제조방법
JP5984394B2 (ja) * 2010-01-15 2016-09-06 東レエンジニアリング株式会社 ３次元実装方法および装置
JP2012231096A (ja) * 2011-04-27 2012-11-22 Elpida Memory Inc 半導体装置及びその製造方法
KR101784507B1 (ko) * 2011-12-14 2017-10-12 에스케이하이닉스 주식회사 반도체 적층 패키지 및 제조 방법, 이를 포함하는 전자 시스템
KR20130130524A (ko) * 2012-05-22 2013-12-02 삼성전자주식회사 비아 패드를 갖는 반도체 소자
US20140151095A1 (en) * 2012-12-05 2014-06-05 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method for manufacturing the same
JP2013168679A (ja) * 2013-05-27 2013-08-29 Ebara Corp 導電材料構造体の形成方法
US9659851B2 (en) * 2014-02-07 2017-05-23 Marvell World Trade Ltd. Method and apparatus for improving the reliability of a connection to a via in a substrate
US9385080B2 (en) * 2014-08-15 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming the same
US10141251B2 (en) * 2014-12-23 2018-11-27 General Electric Company Electronic packages with pre-defined via patterns and methods of making and using the same
CN109037259B (zh) * 2018-09-21 2023-12-12 苏州晶方半导体科技股份有限公司 一种影像传感芯片的封装结构及其封装方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2944449B2 (ja) * 1995-02-24 1999-09-06 日本電気株式会社 半導体パッケージとその製造方法
US6002177A (en) * 1995-12-27 1999-12-14 International Business Machines Corporation High density integrated circuit packaging with chip stacking and via interconnections
KR100447035B1 (ko) * 1996-11-21 2004-09-07 가부시키가이샤 히타치세이사쿠쇼 반도체 장치의 제조방법
US6020629A (en) * 1998-06-05 2000-02-01 Micron Technology, Inc. Stacked semiconductor package and method of fabrication
US6313521B1 (en) * 1998-11-04 2001-11-06 Nec Corporation Semiconductor device and method of manufacturing the same
JP3951091B2 (ja) * 2000-08-04 2007-08-01 セイコーエプソン株式会社 半導体装置の製造方法
JP4447143B2 (ja) * 2000-10-11 2010-04-07 新光電気工業株式会社 半導体装置及びその製造方法
JP2003023138A (ja) * 2001-07-10 2003-01-24 Toshiba Corp メモリチップ及びこれを用いたｃｏｃデバイス、並びに、これらの製造方法
US6977440B2 (en) * 2001-10-09 2005-12-20 Tessera, Inc. Stacked packages

Also Published As

Publication number Publication date
CN1638020A (zh) 2005-07-13
TW200527612A (en) 2005-08-16
US7109060B2 (en) 2006-09-19
JP3821125B2 (ja) 2006-09-13
JP2005183580A (ja) 2005-07-07
US20050136568A1 (en) 2005-06-23
KR20050061357A (ko) 2005-06-22
TWI251314B (en) 2006-03-11
CN1333434C (zh) 2007-08-22

Similar Documents

Publication Publication Date Title
KR100594669B1 (ko) 반도체 장치의 제조 방법, 반도체 장치, 회로 기판 및전자기기
CN107026092B (zh) 制造指纹扫描器的方法以及半导体装置
CN100573854C (zh) 半导体装置、电路基板以及电子设备
KR100665449B1 (ko) 반도체 장치의 제조 방법, 반도체 장치, 적층 반도체 장치,회로 기판, 및 전자 기기
CN100428465C (zh) 半导体装置及其制造方法、电路基板、以及电子仪器
JP3972846B2 (ja) 半導体装置の製造方法
KR100621438B1 (ko) 감광성 폴리머를 이용한 적층 칩 패키지 및 그의 제조 방법
KR101191492B1 (ko) 반도체 장치 및 그 제조 방법
KR101157726B1 (ko) 극박 적층 칩 패키징
KR20040002599A (ko) 반도체 장치의 제조 방법
KR20060088518A (ko) 반도체 장치 및 그 제조 방법
CN101335280A (zh) 影像感测元件封装体及其制作方法
KR20080055762A (ko) 반도체 장치 및 그 제조 방법
KR20090131258A (ko) 반도체 장치 및 반도체 장치의 제조 방법
JP2009033153A (ja) 半導体素子パッケージ用の相互接続構造およびその方法
JP5766213B2 (ja) 結合強度を向上させるためのダイの表面処理
JP4155154B2 (ja) 半導体装置、回路基板、及び電子機器
JP4165256B2 (ja) 半導体装置の製造方法、半導体装置、及び電子機器
JP4063277B2 (ja) 半導体装置の製造方法
US20050179120A1 (en) Process for producing semiconductor device, semiconductor device, circuit board and electronic equipment
JP2004153260A (ja) 半導体装置及びその製造方法
JP4509486B2 (ja) 半導体装置の製造方法、半導体装置、及び電子機器
JP2006041218A (ja) 半導体装置の製造方法、半導体装置、及び電子機器
JP4175241B2 (ja) 半導体装置の製造方法
JP2005125468A (ja) 突起物の研磨方法、半導体装置の製造方法、並びに半導体装置、回路基板、及び電子機器

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20041216

PA0201 Request for examination
PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20060426

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20060621

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20060620

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20090609

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20100610

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20110527

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20120531

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20130531

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20140530

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20150601

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20150601

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20160531

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20160531

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20190530

Year of fee payment: 14

PR1001 Payment of annual fee

Payment date: 20190530

Start annual number: 14

End annual number: 14

PR1001 Payment of annual fee

Payment date: 20200529

Start annual number: 15

End annual number: 15

PR1001 Payment of annual fee

Payment date: 20220525

Start annual number: 17

End annual number: 17

PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20250402