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JP2944449B2 - 半導体パッケージとその製造方法 - Google Patents

半導体パッケージとその製造方法

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JP2944449B2
JP2944449B2 JP7036664A JP3666495A JP2944449B2 JP 2944449 B2 JP2944449 B2 JP 2944449B2 JP 7036664 A JP7036664 A JP 7036664A JP 3666495 A JP3666495 A JP 3666495A JP 2944449 B2 JP2944449 B2 JP 2944449B2
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JP
Japan
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carrier
semiconductor package
package according
conductor
hole
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JP7036664A
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English (en)
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JPH08236694A (ja
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直治 仙波
勇三 嶋田
和明 内海
健市 得能
郁志 森▲崎▼
明裕 銅谷
學 盆子原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
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Priority to US08/604,115 priority patent/US6188127B1/en
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Priority to TW085102110A priority patent/TW312844B/zh
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＬＳＩチップを実装す
るパッケージ構造および製造方法に関するものであり、
特に三次元的にＬＳＩチップを重ね合わせた高密度なス
タックモジュール構造に最適な素子構造と製造方法に関
するものである。
【０００２】
【従来の技術】従来のスタックモジュールの半導体パッ
ケージは、ＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔ
ｌｉｎｅ Ｐａｃｋａｇｅ）などのモールドパッケージ
を積み重ねて、周辺のリードを用いて上下を接続させた
構造となっている。
【０００３】また、ＬＳＩチップを直接重ね合わせたス
タックモジュールがあるが、この場合接続をワイヤボン
ディングしており、そのためチップの端面を加工してボ
ンディング出来るような構造になっている。積層された
チップは、キャリア基板の上に実装されており各チップ
からワイヤでキャリア基板に接続されている。
【０００４】ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ
Ｂｏｎｄｉｎｇ）接続されたチップを重ねてスタックモ
ジュール化したものもある。この場合、ＴＡＢリードを
曲げて多段に積み重ね、各リードをキャリア基板に接続
している。また、リードフレームのアイランド部にＴＡ
Ｂ接続された半導体素子を多段に接続し、全体を樹脂封
止してＱＦＰパッケージとする方法もある。
【０００５】さらに、スタックモジュールの半導体パッ
ケージの一例が特開昭６１−１０１０６７号公報に開示
されている。これを図１２に示す。これによれば、ＩＣ
搭載用電極３２、チップキャリア接続用電極３３等が形
成されたキャビティ付きセラミックパッケージに、メモ
リーＩＣ３４をマウントして金属細線を用いてメモリー
ＩＣ３４とＩＣ電極３２に電気的に接続し、その後樹脂
封止し、キャリア基板外壁にチップの電極を外部に導出
するための電極パターンを有する複数のキャリアを重ね
合わせ、電極パターン相互間を電気的に接続したメモリ
モジュール構造をとっている。この場合、チップ接続は
ワイヤボンディングで行われておりキャリア間の接続は
キャリア容器の外壁面を利用して行われている。
【０００６】また、特開平２−３１０９５７号公報に開
示された例を図１３に示す。これは、通常のモールドパ
ッケージの両側面、上下面にリード３７を形成した構造
の半導体装置を製造し、次にリード３７によって半導体
装置を多段に接続した構造となっている。
【０００７】その他では、リソグラフィー、酸化、メタ
ル形成技術等を用いて半導体素子の端面に、多段接続用
のメタルを形成して多段接続する方法、メモリー半導体
素子をマルチチップで実装したＱＦＰパッケージを製造
し、このＱＦＰパッケージのリードを用いて多段接続す
る方法、通常のＩＣパッケージとサブおよびマザーボー
ドによって多段接続する方法等がある。
【０００８】
【発明が解決しようとする課題】このような従来技術の
スタックモジュールの半導体パッケージでは、次のよう
な欠点を有する。
【０００９】モールドパッケージの積み重ね構造では、
各パッケージの厚みが厚く全体のモジュールが極めて厚
くなってしまう。またチップの接続をワイヤボンディン
グで行っておりモールドされた形状が大きくなり、小型
化に対する大きな障壁になっている。
【００１０】チップを直接積み重ねた構造では、１チッ
プ毎にボンディング実装しなければならず作業時間が長
くなり、製造コストも高くなる。またベアチップをスタ
ックするためモジュールが出来上がるまで各チップの検
査選別が出来ないという欠点があった。さらに、ワイヤ
ボンディングのためにチップ端部を加工しなければなら
ず、この点においても不利であった。
【００１１】また、ＴＡＢチップを重ねた構造では検査
選別がＴＡＢチップレベルで行える利点があるが、１チ
ップ毎の実装でありコスト的にも高くなってしまう。ま
た形状も大きくなる欠点があった。また、多段接続した
ときの高さが通常のＱＦＰパッケージよりも大きくな
る。従って実装密度を高くすることはできない。また、
ＴＡＢであるため、実装、その他のハンドリングが難し
い。
【００１２】リードフレームのアイランド部にＴＡＢ接
続した半導体素子を多段に接続し、全体を樹脂封止して
ＱＦＰパッケージとする方法は高価であるとともにＴＡ
Ｂ接続するために、半導体素子の強度が必要である。そ
のためある厚さを確保することになる。薄くしても約
０．３mm程度であり、全体のＱＦＰパッケージの厚さを
薄くすることは不可能である。
【００１３】さらに、図１２に示したキャリア容器に入
れた構造のモジュールでは、同様にワイヤボンディング
で接続されており、また外壁面を利用して各キャリア容
器が接続されているため形状が大きくなるとともに配線
長も長くなってしまうという欠点があった。加えて、多
段接続する前の個々の半導体装置に用いているチップキ
ャリアの高さが、半導体素子厚さの数倍以上になってお
り非常に厚いため、高密度実装に適さず、かつ個々の半
導体装置を多段に接続するため、更に実装密度が下がる
ことになってしまう。
【００１４】図１３に示した例でも、モールド樹脂の中
に半導体素子を傾斜させて内蔵させているため、半導体
素子厚とリードフレームの厚さを合わせた厚さの数倍の
モールド厚さとなっているため、前述と同様に高密度実
装ができない。更に、これを多段に接続するため、更に
実装密度が下がることになる。
【００１５】リソグラフィー、酸化、メタル形成技術等
を用いて半導体素子の端面に多段接続用のメタルを形成
する方法は、技術的な難易度が高く、また、莫大な設備
投資が必要となる。
【００１６】メモリーの半導体素子をマルチチップで実
装したＱＦＰパッケージを製造し、リードを用いて多段
接続する方法は個々のＱＦＰパッケージの厚さが半導体
素子の厚さの数倍と厚くなってしまうため高密度実装に
は適さない。更に多段接続するために実装密度が下がる
ことになる。
【００１７】通常のＩＣパッケージとサブおよびマザー
ボードによって、多段接続する方法ではＩＣパッケージ
の厚さは従来のものとかわらず、これを多段接続するの
みであるため実装密度の向上は得られない。更に、サブ
およびマザーボードが入ってくるため実装密度は低下さ
れてしまう。
【００１８】以上述べたように従来技術では実装密度を
向上させることができない。また、莫大な設備投資が必
要、技術的な難易度が高い、高コストである等の色々な
問題点を有している。
【００１９】本発明の目的は、上記問題点を除去せしめ
てワイヤボンディング方式、ＴＡＢ方式を採用しない
で、配線長の極めて短い電気特性の良好な小型、薄型で
高密度で、しかも低コスト、高信頼性のスタックモジュ
ール半導体パッケージの構造および製造方法を提供する
ことにある。
【００２０】
【課題を解決するための手段】本発明はキャリアが単数
もしくは複数個積層された構造よりなる半導体パッケー
ジであって、前記キャリアの内部に設けられたスルーホ
ールと、少なくともキャリアの表面に形成された配線導
体とスルーホールに接続する配線導体とよりなる導体パ
ターンと、キャリアの前記導体パターンを有する表面に
形成され該スルーホールと電気的に接続されたインナー
ボンディング用のパッドと、該インナーボンディング用
のパッドによって前記導体パターンと接続されキャリア
に固定されたＬＳＩチップと、該スルーホールと電気的
に接続され、他のキャリアのスルーホールと接続するこ
とによりキャリアを多段に接続するためのバンプ状端子
（以下、接続用バンプ状端子という）を有し、かつキャ
リアを複数個積層する場合には前記スルーホール部に設
けられた接続用バンプ状端子により三次元的に接続され
ていることを特徴としている。ここで導体パターンと
は、キャリアの表面に形成された配線導体とスルーホー
ルに接続する配線導体とよりなる。表面に形成された配
線導体はキャリアに搭載されるＬＳＩチップと電気的な
接続が取られ、これがスルーホールに接続する配線導体
と接続されることによって複数のキャリアが電気的に接
続されることとなる。
【００２１】ここでスルーホールはキャリア内部でも、
端面にあっても良い。インナーボンディング用のパッド
としてはバンプを用いることが好適であるが、導電性の
樹脂、異方性導電樹脂等を用いることも可能である。バ
ンプを用いる場合には原則としてＬＳＩチップはフェー
スダウンでマウントされる。また、放熱効果を向上させ
るために、個々のキャリアとＬＳＩチップとの間に放熱
板、もしくは導電パターンを有した構造でもよい。又、
キャリアにコンデンサが内蔵されていると、電気的な設
計の自由度を増加させることができるため、高機能の半
導体装置を得ることができる。
【００２２】キャリアとしては、プリント基板やセラミ
ック焼結体からなるキャリア基板の表裏面および内部に
Ａｇ、Ａｕ、Ｃｕ、Ａｇ−Ｐｄ、Ｍｏ、Ｗ等を主成分と
した導体パターンが形成された多層基板や、フレキシブ
ルキャリアフィルムの表裏面および内部に導体パターン
が形成された配線フィルム等が好適に用いられる。すな
わち、セラミックキャリアを用いることで、チップとの
バンプ接続においてバンプの材質として高融点ろう材を
利用できること、キャリア基板の平坦性、耐湿性が極め
て高い半導体パッケージが得られる。なお、キャリアを
広げることにより、高熱伝導材料であれば放熱フィンと
しての役割を兼ねることが可能となるためキャリアフィ
ルムを用いることによって、チップから発生する熱を効
率的に放散でき、電気的にも特性インピーダンス整合が
可能でノイズを抑えた高性能な半導体パッケージが得ら
れる。またプリント基板を用いれば低コスト化が図れ
る。これらキャリアは小型化を図る面からキャビティを
有しているものがさらに好ましい。
【００２３】ろう材としては、Ｐｂ−Ｓｎ系、Ｓｎ−Ａ
ｇ系、Ｓｎ−Ｚｎ系、Ａｕ−Ｓｎ系、Ａｕ、Ｉｎ等を主
成分としたろう材が用いられる。
【００２４】またその製造方法としては、キャリアとＬ
ＳＩチップをバンプを介してろう付けする工程と、バン
プの形成された基板とチップとの間に封止用樹脂を注入
する工程と、封止された基板上に取り付けられたチップ
を所望の薄さにするために研磨、研削、サーフェースグ
ラインダー、エッチングのいずれかを行う工程と、実装
されたキャリア基板の複数個を重ね合わせてバンプを介
してろう付けする工程から成ることを特徴としている。
ここで、研磨の前に封止用樹脂を注入することによって
ＬＳＩチップの研磨による歪みを防止することができ、
全体の小型化が図れる。
【００２５】
【実施例】
（実施例１）以下本発明の実施例について図面を参照し
て詳細に説明する。図１は本発明のスタックモジュール
の半導体パッケージの構造を示す実施例の説明図であ
る。図２にその製造工程を示す。１はＬＳＩチップであ
り形状は４．５mm×１２．０mm、Ｉ／Ｏ端子は２６端子
の４Ｍ−ＤＲＡＭチップを用いた。２はセラミックキャ
リア基板であり本実施例では厚さ１５０μm のガラスセ
ラミックス基板を用いた。この基板は外形５．０mm×１
３．４mmで、ＬＳＩチップの実装される面と内部にＡｇ
−Ｐｄ系の導体ペーストで配線導体３が形成されてい
る。またキャリア基板をスタックして電気的に接続する
部分にスルーホール５が設けられており、キャリア基板
の表裏面を導体により接続している。４はＬＳＩチップ
とキャリア基板を接続するためのバンプでありＰｂ−Ｓ
ｎ系のはんだにより形成されている。本接続において
は、まずチップにバンプを形成して、次にセラミックキ
ャリア基板２上のパッドにはんだペーストを印刷し、チ
ップをセットして２３０℃の温度ではんだリフロして接
続した（図２（ａ））。また、キャリアにはコンデンサ
１０が内蔵されている。
【００２６】次に接続部とＬＳＩチップ１の信頼性を高
めるため液状の封止樹脂６としてエポキシ樹脂を注入し
硬化させて封止した（図２（ｂ））。ここで用いたチッ
プ１は、０．６mm厚のシリコンウェハから得たものであ
り研磨工程で０．１mmにまで薄くした（図２（ｃ））。
ここで研磨工程としては研削、研磨、サーフェースグラ
インダー、エッチング法等、いずれの方法でも良い。
【００２７】次に薄く研磨したチップ１が実装されたキ
ャリア基板２を４枚重ね合わせてバンプ７を介して電気
的に接続した。バンプ７は１５０μm 径のＣｕボールに
Ｐｂ−Ｓｎ系のはんだをコーティングしたものである。
接続は次のような方法で行った。キャリア基板上のパッ
ドにはんだペーストを印刷形成後、はんだコーティング
したＣｕボールを配列し熱処理してはんだ溶融しバンプ
を形成する（図２（ｄ））。バンプ形成された各キャリ
ア基板のバンプ部と反対側の面に形成されているパッド
へ同様にはんだペーストを印刷し、各キャリア基板を積
み重ね、熱処理することにより４個の基板を接続し、モ
ジュール化した（図２（ｅ））。本実施例では、４個の
４Ｍ−ＤＲＡＭを重ねてモジュール化しているので１６
Ｍ−ＤＲＡＭが得られることになる。モジュール化は所
望の厚さにできるので個々の半導体装置の厚さは例えば
０．１〜０．３mmと非常に薄くできる。
【００２８】この実施例によって得られたパッケージに
おいては、キャリア基板２の反りは２０μm 以下に抑え
られており平面性は良好である。基板２上の接続部は、
はんだぬれ性を十分に行うためＡｇ−Ｐｄ系導体の上に
ＮｉおよびＡｕのメッキが施されている。
【００２９】ここで用いたセラミックキャリア基板２の
材質は、ホウケイ酸鉛系のガラスセラミックスである
が、ホウケイ酸系、ステアタイト、フォルステライト、
コーディエライト、ムライト等の絶縁性を有するガラス
セラミックスやアルミナ、ムライト、窒化アルミ、窒化
シリコン等のセラミックスであっても可能である。キャ
リア基板２に高強度の性質を持ったセラミック材料を用
いることにより、一連の組立プロセスにおいてキャリア
の変形はほとんど発生せず作業性、信頼性の高い半導体
パッケージを実現することが出来る。
【００３０】ろう材としてはＰｂ−Ｓｎ系以外に、Ｓｎ
−Ａｇ系、Ｓｎ−Ｚｎ系、Ａｕ−Ｓｎ系、Ａｕ、Ｉｎ等
を主成分にしたろう材も使用することが出来た。これら
の場合、各材料の溶融温度が異なっているため、ろう材
の組み合わせや処理温度等の条件をそれぞれ設定しなけ
ればならない。
【００３１】またバンプについてはろう材に用いた材料
を利用することも可能であるが、Ｃｕ核のボールやＡ
ｇ、Ｎｉ、Ｆｅ等の金属核ボールを用いても形成でき
る。またバンプの代わりに図１（ｂ）、（ｃ）に示した
ような導体ピンを用いてもよい。
【００３２】さらに、導電性接着剤を用いてチップとキ
ャリアとの接続およびキャリアとキャリアとの接続を行
うことも可能であり、その場合Ａｇ、Ｃｕ、Ａｕ等の導
電性金属粒子を含んだエポキシ系樹脂などを用いること
が出来る。
【００３３】なお、図１（ａ）において高熱伝導性を有
するアルミナ、ガラスセラミック、窒化アルミ等を用い
る場合にキャリアを図で横方向に長く設計することで、
冷却用のフィンとして使用することも可能となる。
【００３４】（実施例２）実施例１と同様にして、但し
セラミックキャリア基板２のかわりにキャリアフィルム
法を用いた例を示す。ここで、キャリアフィルムは厚さ
１００μm 、外形５．０mm×１３．４mmのポリイミドフ
ィルムを用い、ＬＳＩチップの実装される面にはＣｕの
配線導体３を形成した。
【００３５】薄く研磨したチップが実装されたキャリア
フィルムを４枚重ね合わせてバンプ７を介して電気的に
接続する際には、バンプ７としては１５０μm 径のＣｕ
ボールにＰｂ−Ｓｎ系のはんだをコーティングしたもの
を用い、キャリアフィルムの表裏面のパッドにはんだペ
ーストを印刷形成後、はんだコーティングしたＣｕボー
ルを配列し、次に各キャリアフィルムを積み重ね、熱処
理することによりはんだ溶融して４個のフィルムを接続
し、モジュール化した。キャリアフィルム上の接続部
は、はんだぬれ性を十分に行うためＣｕ導体の上にＮｉ
およびＡｕのメッキを施した。
【００３６】（実施例３）図３（ａ）は、本発明の他の
構造を示す実施例の説明図であり、１個のキャリアを示
したものである。ここでは、キャリア基板１個について
示したが、半導体パッケージとして複数個重ね合わせた
ものとしても良いことは言うまでもない。キャリアの材
質はアルミナを用い、厚みは１００μm で、配線導体に
はＭｏを用いた。本キャリアにはＬＳＩチップを収納す
るためのキャビティ２１が形成されている。チップを接
続するためのバンプとしてはＡｕ−Ｓｎ系ろう材を用
い、キャリア基板間の接続にはＳｎ−Ｚｎ系ろう材を用
いた。
【００３７】（実施例４）図３（ｂ）に、実施例３と同
様に、但しキャリアフィルムを用いた例を示す。ここで
配線導体にはＣｕを用い、キャビティ部のフィルム厚み
は１００μm 、周辺部のフィルム厚みは２５０μm とし
た。
【００３８】実施例３、４で示したキャビティを有する
構造にすることによりスタック時の取り扱いが容易にな
り、チップの保護の点からも効果があり信頼性の高い半
導体パッケージを提供できた。
【００３９】なお、図３（ｃ），（ｄ）のように非導電
性樹脂を用い、キャリアを一個ずつ、もしくは積層する
個数を一括で圧接接合させて半導体パッケージを製造す
ることもできる。このような非導電性樹脂を用い、マザ
ーボードに接続するためのキャリア接続用バンプ以外の
部分を樹脂封止することで、耐湿性の向上も図れる。な
おこのような非導電性樹脂は、本実施例のようにキャビ
ティ部が無いものにも適用することが可能であることは
言うまでもない。
【００４０】（実施例５） 図４は本発明の実施例５を示す断面図である。図５にそ
の製造フローを示す。この実施例の実施例１、２との相
違点はキャリアにキャビティが設けられている点であ
る。
【００４１】キャビティが形成されているキャリア２に
メタル或いはバンプ４が付いたＬＳＩチップ１をフェー
スダウン接続して、ＬＳＩチップ１の電極とキャリア２
の電極を電気的に接続する（図５（ａ））。次に樹脂６
で封止する（図５（ｂ））。更にＬＳＩチップ１裏面か
ら研削、研磨、サーフェースグラインダー、エッチング
法等によって約０．１〜０．３mmの厚さに形成する（図
５（ｃ））。端面スルーホール５′を用いてメタル、導
電性樹脂等によって多段接続する（図５（ｄ））。
【００４２】このような方法により、例えば４段接続し
た場合、全体の厚さは約０．４−１．２mmとなる。これ
は従来の一番薄いパッケージとして知られるＴＳＯＰの
１．０mmと同等の厚さであるが、実装密度を考慮した場
合には約４倍になり高密度実装に適した多段接続の半導
体装置となる。
【００４３】（実施例６）図６は、本発明の他の構造を
示す実施例の説明図である。ここでは、キャリア基板１
個について示したが、半導体パッケージとしては複数個
重ね合わせたものとなる。
【００４４】図６では、ＬＳＩチップ１はフェースダウ
ンでバンプ４を介してセラミックキャリア基板２の導体
パッドにボンディングされている。セラミック基板２の
厚みは、２００μm であった。高速化、高密度化に伴っ
てＬＳＩチップ１から発生する熱を逃さねばならないこ
とや特性インピーダンスを整合しなければならないとい
う要求に対して、キャリア基板２のチップ実装面と反対
側の面に導体１１を形成した構造となっている。導体層
は導電性の放熱板でもよく、この時導体層はＧＮＤに接
続されていてもよい。導体材料１１としてはＷを用いた
が、Ａｇ、Ａｕ、Ｃｕ、Ａｇ−Ｐｄ、Ｍｏ等を主成分と
した金属を用いても目的を満足することが出来る。
【００４５】本実施例においては、セラミックキャリア
の材質として窒化アルミを用いたが、実施例１で示した
ように他のガラスセラミックスやセラミックスを用いて
も可能である。なお３の配線導体にはＷ系導体を用い、
４のバンプにはＡｇ核にＳｎ−Ａｇ系ろう材をコーティ
ングしたもの、また６のバンプにはＡｕを用いた。
【００４６】（実施例７）実施例６と同様に、但しセラ
ミックキャリア基板のかわりにポリイミドからなる５０
μm 厚のキャリアフィルムを用いた例を図７に示す。
【００４７】発生する熱を逃がすために、本実施例では
キャリアフィルムのチップ実装面と反対側の面に放熱板
９を形成した構造をとっている。この放熱板９は熱の放
散以外に特性インピーダンスを整合させる目的にも利用
でき、電気的なノイズを低減する効果も期待できる。放
熱板として用いる導体層は、ベタあるいはメッシュ状等
のパターンを形成してもよい。放熱板９の材料としては
銅板を用いたが、ニッケル、ステンレス、タングステ
ン、アルミニウム、モリブデン等の金属板を用いても目
的を満足させることが出来る。また、図７（ｂ）、図７
（ｃ）に示したように、所望の厚さに形成した個々のＬ
ＳＩチップ１の裏面に放熱板９をメタル或いは高熱伝導
性樹脂で接着した構造でもよい。
【００４８】本実施例においても配線導体３にはＣｕ導
体を用いたが、バンプ７にはＡｇ核にＳｎ−Ａｇ系ろう
材をコーティングしたもの、またバンプ４にはＡｕを用
いた。なおバンプ７を取り付けるパッド部には、Ｃｕ導
体の上にＮｉおよびＡｕのメッキを形成した。
【００４９】（実施例８）実施例６、７で説明したよう
な放熱効果を有するキャリアをスタックした例を図８に
示す。図８（ｂ）で示したように、放熱板９を長くする
ことで放熱効果の向上が期待できる。また、放熱板９は
厚いほど放熱効果が向上するため、ＬＳＩチップ１と隣
接するキャリア２との間隔が０となることが好ましい。
また、この間隔が０でなくても熱伝導性の良いコンパウ
ンドやシリコンラバーもしくはオイル等を入れても良
い。
【００５０】なお、図８では放熱板をＬＳＩチップ裏側
に密着している図を示したが、キャリアの裏側に密着し
ていても良いことは言うまでもない。
【００５１】（実施例９）図９は本発明の実施例９を示
す断面図である。放熱板９が付いた個々のＬＳＩチップ
１を多段接続し、マザーボード１２に実装した例であ
る。このとき放熱板９の面と、キャリア２の裏面間は図
９（ａ）のようにメタル、高熱伝導性樹脂によって固着
されている構造となっていても、図９（ｂ）のようにバ
ンプで接続された構造でも良い。このような構造により
高密度で高放熱の半導体パッケージができる。
【００５２】（実施例１０）図１０は本発明の実施例１
０を示す断面図である。最上層のセラミック基板２上に
形成した電極２２の表面を片面に粘着層を有するポリイ
ミド型シート等の絶縁物１６を貼り付けてカバーする。
電極１５上が絶縁物でカバーされているため隣接する電
極１５上に導電性の異物が付着してもショート不良が発
生しない。またモジュールを基板上に実装後、必要に応
じて絶縁物１６を剥がすことにより、この電極２２はモ
ジュールのテストパッドとして使用することが可能であ
る。
【００５３】（実施例１１）図１１は本発明の実施例１
１を示す図である。図１１（ａ）ではキャリア接続用の
スルーホール５以外に微細ピッチスルーホール１７を有
する構造で、この微細スルーホール１７は各々がスルー
ホール接続用導体１８で接続されており、全てＧＮＤ端
子１９と接続されている。また、図１１（ｂ）ではキャ
リア２の周辺端面に導体層２０が形成され、これがＧＮ
Ｄ端子１９と接続されている。このような構造をとるこ
とにより導体でＬＳＩを囲むことが可能になり、ＬＳＩ
間の相互干渉を防止することが可能となる。
【００５４】（実施例１２）上記実施例以外の製造方法
について説明する。
【００５５】図２および図５に示す各キャリア２が、多
数個形成されている多数個取り基板に、ＬＳＩチップ１
を多数個バンプ接続し、次に、この多数個搭載されたＬ
ＳＩチップ１と多数個取り基板の個々の間に、封止樹脂
６を注入して封止する。その後、多数個取り基板の状態
でＬＳＩチップ１の裏面から、研磨、研削、サーフェー
スグラインダー、エッチング法等によって所望の厚さに
形成する。
【００５６】多数個取り基板の状態で接続用バンプ７を
半田ボール、半田ペースト印刷、ディスペンス法等によ
り所望の高さのバンプを形成する。
【００５７】次に、多数個取りの中にあって、個々のＬ
ＳＩチップ１からキャリアに引き出されている端子を用
いて、バーインテスト前、バーインテスト、バーインテ
スト後等の電気的特性検査を実施する。尚、本電気的特
性検査は、本工程のみならずＬＳＩチップ１が搭載され
た工程以降であれば、どの工程でも適用できる。その
後、電気的特性検査の完了した多数個取り基板を、所望
の段数位置決めし、重ね合わせる。メタル接続による多
段接続の場合は、リフロー、ウエルド法等で、導電性樹
脂接続による多段接続の場合は、熱硬化、紫外線硬化法
等によって接続する。
【００５８】次にダイシング、レーザー、スクライブ、
チョコブレーク法等によって、個々の多段接続された半
導体装置を得る。
【００５９】尚、チョコブレーク法の場合は、多数個取
り基板製造の段階でブレーク溝を予め基板に形成したも
のを、多数個取り基板として使用する。最後に必要に応
じて最終的な電気的特性検査を実施する。電気的特性検
査は、個々のキャリアの上、下両面に形成されている多
段接続用パッドに、探針、あるいは面接触によって電気
的なコンタクトをとって実施する。
【００６０】なお上記実施例１〜１２ではＬＳＩチップ
としてＤ−ＲＡＭのメモリーチップを用いたが、メモリ
ーチップに限定されるものではなく、マイコン、ゲート
アレイ等のあらゆるＬＳＩチップを用いても同様の半導
体パッケージを実現することが出来る。
【００６１】
【発明の効果】実施例からも明らかなように、本発明の
パッケージ構造および製造方法を採用することにより、
個々のキャリアはもちろん、複数重ね合わせても配線長
の極めて短い電気特性の良好な小型、薄型で高密度なス
タックモジュール半導体パッケージを提供することが出
来る。
【００６２】また、チップを搭載したキャリア基板もし
くはキャリアフィルムを所望の個数一括で同時に重ね合
わせ接続してモジュール化するため作業性に優れ、低コ
スト化が可能である。また、多段接続するそれぞれのキ
ャリアにおいて、回路パターンの一部を、接続、或いは
分離することによって各キャリアにそれぞれ異なった回
路機能を持たせ、それを示す記号、番号等を記載してお
けば、この記号、番号等によって電気回路の組み合わせ
をすることもできる。
【００６３】またＬＳＩチップをセラミック基板もしく
はキャリアフィルムからなるキャリア基板に搭載してい
るため、この単位でチップの検査選別を行うことが可能
であり、良品のみをスタック化出来る。またチップを搭
載したキャリア基板もしくはキャリアフィルムを所望の
個数一括で同時に重ね合わせ接続してモジュール化する
ため作業性に優れ、低コスト化が可能である。また、チ
ップとのバンプ接続においてバンプの材質として高融点
ろう材を利用できる。
【００６４】また熱の放熱性に優れ、特性インピーダン
スを整合したパッケージを提供することが可能である。
【００６５】なお、特にセラミックキャリアを用いるこ
とで、キャリア基板の平坦性、耐湿性が極めて良い等の
効果を有し、さらに組立プロセスにおいてもハンドリン
グ性が良好で、実装基板へのはんだリフローの際もキャ
リア基板の面がフラットに維持されるため、高信頼の接
続が可能である。
【図面の簡単な説明】
【図１】本発明の実施例１、２を説明するための図であ
る。
【図２】本発明の実施例１の製造フローを示す図であ
る。
【図３】本発明の実施例３、４を説明するための図であ
る。
【図４】本発明の実施例５を説明するための図である。
【図５】本発明の実施例５の製造フローを示す図であ
る。
【図６】本発明の実施例６を示す図である。
【図７】本発明の実施例７を示す図である。
【図８】本発明の実施例８を示す図である。
【図９】本発明の実施例９を示す図である。
【図１０】本発明の実施例１０を示す図である。
【図１１】本発明の実施例１１を示す図である。
【図１２】従来の技術を示す図である。
【図１３】従来の技術の第２例を示す図である。
【符号の説明】
１ ＬＳＩチップ ２ キャリア ３ 配線導体 ４ インナーボンディング用バンプ ５ スルーホール ５′ 端面スルーホール ６ 封止樹脂 ７ キャリア接続用バンプ ９ 放熱板 １０ コンデンサ １１ 導体 １２ マザーボード １３ 導体ピン １４ 非導電性樹脂 １５ 電極 １６ 絶縁物 １７ 微細ピッチスルーホール １８ スルーホール接続用導体 １９ ＧＮＤ端子 ２０ 導体層 ２１ キャビティ ３１ セラミック ３２ ＩＣ搭載用電極 ３３ チップキャリア接続用電極 ３４ メモリＩＣ ３５ 封止樹脂 ３６ 半田 ３７ リード ３８ モールド材 ４０ 半導体装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 内海 和明 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 得能 健市 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 森▲崎▼ 郁志 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 銅谷 明裕 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 盆子原 學 東京都港区芝五丁目７番１号 日本電気 株式会社内 (56)参考文献 特開 平５−29534（ＪＰ，Ａ) 特開 平４−290254（ＪＰ，Ａ) 特開 平６−260566（ＪＰ，Ａ) 特開 平２−168662（ＪＰ，Ａ) 特開 平６−275775（ＪＰ，Ａ)

Claims (19)

    (57)【特許請求の範囲】
  1. 【請求項１】キャリアの内部に設けられたスルーホール
    と、少なくともキャリアの表面に形成された配線導体と
    スルーホールに接続する配線導体とよりなる導体パター
    ンと、キャリアの前記導体パターンを有する表面に形成
    され該スルーホールと電気的に接続されたインナーボン
    ディング用のパッドと、該インナーボンディング用のパ
    ッドによって前記導体パターンと接続されキャリアに固
    定されたＬＳＩチップと、該スルーホールと電気的に接
    続され、他のキャリアのスルーホールと接続することに
    よりキャリアを多段に接続するためのバンプ状端子を有
    することを特徴とする半導体パッケージ。
  2. 【請求項２】キャリアが複数個積層された構造よりなる
    半導体パッケージであって、前記キャリアの内部に設け
    られたスルーホールと、少なくともキャリアの表面に形
    成された配線導体とスルーホールに接続する配線導体と
    よりなる導体パターンと、キャリアの前記導体パターン
    を有する表面に形成され該スルーホールと電気的に接続
    されたインナーボンディング用のパッドと、該インナー
    ボンディング用のパッドによって前記導体パターンと接
    続されキャリアに固定されたＬＳＩチップと、該スルー
    ホールと電気的に接続、他のキャリアのスルーホールと
    接続することによりキャリアを多段に接続するためのバ
    ンプ状端子を有し、該バンプ状端子によって複数のキャ
    リアが三次元的に接続されていることを特徴とする半導
    体パッケージ。
  3. 【請求項３】ＬＳＩチップがフェースダウンでマウント
    され、かつインナーボンディング用のパッドが、バンプ
    により形成されていることを特徴とする請求項１または
    ２記載の半導体パッケージ。
  4. 【請求項４】インナーボンディング用のパッドおよびキ
    ャリア接続用バンプの材質として、Ｐｂ−Ｓｎ系、Ｓｎ
    −Ａｇ系、Ｓｎ−Ｚｎ系、Ａｕ−Ｓｎ系、Ａｕ、Ｉｎを
    主成分としたろう材を用いることを特徴とした請求項
    １，２，３のいずれかに記載の半導体パッケージ。
  5. 【請求項５】キャリアもしくはＬＳＩチップと密着して
    いる放熱板、もしくはキャリアに密着した放熱効果を有
    する導体層を有していることを特徴とする請求項１記載
    の半導体パッケージ。
  6. 【請求項６】任意のキャリアに実装されているＬＳＩチ
    ップと、前記任意のキャリアに隣接するキャリアとの間
    に、キャリアもしくはＬＳＩチップと密着している放熱
    板、もしくはキャリアに密着した放熱効果を有する導体
    層を有していることを特徴とする請求項２、３，４のい
    ずれかに記載の半導体パッケージ。
  7. 【請求項７】ＬＳＩチップもしくはキャリアと放熱板と
    の間に、熱伝導性材料を有していることを特徴とする請
    求項６記載の半導体パッケージ。
  8. 【請求項８】導体パターンがＧＮＤと接続されているこ
    とを特徴とする請求項５，６，７のいずれかに記載の半
    導体パッケージ。
  9. 【請求項９】キャリアが、ＬＳＩチップを収納するため
    のキャビティを有していることを特徴とする請求項１〜
    ８のいずれかに記載の半導体パッケージ。
  10. 【請求項１０】キャビティの深さが半導体素子に形成さ
    れたバンプ高さよりも深いことを特徴とする請求項９記
    載の半導体パッケージ。
  11. 【請求項１１】インナー接続された各ＬＳＩチップとキ
    ャリア基板間に樹脂が注入され封止された構造を有する
    ことを特徴とする請求項２〜４または６〜１０のいずれ
    かに記載の半導体パッケージ。
  12. 【請求項１２】キャリアが、コンデンサを内蔵している
    ことを特徴とする請求項１〜１１のいずれかに記載の半
    導体パッケージ。
  13. 【請求項１３】キャリアに内蔵されているコンデンサが
    電気的にＶＣＣ−ＧＮＤ間に接続されていることを特徴
    とする請求項１２記載の半導体パッケージ。
  14. 【請求項１４】キャリアがセラミック焼結体からなるフ
    ィルム状の基板、もしくはフレキシブルフィルム、もし
    くはプリント基板よりなることを特徴とする請求項１〜
    １３のいずれかに記載の半導体パッケージ。
  15. 【請求項１５】最上層部表面に形成された端子電極を絶
    縁物で覆った構造を特徴とする請求項２〜１４のいずれ
    かに記載の半導体パッケージ。
  16. 【請求項１６】キャリアの周辺端面に導体層が形成さ
    れ、この層がＧＮＤと接続されていることを特徴とする
    請求項１〜１５のいずれかに記載の半導体パッケージ。
  17. 【請求項１７】キャリアの周辺部に微細なピッチで整列
    したスルーホールが形成され、これらスルーホー ルが
    全てＧＮＤと接続されていることを特徴とする請求項１
    〜１６のいずれかに記載の半導体パッケージ。
  18. 【請求項１８】セラミックキャリア基板とＬＳＩチップ
    をインナーボンディング用パッドによって接続する第１
    の工程と、基板とチップとの間に封止用樹脂を注入する
    第２の工程と、封止された基板上に取り付けられたチッ
    プを薄膜化する第３の工程と、実装されたキャリア基板
    の複数個を重ね合わせて隣接するキャリア基板のスルー
    ホールをバンプを介してろう付けすることによりスルー
    ホールを電気的に接続すると共にこのバンプによって各
    キャリアを多段に接続する第４の工程から成ることを特
    徴とした半導体パッケージの製造方法。
  19. 【請求項１９】前記第１の工程から第４の工程までをキ
    ャリアが個々に分割されていない多数個取りの状態で行
    った後に電気的特性検査を実施し、その後の最終行程に
    おいてレーザー、スクライブ、ダイシング、チョコブレ
    ーク法より選ばれる方法によって個々に分割して、個々
    の多段接続された半導体パッケージとすることを特徴と
    する請求項１８記載の半導体パッケージの製造方法。
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