[go: up one dir, main page]

KR100593737B1 - 반도체 소자의 배선 방법 및 배선 구조체 - Google Patents

반도체 소자의 배선 방법 및 배선 구조체 Download PDF

Info

Publication number
KR100593737B1
KR100593737B1 KR1020040005520A KR20040005520A KR100593737B1 KR 100593737 B1 KR100593737 B1 KR 100593737B1 KR 1020040005520 A KR1020040005520 A KR 1020040005520A KR 20040005520 A KR20040005520 A KR 20040005520A KR 100593737 B1 KR100593737 B1 KR 100593737B1
Authority
KR
South Korea
Prior art keywords
film
interlayer insulating
layer
antioxidant
capping layer
Prior art date
Application number
KR1020040005520A
Other languages
English (en)
Other versions
KR20050077457A (ko
Inventor
이경우
신홍재
김재학
위영진
이승진
박기관
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040005520A priority Critical patent/KR100593737B1/ko
Priority to US11/028,515 priority patent/US7635645B2/en
Priority to EP05000966.1A priority patent/EP1560264B1/en
Priority to CNB2005100058323A priority patent/CN100349281C/zh
Priority to JP2005020364A priority patent/JP2005217412A/ja
Publication of KR20050077457A publication Critical patent/KR20050077457A/ko
Application granted granted Critical
Publication of KR100593737B1 publication Critical patent/KR100593737B1/ko

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B60—VEHICLES IN GENERAL
    • B60P—VEHICLES ADAPTED FOR LOAD TRANSPORTATION OR TO TRANSPORT, TO CARRY, OR TO COMPRISE SPECIAL LOADS OR OBJECTS
    • B60P7/00—Securing or covering of load on vehicles
    • B60P7/06—Securing of load
    • B60P7/08—Securing to the vehicle floor or sides
    • B60P7/0807—Attachment points
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B60—VEHICLES IN GENERAL
    • B60Y—INDEXING SCHEME RELATING TO ASPECTS CROSS-CUTTING VEHICLE TECHNOLOGY
    • B60Y2200/00—Type of vehicle
    • B60Y2200/10—Road Vehicles
    • B60Y2200/14—Trucks; Load vehicles, Busses
    • B60Y2200/145—Haulage vehicles, trailing trucks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Transportation (AREA)
  • Mechanical Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 소자의 배선 방법 및 배선 구조체를 제공한다. 상기 반도체 소자의 배선방법은 반도체기판 상에 층간절연막을 형성하는 것을 구비하되, 상기 층간절연막은 탄소 도핑된 저유전율막으로 형성한다. 상기 층간절연막 상에 상기 층간절연막의 산화를 방지하기 위한 산화방지막을 형성한다. 상기 산화방지막 상에 산화물 캐핑층을 형성한다. 상기 산화물 캐핑층, 상기 산화방지막 및 상기 층간절연막을 관통하는 비아홀을 형성한다. 상기 비아홀 내에 도전막 패턴을 형성한다.
OSG, undercut, SiCN, oxide capping layer

Description

반도체 소자의 배선 방법 및 배선 구조체{method of forming intercon nection line and interconnection line structure in semiconductor device}
도 1 내지 도 4는 본 발명의 제1 실시예에 의한 반도체 소자의 배선방법을 설명하기 위한 단면도들이다.
도 5 내지 도 11은 본 발명의 제2 실시예에 의한 반도체 소자의 배선방법을 설명하기 위한 단면도들이다.
도 12 및 도 13은 본 발명의 제3 실시예에 의한 반도체 소자의 배선방법을 설명하기 위한 단면도들이다.
도 14a 및 도 14 b는 종래 반도체 소자의 배선방법 및 본 발명의 일실시예에 의한 반도체 소자의 배선방법을 비교설명하기 위한 전자현미경 사진들이다.
* 도면의 주요부분에 대한 설명 *
100 : 반도체기판 104 : 층간절연막
106 : 산화방지막 108 : 산화물 캐핑층
112 : 비아홀 116 : 도전막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 배선방법 및 배선 구조체에 관한 것이다.
반도체 소자의 디자인 룰이 감소함에 따라 상기 반도체 소자를 구성하는 각 구성요소를 전기적으로 연결시켜 회로장치로써 동작시키기 위한 배선의 밀도가 증가하게 되고 선폭은 감소하게 된다. 그 결과, 배선과 배선간 간격의 감소로 인하여 기생 캐패시턴스가 증가하게 되고 배선의 단면적 감소로 인하여 배선 저항이 증가하게 된다. 이러한 배선 저항 및 기생 캐패시턴스의 증가는 회로에 의하여 전달되는 전기적 신호의 흐름을 지체시키는 저항-캐패시턴스 지연(RC delay)을 초래한다. 상기 저항-캐패시턴스 지연은 반도체 소자의 전체적인 동작속도를 감소시키고 전력 소비를 증가시키게 되어 반도체 소자의 고집적화를 위하여는 해결되어야 할 문제이다.
상기 배선 저항을 감소시키기 위한 방안으로는 낮은 비저항을 갖는 도전성 재료를 적용하는 방법이 고려될 수 있으며 이러한 도전성 재료로써 구리는 상기 반도체 소자의 배선 재료로써 적합하다. 구리를 사용하여 반도체 소자의 배선을 형성하는 방법으로는 다마신(damascene) 공정이 적용된다. 상기 다마신 공정은 싱글 다마신(single damascene) 공정과 듀얼 다마신(dual damascene) 공정으로 구분될 수 있다. 이와 관련하여 전형적인 싱글 다마신 공정은 미국 특허 제4,944,836호에 개시되어 있으며 듀얼 다마신 공정은 미국 특허 제4,789,648호에 개시되어 있다. 또한, 희생충진막(sacrificial filling layer)을 적용한 듀얼 다마신 공정이 미국 특허 제6,057,239호에 개시되어 있다.
한편, 상기 기생 캐패시턴스를 감소시키기 위한 방안으로는 상기 배선간의 격리를 위한 층간 절연막(inter layer dielectric) 또는 금속간 절연막(inter metallic dielectric)을 저유전율 물질로 형성할 필요가 있으며 대표적인 저유전율 물질로는 오르가노 실리케이트 글래스(organo silicate glass;OSG)가 있다. 그러나, 상기 저유전율 물질은 종래 반도체 소자의 층간절연막 또는 금속간 절연막으로 사용되던 실리콘 산화막에 비하여 기계적, 화학적으로 취약한 특성을 갖는다. 그 결과, 상기 저유전율 물질을 상기 층간절연막 또는 금속간 절연막으로 사용하여 반도체 소자의 배선을 형성하는 경우 특히, 다마신 공정에 의하는 경우에는 후속공정들 예를 들어, 플라즈마 방식의 건식식각 또는 평탄화 공정중에 상기 저유전율 물질이 열화될 수 있다. 따라서, 후속 공정 중에 상기 저유전율 물질이 열화되는 것을 방지하기 위하여 상기 저유전율 물질 상에 산화물 캐핑층(oxide capping layer)를 형성한다.
그런데, 상기 층간절연막 또는 금속간절연막이 상기 OSG막인 경우에는 상기 OSG막 상에 상기 산화물 캐핑층을 형성하는 동안에 산화제로 사용되는 플라즈마에 의한 반응성 산소에 의하여 상기 OSG막 내의 탄소가 디플리션(depletion)되면서 상기 OSG막의 상부가 산화될 수 있다. 이렇게 OSG막의 상부가 산화되면 산화된 부분의 막의 밀도가 떨어지고 다공질의 특성을 나타내게 된다. 그 결과, 상기 산화물 캐핑층 및 상기 OSG막을 패터닝하여 상기 OSG막 내에 비아홀 또는 트렌치를 형성한 후 습식세정을 수행하는 경우에 상기 비아홀 상부 또는 트렌치 상부의 상기 OSG막 에서 발생하는 언더컷(undercut)이 더 심화될 수 있다. 또한, 상기 OSG막의 유전율등의 특성이 변하게 되는 경우 전체적인 반도체 소자의 신뢰성이 저하될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 탄소 도핑된 저유전율막 상에 산화물 캐핑층을 형성하는 동안에 상기 탄소 도핑된 저유전율막이 열화되는 것을 방지하기 위한 반도체 소자의 배선방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 소자의 배선방법에 의한 반도체 소자의 배선 구조체를 제공하는 데 있다.
상기 기술적 과제를 이루기 위한 본 발명의 제1 측면은 단일 다마신 공정에 의한 반도체 소자의 배선 방법을 제공한다. 이 방법은 반도체기판 상에 층간절연막을 형성하되, 상기 층간절연막은 탄소 도핑된 저유전율막으로 형성하는 것을 구비한다. 상기 층간절연막 상에 상기 층간절연막의 산화를 방지하기 위한 산화방지막을 형성한다. 다음으로, 상기 산화방지막 상에 산화물 캐핑층을 형성한다. 상기 산화물 캐핑층, 상기 산화방지막 및 상기 층간절연막을 관통하는 비아홀을 형성한다. 상기 비아홀 내에 도전막 패턴을 형성한다.
상기 기술적 과제를 이루기 위한 본 발명의 제2 측면은 이중 다마신 공정에 의한 반도체 소자의 배선 방법을 제공한다. 이 방법은 반도체기판 상에 층간절연막을 형성하는 것을 구비하되, 상기 층간절연막은 탄소 도핑된 저유전율막으로 형성한다. 상기 층간절연막 상에 상기 층간절연막의 산화를 방지하기 위한 산화방지막을 형성한다. 다음으로, 상기 산화방지막 상에 산화물 캐핑층을 형성한다. 상기 캐핑층, 상기 산화방지막 및 상기 층간절연막을 관통하는 듀얼다마신 패턴을 형성한다. 상기 듀얼다마신 패턴 내에 도전막 패턴을 형성한다.
상기 다른 기술적 과제를 이루기 위하여 본 발명은 반도체 소자의 배선 구조체를 제공한다. 상기 반도체 소자의 배선 구조체는 반도체기판 및 상기 반도체기판 상에 배치된 탄소 도핑된 저유전율막을 구비한다. 상기 탄소 도핑된 저유전율막 상에 산화방지막이 배치되어 상기 탄소 도핑된 저유전율막의 산화를 방지한다. 또한, 개구부가 상기 산화방지막 및 상기 탄소 도핑된 저유전율막을 관통하도록 배치되며, 상기 개구부는 도전막 패턴에 의하여 채워진다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명 하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 4는 본 발명의 제1 실시예에 의한 반도체 소자의 배선방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 먼저 반도체기판(100) 상에 층간절연막(104)을 형성한다. 상기 반도체기판(100)에는 도전영역(102)이 형성된다. 상기 도전영역(102)은 반도체기판 내에 P형 또는 N형 불순물이온을 주입하여 형성된 불순물 확산영역일 수 있다. 상기 층간절연막(104)은 탄소 도핑된 저유전율막으로 형성한다. 본 발명의 실시예들에 있어서 상기 저유전율막은 약 4의 유전율을 갖는 실리콘 산화막 보다 낮은 유전율을 갖는 유전막을 의미한다. 바람직하게는 상기 탄소 도핑된 저유전율막은 화학조성물 SiOC 또는 SiOCH 로 간략히 표시되는 OSG막일 수 있다. 또한, 상기 탄소 도핑된 저유전율막은 예를 들어 미국 미시간주 미들랜드 소재의 Dow Chemi cals사로 부터 입수 가능한 상표명 SiLKTM와 같은 유기 스핀온 폴리머 (organic spin on polymer)막일 수 있으며 그 밖에 탄소를 함유하는 저유전율막으로써 당업자에 의하여 적용 가능한 저유전율 물질막을 포함 할 수 있다. 이하 본 명세서에서 사용되는 '탄소 도핑된 저유전율막'이라는 용어는 같은 의미로 사용되어 질 것이다. 상기 층간절연막(104)을 상기 OSG막으로 형성하는 경우에 상기 OSG막은 바람직하게는 PECVD(plasma enhenced CVD)법을 적용하여 형성할 수 있다. 이때 전구물질로는 예를들어, 미국 캘리포니아주 산호세 소재의 Novellus사의 상표명 CORAL, 미국 캘리포니아주 산타 클라라 소재의 Applied Materials사의 상표명 Black Diamond, 미국 산타 클라라에 소재하는 Sumitomo Chemical America사의 상표명 Sumika Film 또는 일본의 ASM International사의 상표명 AURORA등이 사용될 수 있다.
계속하여 도 1을 참조하면, 상기 층간절연막(104) 상에 산화방지막(106)을 형성한다. 상기 산화방지막(106)은 질화 실리콘카바이드(SiCN)막으로 형성할 수 있다. 상기 SiCN막은 예를들어 PECVD법으로 형성할 수 있다. 이때 실리콘 및 탄소 소스로는 메틸실란(methyl silane), 디메틸실란(dimethyl silane),트리메틸실란 (trimethyl silane), 또는 테트라메틸실란(tetramethyl silane)이 사용될 수 있으며 그 밖에 반응가스로는 암모니아(NH3) 및 헬륨(He)이 사용될 수 있다. 본 발명의 실시예들에 있어서 상기 산화방지막은 약 100Å이거나 이보다 작은 두께를 갖도록 형성할 수 있으며 바람직하게는 약 50Å이거나 이보다 작은 두께를 갖도록 형성할 수 있다.
다음으로, 상기 산화방지막(106) 상에 산화물 캐핑층(108)을 형성한다. 상기 산화물 캐핑층(108)은 건식식각 공정과 같은 후속공정 중에 상기 층간절연막 (104)이 열화되는 것을 방지하기 위하여 형성한다. 상기 산화물 캐핑층(108)은 예를 들어 PECVD법에 의한 USG(undoped silicate glass)막, FSG((fluorinated silicate glass)막 또는 TEOS(tetra ethyl ortho silicate)막으로 형성할 수 있지만 이에 한정되는 것은 아니다. 상기 산화물 캐핑층(108)을 형성하는 과정에서 발생하는 플라즈마에 의한 반응성 산소는 탄소 도핑된 저유전율막으로 구성된 상기 층간절연막(104) 상부를 산화시킬 수 있다. 그러나, 본 발명의 실시예들에 있어서는 상술한 바와 같이 상기 층간절연막(104) 및 상기 산화물 캐핑층(108) 사이에 상기 산화방지막(106)을 개재시킴으로써 상기 층간절연막(104)의 상부가 산화되는 것을 방지할 수 있다. 상기 산화방지막(106)은 전체 배선 형성공정에 부담을 주지않는 범위에서 상기 층간절연막(104)의 산화를 방지할 수 있는 두께를 갖는 것이 바 람직하며 본 발명의 실시예들에 있어서 상기 산화방지막(106)은 상술한 바와 같이 약 100Å이거나 이보다 작은 두께를 갖도록 형성할 수 있다. 더욱 바람직하게는 상기 산화방지막(106)은 약 50Å이거나 이보다 작은 두께를 갖도록 형성할 수 있다.
도 2를 참조하면, 상기 산화물 캐핑층(108) 상에 상기 산화물 캐핑층(108)의 소정영역을 노출시키는 포토레지스트 패턴(110)을 형성한다. 이후, 상기 포토레지스트 패턴(110)을 식각마스크로 사용하여 상기 산화물 캐핑층(108), 상기 산화방지막(106) 및 상기 층간절연막(104)을 연속적으로 패터닝한다. 상기 패터닝은 예를들어 플라즈마 방식의 이방성식각에 의하여 수행될 수 있다. 그 결과, 상기 산화물 캐핑층(108), 상기 산화방지막(106) 및 상기 층간절연막(104)을 관통하여 상기 도전영역(102)을 노출시키는 비아홀(112)이 형성된다. 한편, 경우에 따라서는 상기 이방성식각 과정에서 상기 도전영역(102) 상부가 손상되는 것을 방지하기 위하여 상기 층간절연막(104)을 형성하기 전에 상기 반도체기판(100) 상에 식각정지막 (도시하지 않음)을 더 형성할 수도 있다. 상기 식각정지막을 형성한 경우에는 상기 도전영역(102) 상부의 상기 식각정지막은 상기 이방성식각 과정에서 함께 식각되거나 별도의 습식식각 공정에 의하여 제거될 수 있다.
도 3을 참조하면 먼저, 상기 포토레지스트 패턴(110)을 제거한다. 상기 포토레지스트 패턴(110)은 애슁(ashing)공정을 통하여 제거될 수 있다. 다음으로, 상기 이방성식각 과정에서 발생된 식각 부산물을 제거하거나 상기 도전영역(102) 상에 형성된 자연산화막을 제거하기 위한 습식세정을 수행 한다. 상기 습식세정은 예를 들어 DHF(dilute HF)와 같은 불소계열의 화학용액을 식각액으로 사용하여 수행될 수 있다. 본 발명의 실시예들에 의한 경우 상술한 바와 같이 SiCN 산화방지막(106)을 형성함으로써 상기 산화물 캐핑층(108) 형성 중에 상기 탄소 도핑된 저유전율막으로 이루어진 상기 층간절연막(104)의 상부가 산화되어 산화된 부분의 막질이 열화되는 것을 방지할 수 있게 된다. 그 결과, 상기 습식세정 중에 상기 층간절연막(104) 상부에서 발생하는 언더컷(undercut)을 최대한 억제할 수 있게 된다.
상기 습식세정을 수행한 후에 상기 비아홀(106)을 완전히 채우는 도전막 (116)을 형성한다. 바람직하게는 상기 도전막(116)은 구리막으로 형성할 수 있다. 그밖에 상기 도전막(116)은 알루미늄(Al), 텅스텐(W) 등의 금속막 또는 폴리실리콘막으로 형성할 수도 있으며 이에 한정되는 것은 아니다. 한편, 경우에 따라서는 상기 도전막(116)을 형성하기 전에 상기 도전막(116) 및 상기 층간절연막(104) 간의 확산 또는 반응을 방지하기 위하여 상기 비아홀(106)의 내측벽, 상기 비아홀 (106)에 의하여 노출된 상기 도전영역(102) 및 상기 산화물 캐핑층(108) 상에 콘포말한 확산장벽층(114)을 더 형성할 수 있다. 상기 확산장벽층(114)은 Ta, TaN, TaAlN, TaSiN, TaSi2, Ti, TiN, WN 및 TiSiN으로 이루어진 군에서 선택된 하나의 물질막 또는 적어도 두개의 물질의 적층막으로 형성할 수 있다.
도 4를 참조하면, 상기 도전막(116)을 평탄화시켜 상기 비아홀(106) 내에 도전막 패턴(116′)을 형성한다. 즉, 상기 산화물 캐핑층(108)이 노출되도록 상기 도전막(116)을 화학적 기계적 연마(chemical mechanical polishing)하여 상기 비아홀(106) 내에 잔존하는 도전막 패턴(116′)을 형성한다. 상기 도전막(116)을 형성하기 전에 상기 확산장벽층(114)을 형성한 경우에는 상기 층간절연막(104)의 상부에 형성된 부분의 상기 확산장벽층(114)도 이 과정에서 함께 연마되어 제거된다. 이 경우 상기 산화물 캐핑층(108)은 상기 층간절연막(104)이 연마 환경에 노출되어 연마슬러리에 의해 오염되거나 연마도중 기계적인 손상을 받는 것을 방지하는 역할을 한다. 한편, 본 발명의 다른 실시예에 의하면 상기 화학적 기계적 연마는 상기 층간절연막(104)이 노출될때 까지 수행될 수 있다. 즉, 상기 층간절연막(104)이 노출되도록 상기 도전막(116), 상기 산화물 캐핑층(108) 및 상기 산화방지막(106)을 연속적으로 화학적 기계적 연마(chemical mechanical polishing)함으로써 상기 산화물 캐핑층(108) 및 상기 산화방지막(106)에 의하여 기생 캐패시턴스가 증가하는 것을 방지할 수 있다.
이하 도 4를 참조하여 본 발명의 제1 실시예에 의한 반도체 소자의 배선구조체를 설명한다.
본 발명의 제1 실시예에 의한 반도체 소자의 배선구조체는 반도체기판(100) 및 상기 반도체기판(100) 상에 배치된 층간절연막(104)을 구비한다. 상기 층간절연막(104)은 탄소 도핑된 저유전율막으로 형성된다. 상기 반도체기판(100) 및 상기 층간절연막(104) 사이에는 식각정지막(103)이 개재될 수 있다. 상기 층간 절연막(104) 상에 산화방지막(106)이 배치된다. 상기 산화방지막(106)은 SiCN 막일 수 있다. 또한, 상기 산화방지막(106)은 약 100Å 이거나 이보다 작은 두께를 갖을 수 있으며 바람직하게는 약 50Å이거나 이보다 작은 두께를 갖을 수 있다. 상기 산화방지막(106)은 상기 탄소 도핑된 저유전율막으로 이루어진 상기 층간절연막 (104)의 상부가 산화되는 것을 방지하는 역할을 한다. 더 나아가서 본 발명의 제1 실시예에 의하면 상기 산화방지막(106) 상에 산화물 캐핑층(108)이 더 배치될 수 있다. 상기 산화물 캐핑층(108), 상기 산화방지막(106) 및 상기 층간절연막(104)을 관통하는 비아홀(112) 내에 상기 비아홀(112)을 채우는 도전막 패턴(116′)이 배치된다. 또한, 경우에 따라서는 상기 비아홀(112)의 내벽 및 상기 도전막 패턴 (116′) 사이에 확산장벽층(114)이 더 개재될 수 있다.
도 5 내지 도 11은 본 발명의 제2 실시예에 의한 반도체 소자의 배선방법을 설명하기 위한 단면도들이다.
도 5를 참조하면, 먼저 반도체기판(300) 상에 식각정지막(304)을 형성한다. 상기 반도체기판(300)에는 도전영역(302)이 형성된다. 상기 도전영역(302)은 반도체기판 내에 P형 또는 N형 불순물이온을 주입하여 형성된 불순물 확산영역일 수 있다. 상기 식각정지막(304)은 실리콘 질화막(SiN), 실리콘 카바이드막(SiC) 또는 질화 실리콘 카바이드막(SiCN)막으로 형성할 수 있다. 상기 식각정지막(304)은 후속의 비아홀 형성을 위한 이방성 식각 공정시 또는 습식 세정시 상기 도전영역 (302)이 노출되어 전기적 특성이 손상되는 것을 방지하기 위하여 형성한다. 다음으로 상기 본 발명의 제1 실시예에서와 같은 방법 및 같은 물질을 적용하여 상기 식각정지막(304) 상에 탄소 도핑된 저유전율막으로 이루어진 층간절연막(306), 산화방지막(308) 및 산화물 캐핑층(310)을 차례로 형성한다. 상기 산화방지막(308) 은 SiCN막으로 형성할 수 있으며 약 100Å이거나 이보다 작은 두께를 갖도록 형성할 수 있다. 바람직하게는 상기 산화방지막(308)은 약 50Å이거나 이보다 작은 두께를 갖도록 형성할 수 있다.
다음으로, 상기 산화물 캐핑층(310), 상기 산화방지막(308) 및 상기 층간절연막(306)을 관통하여 상기 도전영역(302) 상부의 상기 식각정지막(304)을 노출시키는 듀얼다마신 패턴을 형성한다. 이하에서는 비아 퍼스트(via first)법을 예로 들어 상기 듀얼다마신 패턴을 형성하는 방법에 대하여 설명할 것이다. 그러나, 본 발명의 사상이 이에 한정되는 것은 아니며 트렌치 퍼스트(trench first)법등의 듀얼 다마신 패턴을 형성하는 다양한 방법들에 적용되어 짐은 물론이다.
도 6을 참조하면, 먼저 상기 산화물 캐핑층(310) 상에 상기 산화물 캐핑층 (310)의 소정영역을 노출시키는 제1 포토레지스트 패턴(312)을 형성한다. 이후, 상기 제1 포토레지스트 패턴(312)을 식각마스크로 사용하여 상기 산화물 캐핑층 (310), 상기 산화방지막(308) 및 상기 층간절연막(306)을 차례로 이방성식각하여 상기 도전영역(302) 상부의 상기 식각정지막(304)을 노출시키는 비아홀(314)을 형성한다.
도 7을 참조하면, 애슁공정을 수행하여 상기 제1 포토레지스트 패턴(312)을 제거한다. 다음으로 상기 산화물 캐핑층(310) 상에 적어도 상기 비아홀(314)의 일부와 중첩하는, 바람직하게는 상기 비아홀을 포함하는 개구부를 갖는 제2 포토레지스트 패턴(318)을 형성한다. 한편, 바람직하게는 상기 제2 포토레지스트 패턴 (318)을 형성하기 전에 상기 비아홀(314)을 완전히 채우는 희생충진막(sacrificial filling layer;316)을 더 형성할 수 있다. 상기 희생충진막(316)은 후속의 트렌치 형성을 위한 이방성식각 공정 중에 상기 비아홀(314)에 의하여 노출된 부분의 상기 식각정지막(304)이 조기에 오픈되어 상기 식각정지막(304) 하부의 도전영역(302)이 노출되는 것을 방지하기 위하여 형성한다. 본 발명의 실시예에서 상기 희생충진막 (316)은 스핀 온(spin on) 방식의 HSQ(hydro silses quioxane)막으로 형성하는 것이 바람직하다. 상기 희생충진막(316)을 형성한 경우에 상기 제2 포토레지스트 패턴(318)은 상기 희생충진막(316) 상에 형성될 것이다. 이하에서는 상기 희생충진막 (316)을 형성한 경우에 대하여 설명하기로 한다.
도 8을 참조하면, 상기 제2 포토레지스트 패턴(318)을 식각마스크로 사용하여 상기 층간절연막(306)의 상부가 부분적으로 제거되도록 상기 희생충진막(316), 상기 산화물 캐핑층(310), 상기 산화방지막(308) 및 상기 층간절연막(306)을 이방성식각하여 상기 층간절연막(306)의 상부에 적어도 상기 비아홀(314)의 일부와 중첩하는 트렌치(320)를 형성한다. 그 결과 상기 층간절연막(306) 내에 상기 비아홀 (314) 및 상기 트렌치(320)로 구성되는 듀얼다마신 패턴(322)이 형성된다.
도 9를 참조하면, 먼저 애슁공정을 수행하여 상기 제2 포토레지스트 패턴 (318)을 제거한다. 다음으로, 상기 비아홀(314)의 내부 및 상기 층간절연막(306)의 상부에 잔존하는 상기 희생충진막(316)을 제거한다. 본 발명의 실시예에서 상기 희생충진막(316)이 HSQ막인 경우에 잔존하는 상기 HSQ막은 HF를 포함한 화학용액을 식각액으로 사용한 습식식각에 의하여 제거될 수 있다. 이후, 상기 듀얼 다마신 패턴(322)에 의하여 노출된 상기 식각정지막(304)을 제거하여 상기 식각정지 막(304) 하부의 상기 도전영역(302)을 노출시킨다. 상기 식각정지막(304)이 실리콘 질화막인 경우에 상기 노출된 부분의 식각정지막(304)은 인산(phosphoric acid)을 포함하는 화학용액을 식각액으로 사용한 습식식각을 통하여 제거될 수 있다.
한편, 전술하지는 않았지만 상술한 공정들을 수행하는 과정에서 여러회의 습식식각 또는 습식세정이 수행된다. 이러한 공정들에는 예를 들어, 상기 비아홀 (314) 및 트렌치(320)를 형성한 후에 잔존하는 식각부산물을 제거하기 위한 습식세정 또는 상술한 바와 같이 희생충진막(316)으로 사용된 잔존 HSQ막을 제거하기 위한 습식식각등이 포함된다. 그밖에 상기 듀얼 다마신 패턴(322)에 의하여 노출된 도전영역(302) 상에 형성된 자연산화막을 제거하기 위한 습식세정 공정이 수행된 다. 본 발명의 실시예에 의하면 상술한 바와 같이 SiCN 산화방지막(308)을 형성함으로써 상기 산화물 캐핑층(310) 형성 중에 상기 탄소 도핑된 저유전율막으로 이루어진 상기 층간절연막(306)의 상부가 산화되어 산화된 부분의 막질이 열화되는 것을 방지할 수 있게 된다. 그 결과, 상기 습식세정 또는 습식 식각 중에 상기 층간절연막 (306)상부에서 발생하는 언더컷(undercut)을 최대한 억제할 수 있게 된다.
도 10을 참조하면, 상기 듀얼 다마신 패턴(322)에 의하여 노출된 부분의 상기 식각정지막(304)을 제거한 후에 상기 듀얼다마신 패턴(322)을 완전히 채우는 도전막(326)을 형성한다. 바람직하게는 상기 도전막(326)은 구리막으로 형성할 수 있다. 한편, 바람직하게는 상기 도전막(326)을 형성하기 전에 상기 듀얼다마신 패턴(322)의 내측벽, 상기 듀얼 다마신 패턴(322)에 의하여 노출된 상기 도전영역 (302) 및 상기 산화물 캐핑층(310) 상에 콘포말한 확산장벽층(324)을 더 형성할 수 있다. 상기 확산장벽층(324)은 Ta, TaN, TaAlN, TaSiN, TaSi2, Ti, TiN, WN 및 TiSiN으로 이루어진 군에서 선택된 하나의 물질막 또는 적어도 두개의 물질의 적층막으로 형성할 수 있다.
도 11을 참조하면, 상기 도전막(326)을 평탄화시켜 상기 듀얼다마신 패턴 (322) 내에 도전막 패턴(326′)을 형성한다. 즉, 상기 산화물 캐핑층(310)이 노출되도록 상기 도전막(326)을 화학적 기계적 연마(chemical mechanical polishing)하여 상기 듀얼 다마신 패턴(322) 내에 잔존하는 도전막 패턴(326′)을 형성한다. 상기 도전막(326)을 형성하기 전에 상기 확산장벽층(324)을 형성한 경우에는 상기 층간절연막(306)의 상부에 형성된 부분의 상기 확산장벽층(324)도 이 과정에서 함께 연마되어 제거된다. 이 경우 상기 산화물 캐핑층(310)은 상기 층간절연막(306)이 연마 환경에 노출되어 연마슬러리에 의해 오염되거나 연마도중 기계적인 손상을 받는 것을 방지하는 역할을 한다. 한편, 본 발명의 다른 실시예에 의하면 상기 화학적 기계적 연마는 상기 층간절연막(306)이 노출될때 까지 수행될 수 있다. 즉, 상기 층간절연막(306)이 노출되도록 상기 도전막(326), 상기 산화물 캐핑층(310) 및 상기 산화방지막(308)을 연속적으로 화학적 기계적 연마(chemical mechanical polishing)함으로써 상기 산화물 캐핑층(310) 및 상기 산화방지막(308)에 의하여 기생 캐패시턴스가 증가하는 것을 방지할 수 있다.
이하 도 11을 참조하여 본 발명의 제2 실시예에 의한 반도체 소자의 배선 구조체를 설명한다.
본 발명의 제2 실시예에 의한 반도체 소자의 배선구조체는 반도체기판(300) 및 상기 반도체기판(300) 상에 배치된 층간절연막(306)을 구비한다. 상기 층간절연막(306)은 탄소 도핑된 저유전율막으로 형성된다. 상기 반도체기판(300) 및 상기 층간절연막(306) 사이에는 식각정지막(304)이 개재될 수 있다. 상기 층간 절연막(306) 상에 산화방지막(308)이 배치된다. 상기 산화방지막(308)은 SiCN 막일 수 있다. 또한, 상기 산화방지막(308)은 약 100Å이거나 이보다 작은 두께를 갖을 수 있으며 바람직하게는 약 50Å이거나 이보다 작은 두께를 갖을 수 있다. 상기 산화방지막(308)은 상기 탄소 도핑된 저유전율막으로 이루어진 상기 층간절연막(306)의 상부가 산화되는 것을 방지하는 역할을 한다. 더 나아가서 본 발명의 제2 실시예에 의하면 상기 산화방지막(308) 상에 산화물 캐핑층(310)이 더 배치될 수 있다. 상기 산화물 캐핑층(310), 상기 산화방지막(308) 및 상기 층간절연막(306)을 관통하는 듀얼 다마신 패턴(322) 내에 상기 듀얼 다마신 패턴(322)을 채우는 도전막 패턴(326′)이 배치된다. 상기 듀얼 다마신 패턴(322)은 상기 층간절연막(306)의 상부 및 하부에 연속적으로 배치되어 상기 반도체기판(300), 더욱 자세하게는 상기 반도체기판(300)의 도전영역(302)을 노출시키는 트렌치(320) 및 비아홀(314)을 포함한다. 또한, 경우에 따라서는 상기 듀얼 다마신 패턴(322)의 내벽 및 상기 도전막 패턴(116′) 사이에 확산장벽층(114)이 더 개재될 수 있다.
도 12 및 도 13은 본 발명의 제3 실시예에 의한 반도체 소자의 배선방법을 설명하기 위한 단면도들이다.
도 12를 참조하면, 도전영역(502)을 갖는 반도체기판(500) 상에 하부 식각정 지막 (504), 제1 층간절연막(506), 상부 식각정지막(508) 및 제2 층간절연막(510)을 차례로 형성한다. 상기 하부 식각정지막(504) 및 상기 상부 식각정지막(508)은 각각 SiN막, SiC막 또는 SiCN막으로 형성할 수 있다. 상기 제1 층간절연막(506)은 상기 본 발명의 제1 실시예에서 설명된 바와 같은 탄소 도핑된 저유전율막으로 형성될 수도 있지만 이에 한정되는 것은 아니다. 예를 들어, 상기 제1 층간절연막(506)은 상기 탄소 도핑된 저유전율막 보다는 높은 유전율을 갖지만 보다 강화된 기계적 특성을 갖는 물질로 형성할 수 있다. 상기 제1 층간절연막(506)은 상기 탄소 도핑된 저유전율막 이외에 예를 들어, 통상의 CVD법에 의한 실리콘 산화막, PSG(phosphor silicate glass)막, USG막, FSG막, HDP(high density plasma)막, TEOS막 또는 SOG(spin on glass)막으로 형성될 수 있으며 이에 한정되지 않는다. 상기 제2 층간절연막(510)은 상기 본 발명의 제1 실시예에서 설명된 바와 같은 탄소 도핑된 저유전율막으로 형성한다. 다음으로, 상기 본 발명의 제1 실시예에서 설명된 바와 같은 방법 및 물질을 적용하여상기 제2 층간절연막(510) 상에 산화방지막(512) 및 산화물 캐핑층(514)을 형성한다.
도 13을 참조하면, 상기 산화물 캐핑층(514), 상기 SiCN 산화방지막(512), 상기 제2 층간절연막(510), 상기 상부 식각정지막(508) 및 상기 제1 층간절연막 (506)을 관통하여 상기 도전영역(502) 상부의 상기 하부 식각정지막(504)을 노출시키는 듀얼다마신 패턴(520)을 형성한다. 본 발명의 제3 실시예에 의하면 상기 본 발명의 제2 실시예에서 설명된 바와 같은 비아퍼스트법을 적용하여 상기 듀얼다마신 패턴(520)을 형성하며 이하에서는 상기 본 발명의 제2 실시예에서와 다른점을 중심으로 간략히 설명한다. 먼저, 상기 산화물 캐핑층(514), 상기 산화방지막 (512), 상기 제2 층간절연막(510), 상기 상부 식각정지막(508) 및 상기 제1 층간절연막(506)을 차례로 패터닝하여 상기 도전영역(502) 상부의 상기 하부 식각정지막 (504)을 노출시키는 비아홀(516)을 형성한다. 다음으로, 본 발명의 제2 실시예에서 설명된 바와 같은 희생충진막 형성공정이 추가로 수행될 수 있다. 이후 상기 상부 식각정지막(508)이 노출될때 까지 상기 산화물 캐핑층(514), 상기 SiCN 산화방지막(512) 및 상기 제2 층간절연막(510)을 패터닝하여 상기 제2 층간절연막(510) 내에 적어도 상기 비아홀(516)과 중첩하는 트렌치(518)를 형성한다. 이하의 공정들은 상기 본 발명의 제2 실시예에서 설명한 바와 같다. 다만, 상기 듀얼 다마신 패턴(520)에 의하여 노출된 부분의 상기 하부 식각정지막(504)을 제거하는 공정 중에 상기 트렌치(518)에 의하여 노출된 부분의 상기 상부 식각정지막(508)도 함께 제거될 수 있다.
도 14a 및 도 14 b는 종래 반도체 소자의 배선방법 및 본 발명의 일실시예에 의한 반도체 소자의 배선방법을 비교설명하기 위한 전자현미경 사진들이다.
도 14a를 참조하면, 종래와 같이 반도체기판(10) 상에 OSG막(12) 및 캐핑층으로써 USG막(14)을 차례로 형성하였다. 이후, 상기 USG막(14) 및 상기 OSG막(12)을 연속적으로 패터닝하여 상기 OSG막(12) 내에 트렌치(16)를 형성한 후 LAL용액을 사용하여 90초간 습식 세정을 수행하였다. 그 결과, 도 14a에 나타난 바와 같이 상기 트렌치(16) 상부의 상기 OSG막(12)에 언더컷(U)이 발생하는 것을 볼 수 있다.
도 14b를 참조하면, 반도체기판(20) 상에 OSG막(22), SiCN 산화방지막(24) 및 캐핑층으로써 USG막(26)을 차례로 형성하였다. 상기 SiCN 산화방지막(24)은 PECVD법에 의하여 70Å의 두께로 형성하였다. 이때 상기 반도체 기판(20)의 온도는 300℃ 내지 400℃로 하고 챔버의 압력은 1Torr 내지 10Torr로 유지하였으며 실리콘 및 탄소 소스로는 트리메틸 실란을, 반응가스로써 암모니아 및 헬륨을 상기 챔버내로 주입하였다. 이후, 상기 USG막(26), 상기 SiCN 산화방지막(24) 및 상기 OSG막(22)을 연속적으로 패터닝하여 상기 OSG막(22) 내에 트렌치(28)를 형성한 후 상기 도 14a에서와 같이 LAL용액을 사용하여 90초간 습식 세정을 수행하였다. 그 결과, 도 14b에 나타난 바와 같이 상기 SiCN 산화방지막(24)을 상기 OSG막(22) 및 상기 USG막(26) 사이에 형성한 경우 상기 트렌치(28) 상부의 상기 OSG막(22)에서 발생하던 언더컷(U)이 억제된 것을 볼 수 있다. 이러한, 결과들은 본 발명의 실시예에 의한 경우 캐핑층인 상기 USG막(26)을 형성하는 동안 상기 SiCN 산화방지막 (24)에 의하여 상기 OSG막(22)의 상부가 산화되어 막질이 열화되는 것이 방지되었기 때문이다.
상술한 바와 같이 본 발명에 의하면 탄소 도핑된 저유전율막 상에 산화방지막을 형성하고 상기 산화방지막 상에 산화물 캐핑층을 형성하게 된다. 그 결과, 상기 산화물 캐핑층을 형성하는 동안에 상기 탄소 도핑된 저유전율막의 상부가 산화되어 산화된 부분의 막의 밀도가 낮아지고 다공질화 되는 것을 방지할 수 있게 된다.
또한, 상기 탄소 도핑된 저유전율막의 산화가 방지됨으로써 후속의 습식 세 정 중에 상기 탄소 도핑된 저유전율막의 상부에서 발생할 수 있는 언더컷을 억제할 수 있게 된다.
또한, 본 발명에 의하면 반도체 소자의 배선을 형성하는 데 있어서 층간절연막으로 사용되는 상기 탄소 도핑된 저유전율막의 특성이 공정중에 변하게 되는 것을 방지하여 전체적인 반도체 소자의 신뢰성을 향상시킬 수 있게 된다.

Claims (20)

  1. 반도체기판 상에 층간절연막을 형성하되, 상기 층간절연막은 탄소 도핑된 저유전율막으로 형성하고,
    상기 층간절연막 상에 상기 층간절연막의 산화를 방지하기 위한 산화방지막을 형성하고,
    상기 산화방지막 상에 산화물 캐핑층을 형성하고,
    상기 산화물 캐핑층, 상기 산화방지막 및 상기 층간절연막을 관통하는 비아홀을 형성하고,
    상기 비아홀 내에 도전막 패턴을 형성하는 것을 포함하는 반도체 소자의 배선방법.
  2. 제 1 항에 있어서,
    상기 산화방지막은 약 100Å 이거나 그보다 작은 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 배선방법.
  3. 제 2 항에 있어서,
    상기 산화방지막은 약 50Å 이거나 그보다 작은 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 배선방법.
  4. 제 3 항에 있어서,
    상기 산화방지막은 SiCN막으로 형성하는 것을 특징으로 하는 반도체 소자의 배선방법.
  5. 제 4 항에 있어서,
    상기 도전막 패턴을 형성하는 것은
    상기 비아홀을 완전히 채우는 도전막을 형성하고,
    상기 산화물 캐핑층이 노출되도록 상기 도전막을 화학적 기계적 연마하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 배선방법.
  6. 제 4 항에 있어서,
    상기 도전막 패턴을 형성하는 것은
    상기 비아홀을 완전히 채우는 도전막을 형성하고,
    상기 층간절연막이 노출되도록 상기 도전막, 상기 산화물 캐핑층 및 상기 산화방지막을 연속적으로 화학적 기계적 연마하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 배선방법.
  7. 반도체기판 상에 층간절연막을 형성하되, 상기 층간절연막은 탄소 도핑된 저유전율막으로 형성하고,
    상기 층간절연막 상에 상기 층간절연막의 산화를 방지하기 위한 산화방지막을 형성하고,
    상기 산화방지막 상에 산화물 캐핑층을 형성하고,
    상기 캐핑층, 상기 산화방지막 및 상기 층간절연막을 관통하는 듀얼다마신 패턴을 형성하고,
    상기 듀얼다마신 패턴 내에 도전막 패턴을 형성하는 것을 포함하는 반도체 소자의 배선방법.
  8. 제 7 항에 있어서,
    상기 탄소 도핑된 저유전율막은 OSG막 또는 유기 스핀온 폴리머인 것을 특징으로 하는 반도체 소자의 배선방법.
  9. 제 7 항에 있어서,
    상기 산화방지막은 약 100Å 이거나 그보다 작은 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 배선방법.
  10. 제 9 항에 있어서,
    상기 산화방지막은 약 50Å 이거나 그보다 작은 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 배선방법.
  11. 제 10 항에 있어서,
    상기 산화방지막은 SiCN막으로 형성하는 것을 특징으로 하는 반도체 소자의 배선방법.
  12. 제 11 항에 있어서,
    상기 도전막 패턴을 형성하는 것은
    상기 듀얼다마신 패턴을 완전히 채우는 도전막을 형성하고,
    상기 산화물 캐핑층이 노출되도록 상기 도전막을 화학적 기계적 연마하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 배선방법.
  13. 제 11 항에 있어서,
    상기 도전막 패턴을 형성하는 것은
    상기 듀얼다마신 패턴을 완전히 채우는 도전막을 형성하고,
    상기 층간절연막이 노출되도록 상기 도전막, 캐핑층 및 상기 산화방지막을 연속적으로 화학적 기계적 연마하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 배선방법.
  14. 반도체기판;
    상기 반도체기판 상에 배치된 탄소 도핑된 저유전율막;
    상기 탄소 도핑된 저유전율막 상에 배치되어 상기 탄소 도핑된 저유전율막의 산화를 방지하는 산화방지막;
    상기 산화방지막 및 상기 탄소 도핑된 저유전율막을 관통하는 개구부; 및
    상기 개구부를 채우는 도전막 패턴을 포함하는 반도체 소자의 배선 구조체.
  15. 제 14 항에 있어서,
    상기 산화방지막은 약 100Å 이거나 그보다 작은 두께를 갖는 것을 특징으로 하는 반도체 소자의 배선 구조체.
  16. 제 15 항에 있어서,
    상기 산화방지막은 약 50Å 이거나 그보다 작은 두께를 갖는 것을 특징으로 하는 반도체 소자의 배선 구조체.
  17. 제 16 항에 있어서,
    상기 산화방지막은 SiCN막인 것을 특징으로 하는 반도체 소자의 배선 구조체.
  18. 제 17 항에 있어서,
    상기 SiCN막 상에 배치된 산화물 캐핑층을 더 포함하는 것을 특징으로 하는 반도체 소자의 배선 구조체.
  19. 제 18 항에 있어서,
    상기 개구부는 상기 산화물 캐핑층, 상기 산화방지막 및 상기 탄소 도핑된 저유전율막을 관통하는 비아홀인 것을 특징으로 하는 반도체 소자의 배선 구조체.
  20. 제 18 항에 있어서,
    상기 개구부는 상기 저유전율막의 상부 및 하부에 연속적으로 배치되어 상기 반도체 기판을 노출시키는 트렌치 및 비아홀을 포함하는 듀얼 다마신 패턴인 것을 특징으로 하는 반도체 소자의 배선 구조체.
KR1020040005520A 2004-01-28 2004-01-28 반도체 소자의 배선 방법 및 배선 구조체 KR100593737B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020040005520A KR100593737B1 (ko) 2004-01-28 2004-01-28 반도체 소자의 배선 방법 및 배선 구조체
US11/028,515 US7635645B2 (en) 2004-01-28 2005-01-04 Method for forming interconnection line in semiconductor device and interconnection line structure
EP05000966.1A EP1560264B1 (en) 2004-01-28 2005-01-19 Method of forming an interconnection line structure
CNB2005100058323A CN100349281C (zh) 2004-01-28 2005-01-27 用于在半导体器件中形成互连线的方法及互连线结构
JP2005020364A JP2005217412A (ja) 2004-01-28 2005-01-27 半導体素子の配線方法及び配線構造体

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040005520A KR100593737B1 (ko) 2004-01-28 2004-01-28 반도체 소자의 배선 방법 및 배선 구조체

Publications (2)

Publication Number Publication Date
KR20050077457A KR20050077457A (ko) 2005-08-02
KR100593737B1 true KR100593737B1 (ko) 2006-06-28

Family

ID=34651529

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040005520A KR100593737B1 (ko) 2004-01-28 2004-01-28 반도체 소자의 배선 방법 및 배선 구조체

Country Status (5)

Country Link
US (1) US7635645B2 (ko)
EP (1) EP1560264B1 (ko)
JP (1) JP2005217412A (ko)
KR (1) KR100593737B1 (ko)
CN (1) CN100349281C (ko)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7253125B1 (en) 2004-04-16 2007-08-07 Novellus Systems, Inc. Method to improve mechanical strength of low-k dielectric film using modulated UV exposure
US9659769B1 (en) 2004-10-22 2017-05-23 Novellus Systems, Inc. Tensile dielectric films using UV curing
US7510982B1 (en) 2005-01-31 2009-03-31 Novellus Systems, Inc. Creation of porosity in low-k films by photo-disassociation of imbedded nanoparticles
US8980769B1 (en) 2005-04-26 2015-03-17 Novellus Systems, Inc. Multi-station sequential curing of dielectric films
US8137465B1 (en) 2005-04-26 2012-03-20 Novellus Systems, Inc. Single-chamber sequential curing of semiconductor wafers
US8454750B1 (en) 2005-04-26 2013-06-04 Novellus Systems, Inc. Multi-station sequential curing of dielectric films
US8889233B1 (en) 2005-04-26 2014-11-18 Novellus Systems, Inc. Method for reducing stress in porous dielectric films
US8282768B1 (en) 2005-04-26 2012-10-09 Novellus Systems, Inc. Purging of porogen from UV cure chamber
JP4549937B2 (ja) * 2005-06-17 2010-09-22 パナソニック株式会社 半導体装置の製造方法
US7531448B2 (en) * 2005-06-22 2009-05-12 United Microelectronics Corp. Manufacturing method of dual damascene structure
KR100657166B1 (ko) * 2005-08-30 2006-12-13 동부일렉트로닉스 주식회사 구리 금속 배선의 형성 방법
KR100769133B1 (ko) * 2005-12-30 2007-10-22 동부일렉트로닉스 주식회사 반도체 소자의 구리 배선 형성 방법
JP4948278B2 (ja) * 2006-08-30 2012-06-06 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN101523591A (zh) * 2006-10-09 2009-09-02 Nxp股份有限公司 形成互连结构的方法
US10037905B2 (en) * 2009-11-12 2018-07-31 Novellus Systems, Inc. UV and reducing treatment for K recovery and surface clean in semiconductor processing
US8465991B2 (en) 2006-10-30 2013-06-18 Novellus Systems, Inc. Carbon containing low-k dielectric constant recovery using UV treatment
US20080173985A1 (en) * 2007-01-24 2008-07-24 International Business Machines Corporation Dielectric cap having material with optical band gap to substantially block uv radiation during curing treatment, and related methods
US8242028B1 (en) 2007-04-03 2012-08-14 Novellus Systems, Inc. UV treatment of etch stop and hard mask films for selectivity and hermeticity enhancement
US7884019B2 (en) * 2007-06-07 2011-02-08 Texas Instruments Incorporated Poison-free and low ULK damage integration scheme for damascene interconnects
US7829369B2 (en) * 2007-07-12 2010-11-09 Aptina Imaging Corporation Methods of forming openings
US8211510B1 (en) 2007-08-31 2012-07-03 Novellus Systems, Inc. Cascaded cure approach to fabricate highly tensile silicon nitride films
JP5554951B2 (ja) 2008-09-11 2014-07-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9050623B1 (en) 2008-09-12 2015-06-09 Novellus Systems, Inc. Progressive UV cure
CN103165515B (zh) * 2011-12-08 2015-03-11 中芯国际集成电路制造(上海)有限公司 半导体器件的制作方法
CN103633018B (zh) * 2012-08-29 2016-03-16 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
US8916469B2 (en) * 2013-03-12 2014-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating copper damascene
KR101579669B1 (ko) * 2014-01-29 2015-12-23 (주) 이피웍스 제조 비용 및 제조 시간을 저감하고 종횡비를 향상시키는 실리콘 인터포저의 제조방법
TWI746624B (zh) * 2016-09-01 2021-11-21 美商Ａｓｍ Ｉｐ控股公司 形成碳氫基底極薄膜之保護層的方法
US9847221B1 (en) 2016-09-29 2017-12-19 Lam Research Corporation Low temperature formation of high quality silicon oxide films in semiconductor device manufacturing
KR20200011174A (ko) * 2018-07-24 2020-02-03 에스케이하이닉스 주식회사 대칭형 구조를 갖는 전도성 패턴들을 갖는 반도체 소자
DE102018131694B4 (de) * 2018-09-28 2025-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum bilden einer integrierten schaltungsstruktur
CN113053941A (zh) * 2019-12-27 2021-06-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR20210138927A (ko) * 2020-05-13 2021-11-22 에스케이하이닉스 주식회사 반도체 장치 제조방법
US11978668B2 (en) 2021-09-09 2024-05-07 Samsung Electronics Co., Ltd. Integrated circuit devices including a via and methods of forming the same

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4789648A (en) * 1985-10-28 1988-12-06 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
US4944836A (en) * 1985-10-28 1990-07-31 International Business Machines Corporation Chem-mech polishing method for producing coplanar metal/insulator films on a substrate
US6057239A (en) * 1997-12-17 2000-05-02 Advanced Micro Devices, Inc. Dual damascene process using sacrificial spin-on materials
US6720249B1 (en) 2000-04-17 2004-04-13 International Business Machines Corporation Protective hardmask for producing interconnect structures
WO2002023625A2 (en) 2000-09-11 2002-03-21 Tokyo Electron Limited Semiconductor device and fabrication method therefor
US6479391B2 (en) * 2000-12-22 2002-11-12 Intel Corporation Method for making a dual damascene interconnect using a multilayer hard mask
US6566283B1 (en) * 2001-02-15 2003-05-20 Advanced Micro Devices, Inc. Silane treatment of low dielectric constant materials in semiconductor device manufacturing
KR100416596B1 (ko) 2001-05-10 2004-02-05 삼성전자주식회사 반도체 소자의 연결 배선 형성 방법
US6448185B1 (en) * 2001-06-01 2002-09-10 Intel Corporation Method for making a semiconductor device that has a dual damascene interconnect
US6509267B1 (en) * 2001-06-20 2003-01-21 Advanced Micro Devices, Inc. Method of forming low resistance barrier on low k interconnect with electrolessly plated copper seed layer
US6798043B2 (en) * 2001-06-28 2004-09-28 Agere Systems, Inc. Structure and method for isolating porous low-k dielectric films
JP2003188254A (ja) * 2001-12-18 2003-07-04 Hitachi Ltd 半導体装置の製造方法および半導体装置
US6734096B2 (en) * 2002-01-17 2004-05-11 International Business Machines Corporation Fine-pitch device lithography using a sacrificial hardmask
US20030155657A1 (en) 2002-02-14 2003-08-21 Nec Electronics Corporation Manufacturing method of semiconductor device
US7042095B2 (en) * 2002-03-29 2006-05-09 Renesas Technology Corp. Semiconductor device including an interconnect having copper as a main component
JP2003332340A (ja) * 2002-05-10 2003-11-21 Renesas Technology Corp 半導体装置の製造方法
JP4340729B2 (ja) * 2002-06-10 2009-10-07 富士通マイクロエレクトロニクス株式会社 半導体装置とその製造方法
US7129162B2 (en) * 2002-12-30 2006-10-31 Texas Instruments Incorporated Dual cap layer in damascene interconnection processes
US6767827B1 (en) * 2003-06-11 2004-07-27 Advanced Micro Devices, Inc. Method for forming dual inlaid structures for IC interconnections
JP2005183766A (ja) * 2003-12-22 2005-07-07 Hitachi Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US7635645B2 (en) 2009-12-22
CN100349281C (zh) 2007-11-14
CN1649126A (zh) 2005-08-03
US20050161821A1 (en) 2005-07-28
KR20050077457A (ko) 2005-08-02
EP1560264B1 (en) 2013-04-24
JP2005217412A (ja) 2005-08-11
EP1560264A1 (en) 2005-08-03

Similar Documents

Publication Publication Date Title
KR100593737B1 (ko) 반도체 소자의 배선 방법 및 배선 구조체
US8420528B2 (en) Manufacturing method of a semiconductor device having wirings
US9761488B2 (en) Method for cleaning via of interconnect structure of semiconductor device structure
US7741224B2 (en) Plasma treatment and repair processes for reducing sidewall damage in low-k dielectrics
US8586447B2 (en) Semiconductor device and manufacturing method of the same
JP3660799B2 (ja) 半導体集積回路装置の製造方法
EP1064674B1 (en) A method of manufacturing an electronic device comprising two layers of organic-containing material
US7176571B2 (en) Nitride barrier layer to prevent metal (Cu) leakage issue in a dual damascene structure
JP3196203B2 (ja) 半導体素子の形成方法
CN100399542C (zh) 内连线结构及其形成方法
JP2004274053A (ja) ビアコンタクト構造体形成方法
US7375040B2 (en) Etch stop layer
KR101752539B1 (ko) 피처 개구를 갖는 반도체 장치 구조체를 형성하기 위한 방법
US8415799B2 (en) Dual damascene interconnect in hybrid dielectric
US20040152336A1 (en) Semiconductor device and its manufacturing method
TW202303759A (zh) 內連線結構的形成方法
KR100783868B1 (ko) 반도체장치의 제조방법 및 반도체장치
KR100576367B1 (ko) 반도체 소자의 배선방법
TW201732971A (zh) 半導體裝置結構的形成方法
JP2004006708A (ja) 半導体装置の製造方法
KR100389041B1 (ko) 에이치에스큐막을 층간절연막으로 사용하는 배선 형성 방법
KR101138082B1 (ko) 반도체 소자의 듀얼 다마신 패턴 형성방법
KR20060006336A (ko) 반도체 소자의 금속배선 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20040128

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20051031

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20060427

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20060620

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20060621

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20090615

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20100528

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20110531

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20120531

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20130531

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20140530

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20150601

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20150601

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20160531

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20160531

Start annual number: 11

End annual number: 11

PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20220401