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KR100657166B1 - 구리 금속 배선의 형성 방법 - Google Patents

구리 금속 배선의 형성 방법 Download PDF

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KR100657166B1
KR100657166B1 KR1020050080125A KR20050080125A KR100657166B1 KR 100657166 B1 KR100657166 B1 KR 100657166B1 KR 1020050080125 A KR1020050080125 A KR 1020050080125A KR 20050080125 A KR20050080125 A KR 20050080125A KR 100657166 B1 KR100657166 B1 KR 100657166B1
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black diamond
photoresist pattern
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diamond film
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이창명
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동부일렉트로닉스 주식회사
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Abstract

본 발명에 따른 구리 금속 배선을 형성하는 방법은 반도체 기판 위에 실리콘 카바이드막을 형성하고, 실리콘 카바이드막 위에 흑다이아몬드막을 형성한다. 다음으로, 흑다이아몬드막에 비아홀 및 트렌치를 형성하고, 비아홀 및 트렌치가 형성된 흑다이아몬드막 위에 구리 확산방지막을 형성한다. 이어서, 구리 확산방지막 위에 구리 시드층을 형성하고, 구리 시드층 위에 전기도금법을 이용하여 구리 금속층을 형성한다. 여기서, 비아홀 및 트렌치를 형성은 흑다이아몬드막 위에 비아홀 형성용 제1 포토레지스트 패턴을 형성하고, 제1 포토레지스트 패턴을 식각 마스크로 하여 실리콘 카바이드가 노출될 때까지 흑다이아몬드막을 식각함으로써 비아홀을 형성한다. 이후, 제1 포토레지스트 패턴을 제거한다. 이어서, 흑다이아몬드막 위에 비아홀을 노출시키는 오프닝을 가진 트렌치 형성용 제2 포토레지스트 패턴을 형성하고, 제2 포토레지스트 패턴을 식각마스크로 하여 흑다이이몬드막을 식각하여 트렌치를 형성한다. 이후, 제2 포토레지스트 패턴을 제거하는 것이 바람직하다.
층간 절연물, 저유전 물질, 흑다이아몬드, 플라즈마 식각

Description

구리 금속 배선의 형성 방법{Method for Forming Copper Metal Line}
도 1에서 도 5는 본 발명의 일 실시예에 따른 구리 금속 배선 형성방법을 공정 순서에 따라 설명하기 위한 단면도들이다.
도 6은 저유전 물질인 흑다이아몬드막을 포함한 적층구조에서의 (a)비아 홀과 (b)트렌치 식각 후의 SEM 이미지를 나타내는 도면이다.
도 7은 (a)에싱 공정만을 진행한 홀과 (b)에싱과 NE14 처리 공정을 진행한 홀의 SEM 이미지를 나타내는 도면이다.
도 8은 NE14 처리 공정을 진행한 비아홀에 대한 컨택 저항을 나타내는 그래프이다.
도 9는 저유전 물질인 흑다이아몬드막을 사용한 구리 배선에서, (a)에싱 공정만 진행한 것과 (b)에싱과 NE14 처리를 진행한 것에 대한 탄소 농도를 나타내는 SIMS 그래프이다.
도 10은 흑다이아몬드 물질의 구조를 나타내는 도면이다.
도 11은 NE14 처리 공정을 진행한 것과, NE14 처리 공정을 진행하지 않은 공정에서의 반도체 소자의 수율을 나타내는 표이다.
<도면의 주요 부호에 대한 설명>
10: 반도체 기판 20: 제1 산화막
21: 제2 산화막 30: 실리콘 카비아드막
40: 흑다이아몬드막 50: 비아홀
51: 트렌치 52a: 탄탈륨 질화막
52b: 탄탈륨막 53: 시드층
54: 구리 금속 배선 60: 제1 포토레지스트 패턴
61: 포토레지스트 62: 제2 포토레지스트 패턴
63: 잔유물
본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 더욱 구체적으로는 반도체 소자의 구리 금속 배선의 형성방법에 관한 것이다.
반도체 소자의 고속화 및 고집적화의 실현을 위하여 구리/저유전 물질을 이용한 디바이스 응용 기술이 많이 요구되고 있다. 반도체 제조 공정은 실리콘 기판에 트랜지스터를 형성하는 기판 공정(Front End of the Line, FEOL)과 배선을 형성하는 배선 공정(Back End Of the Line, BEOL)으로 구분된다. 배선기술은 반도체 집적 회로에서 개별 트랜지스터를 서로 연결하여 회로를 구성하는 전원공급 및 신호 전달의 통로를 실리콘 위에 구현하는 기술이다. 더욱 미세화되는 다층 배선공정은 밀접하게 배열된 금속배선 간의 정전 용량과 미세 금속선의 저항이 증가함으로써, 저항 정전용량(Resistance-Capacitance, RC) 지연 효과가 크게 나타나게 되어 소자의 동작 속도를 저하시키는 문제를 야기한다. 이러한, RC 지연문제를 해결하기 위한 방법으로는 저유전 절연물질과 높은 전도성을 갖는 구리와 같은 금속재료를 사용함으로써 문제를 해결할 수 있다.
차세대 반도체 금속배선의 층간 절연 물질(intermetallic dielectric-IMD)로는 유전율 3.0 이하의 저유전 물질의 이용이 검토되고 있는데, 이는 기존의 IMD 물질로 사용되던 옥사이드(SiO2)의 유전율(k)이 3.2 ~ 4.2로 너무 높아서, 반도체 칩의 고집적화, 고속화 등에 심각한 문제를 야기할 수 있기 때문이다. 특히, 구리 배선 공정에서 저유전 물질의 중요성은 배선 재료인 알루미늄만 구리로 대체해서는 반도체의 고집적화, 고속화의 목표를 달성할 수 없고, 반드시 저유전물질의 사용이 동시에 이루어져야만 가능하다는 것이다. 이는 첫째, 배선물질의 저항(resistance)과 절연막(IMD)의 정전용량(capacitance)의 곱으로 표시되는 RC 신호지연의 감소가 소자의 고속화를 위한 필수 사항이기 때문이다. 둘째, 저유전 물질을 사용하면 상호 신호 방해(crosstalk)를 방지할 수 있어 회로밀도의 증가로 인한 고집적화, 소형화가 가능하다. 셋째, 현재 반도체 개발은 무선(wireless) 혹은 이동(mobile) 인터넷을 지원할 수 있도록 반도체 칩의 전력소비를 낮추는데 많은 노력을 하고 있다. 이런 관점에서 기존의 알루미늄/옥사이드 배선구조를 구리/저유전 물질로 대체하는 것이 필수적이다. 따라서, 구리 금속선과 저유전 절연물질의 사용은 궁극적으 로는 공정의 단순화, 가격절감 및 칩 성능의 획기적 향상을 가능하게 한다.
본 발명의 목적은 저유전 물질인 흑다이아몬드막을 사용하여 열적 및 기계적 특성이 우수한 층간 절연층을 갖는 구리 금속 배선의 형성 방법을 제공하는 것이다.
또한, 본 발명의 목적은 이중 주파수를 사용하는 RIE 방법에 의한 식각 공정을 이용하여 비아홀 및 트랜치을 식각함으로써, 최적화된 식각 프로파일 갖는 구리 금속 배선의 형성 방법을 제공하는 것이다.
또한, 본 발명의 목적은 NE14 용액을 이용하여 저유전 물질인 흑다이아몬드막을 사용한 구리 금속 배선의 탄소 농도을 정상 상태로 회복함으로써, 낮은 유전 상수를 갖는 구리 금속 배선의 형성 방법을 제공하는 것이다.
본 발명에 따른 구리 금속 배선을 형성하는 방법은 (a) 반도체 기판 위에 실리콘 카바이드막을 형성하는 단계와, (b) 상기 실리콘 카바이드막 위에 흑다이아몬드막을 형성하는 단계와, (c) 상기 흑다이아몬드막에 비아홀 및 트렌치를 형성하는 단계와, (d) 상기 비아홀 및 상기 트렌치가 형성된 상기 흑다이아몬드막 위에 구리 확산방지막을 형성하는 단계와, (e) 상기 구리 확산방지막 위에 구리 시드층을 형성하는 단계와, (f) 상기 구리 시드층 위에 전기도금법을 이용하여 구리 금속층을 형성하는 단계를 포함한다. 여기서, 상기 (c) 단계는, (c1) 상기 흑다이아몬드막 위에 비아홀 형성용 제1 포토레지스트 패턴을 형성하는 단계; (c2) 상기 제1 포토 레지스트 패턴을 식각 마스크로 하여 상기 실리콘 카바이드가 노출될 때까지 상기 흑다이아몬드막을 식각함으로써 비아홀을 형성하는 단계; (c3) 상기 제1 포토레지스트 패턴을 제거하는 단계; (c4) 상기 흑다이아몬드막 위에 상기 비아홀을 노출시키는 오프닝을 가진 트렌치 형성용 제2 포토레지스트 패턴을 형성하는 단계; (c5) 상기 제2 포토레지스트 패턴을 식각마스크로 하여 상기 흑다이이몬드막을 식각하여 트렌치를 형성하는 단계; 및 (c6) 상기 제2 포토레지스트 패턴을 제거하는 단계;를 포함하는 것이 바람직하다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명한다.
실시예
도 1에서 도 5를 참조하여, 구리 금속 배선을 형성하는 방법을 설명하면 다음과 같다.
도 1을 참조하면, 먼저, 반도체 기판(10) 위에 TEOS(Tetra ethyl ortho silicate)로 형성한 제1 산화막(SiO2, 20)을 형성한다. 제1 산화막(20)은 화학 기상 증착(Chemical Vapo Deposition, CVD) 장비 등에서 형성하며 두께는 약 1000Å으로 하여 형성한다.
다음으로, 실리콘 카바이드막(SiC, 30)과 다공성의(porous) 저유전(low-k) 물질인 흑다이아몬드막(SiOC, 40)을 순차적으로 형성한다. 여기서, 실리콘 카바이드(30)는 두께를 약 500Å으로 형성하고. 흑다이아몬드(40)는 두께를 약 5000Å으 로 형성한다. 이때, 흑다이아몬드막(40)은 알킬기(alkyl group)를 포함하는 실리콘 산화막으로 낮은 유전율을 갖고 있으며, 유기물 재료보다 열적 및 기계적 특성이 우수하다. 이후, TEOS로 형성한 제2 산화막(21)을 형성한다. 제2 산화막(21)은 화학 기상 증착(CVD) 장비 등에서 형성하며 두께는 약 500Å으로 하여 형성한다.
다음으로, 도 2와 같이, 제2 산화막(21) 위에 사진 공정을 통하여 비아홀(Via, 50) 형성을 위한 제1 포토레지스트 패턴(60)을 형성한다. 이후, 제1 포토레지스트 패턴(60)을 식각 마스크로 하여 실리콘 카바이드(30)가 노출될 때까지 제2 산화막(21)과 흑다이아몬드막(40)을 식각함으로써 비아홀(50)을 형성한다. 식각 공정은 2MHz와 27MHz의 2중 주파수(Dual-Frequency)를 사용한 반응성 이온 식각(Reactive Ion Etch, RIE) 방법으로, 아르곤(Ar), 디플루오로메탄(CH2F2), 테트라플로오르메탄(CF4), 산소(O2), 8불화시크로부탄(C4F8), 질소(N2) 등의 가스들을 이용하여 식각한다. 여기서, 이중 주파수를 사용하는 RIE 방법으로 저유전 물질인 흑다이아몬드를 식각함으로써 최적화된 비아홀 프로파일(profile)을 얻을 수 있다. 이후, 제1 포토레지스트 패턴(60)을 제거한다.
이어서, 도 3에 도시된 바와 같이, 기판(10) 위에 포토레지스트를 전면 도포하고, 이를 패터닝하여 비아홀(50) 내부에만 포토레지스트(61)을 남긴다. 이후, 제2 산화막(21) 위에 비아홀(50)을 노출시키는 오프닝을 가진 트렌치 형성용 제2 포토레지스트 패턴(62)을 형성한다. 이후, 제2 포토레지스트 패턴(61)을 식각 마스크로 하여 제2 산화막(21)과 흑다이이몬드막(40)을 식각하여 트렌치(51)를 형성한다. 여기서, 비아홀(50) 내부에 형성된 포토레지스트(61)를 식각 정지층으로 이용된다. 이때, 식각 공정은 2MHz와 27MHz의 2중 주파수를 이용한 반응성 이온 식각(Reactive Ion Etch, RIE) 방법을 이용하여 식각하여 최적화된 트렌치 프로파일을 형성한다.
다음으로, 비아홀(50) 내부의 포토레지스트(61) 및 제2 포토레지스트 패턴(62)을 제거한다. 여기서, 포토레지스트(61) 및 제2 포토레지스트 패턴(62)의 제거는 에싱(ashing)공정과 NE14 용액을 이용하여 홀 주위에 존재하는 다량의 잔유물을 제거하고 기판(10)을 세정한다. 여기서, 테오스(TEOS)에 비해 낮은 경도(hardness)를 가진 저유전 물질인 흑다이아몬드가 식각 및 에셔의 플라즈마 공정에서 받을 수 있는 손상(damage)에 의해 흑다이아몬드막을 포함한 적층 구조의 탄소 농도가 저하될 수 있다. 이를 보완할 수 있도록 NE14 처리를 함으로써, 탄소 농도를 정상상태로 만들 수 있어, 더욱 낮은 유전 상수를 확보할 수 있다. 이때, NE14는 유기용매로서, 에어프로덕트(Airproduct) 제조사에서 생산하는 세정액이다.
다음으로, 도 4와 같이, 비아홀(50) 및 트렌치(51)가 형성된 제2 산화막(21)과 흑다이아몬드막(40) 위에 구리 확산방지막을 형성한다. 여기서, 구리 확산방지막은 탄탈륨 나이트라이드(TaN, 52a)/탄탈륨막(Ta, 52b)을 이중막으로 형성하며, 이중막의 두께는 각각 약 100Å/150Å으로 하여 형성한다.
다음으로, 구리 확산방지막 위에 구리 시드층(Cu seed, 53)을 형성한다. 여기서, 시드 구리(53)의 두께는 약 600Å으로 하여 증착한다.
다음으로, 도 5와 같이, 전기도금법을 이용하여 구리 시드층(53) 상에 비아 홀(50)와 트렌치(51)을 충분히 채우는 구리층(54)을 형성한다. 이후, 기판을 열처리한다.
다음으로, 구리층(54)을 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 이용하여 제2 산화막(21)이 노출될 때까지 연마하여 구리 금속 배선(54)을 형성한다. 이후 후속하는 공정을 실시하여 반도체 소자를 완성하게 된다.
다음은 본 발명의 실시예에 따른 구리 금속 배선의 특성을 분석하였다.
먼저, 본 발명의 2MHz와 27MHz를 사용하는 이중 주파수를 사용하는 RIE 방법과 Ar, CH2F2, CF4, O2, C4F8, N2 등의 가스를 사용하여 식각한 비아홀 및 트랜치의 프로파일(profile)의 특성을 살펴본다.
도 6의 (a)은 저유전 물질인 흑다이아몬드막(40)을 포함한 적층구조에서의 비아홀(50) 식각 후의 SEM(scanning electron microscope) 이미지를 나타낸다. 일반적으로 2중 다마신 공정에 있어 저유전 물질의 경도가 6.3 Gpa로써 기존에 층간 절연물질로 사용한 FSG(Fluorine doped Silicate Glass)의 71.7 Gpa 값과 비교하여 매우 낮기 때문에 보잉(vowing) 같은 현상이 발생할 수 있으나, 도 6 (a)의 비아홀(50) 이미지에는 나타나지 않으며 최적의 비아홀(50) 프로파일을 볼 수 있다. 또한, 도 6의 (b)는 트렌치(51) 식각 후의 SEM 이미지로 역시 저유전 물질인 흑다이아몬드막(40)에 대해서 특별한 문제 없이 식각되어 최적의 프로파일을 보여주고 있다.
다음으로, 저유전 물질의 세척 공정을 NE14 용액으로 처리한 결과를 살펴보면, 도 7(a)에서 같은, 트렌치(51) 주위에 잔존하는 다량의 잔유물(residual, 63)을 제거할 수 있다. 단지, 에싱 공정만을 진행했을 때는 트렌치(51) 주위에 다량의 잔유물(63)이 잔존하였으나, 도 7(b)과 같이, 이를 NE14 용액으로 처리함으로써 이들 잔유물(63)을 제거함은 물론 깨끗한 표면을 얻을 수 있음을 볼 수 있다. 또한, 도 8은 NE14 처리 공정을 진행한 비아홀에 대한 컨택 저항 결과를 보여준다. 0.16 ㎛ ~ 0.22 ㎛ 범위의 홀 크기에 대하여 컨택 저항이 모두 적은 것을 볼 수 있다. 이는 각각의 식각 공정 즉, RIE, 에싱, NE14 처리의 공정이 최적화되었음을 나타낸다.
다음으로, 도 9는 흑다이아몬드 저유전 물질인 흑다이아몬드막을 포함한 적층 구조에 대한 탄소 농도(carbon concentration)의 SIMS(secondary ion mass spectroscopy) 측정 결과를 나타낸다. 도 9의 (a)는 에싱 공정만을 진행 한 후의 저유전 물질인 흑다이아몬드막을 사용한 구리 금속 배선의 깊이 프로파일(depth profile)을 나타낸다. 여기서, 식각 및 에싱 공정의 플라즈마에 의한 표면의 손상으로 구리 농도의 양이 표면에서 감소함을 알 수 있다. 그러나, 도 9의 (b)는 에싱 공정 이후에 NE14 처리 공정을 진행함으로써, 저유전 물질인 흑다이아몬드막을 사용한 구리 금속 배선의 탄소 농도가 정상 상태로 회복되어 저유전 물질을 사용하는 궁극적 목표인 낮은 유전율을 유지할 수 있다.
이에 따라, 본 발명에서 사용한 흑다이아몬드막은 알킬기(alkyl group)를 포함하는 실리콘 산화막으로 낮은 유전율을 갖으며, 유기물 재료보다 열적 및 기계적 특성이 우수하다. 알킬기의 입체 장애(steric hindrance)는 박막 내에서 나노 보이드(nano-void)를 형성하기 때문에 저유전 상수를 갖을 수 있다. 이러한 이유는 옥사이드의 경우 실리콘-산소가 완전하게 서로 결합된 형태, 즉 실리콘-산소의 네트워크 구성으로 이루어져 있다. 이러한 구조에서는 실리콘-산소 결합의 내부의 크기가 nm이하의 크기로 매우 작다. 도 10을 참조하면, 흑다이아몬드막은 증착 과정에서 불규칙한 반응에 의하여 형성되는 실리콘-메틸(CH3)에 의하여 실리콘-산소의 네트워크 구성이 깨어지게 되고 이러한 반응과정에 의하여 내부에 나노 크기의 구멍이 형성되는 것으로 알려져 있다. 이것은 수소(H)원자 두 개 정도를 항상 갖고 다니는 탄소(C)원자의 영향으로 중간 중간에 네트워크 구성이 끊어질 수 있다. 이렇게 해서 실리콘-산소 네트워크 구성이 끊어지면, 그 내부의 크기가 수 nm정도의 크기가 되어 전체적으로 박막의 밀도를 감소시키게 하는 결과를 낳는다. 이러한 영향으로 박막 전체의 분극률을 떨어뜨려 기존의 옥사이드에 비해 훨씬 적은 k = 2.3 ~ 2.6 정도의 유전상수를 갖는 저유전 박막이 형성된다. 따라서, 이 박막의 유전상수는 알킬기의 밀도에 의존하며, 알킬기가 과다할 경우 열적, 역학적인 안정성이 약화된다
도 11는 NE14 처리 공정의 유-무에 따른 수율의 결과를 나타내고 있다. 이는 NE14 처리 공정에 의해 에싱 공정 후에 잔재하고 있는 잔유물을 효과적으로 제거함으로써 기인하는 것으로 사료된다.
본 발명에 따른 구리 금속 배선 형성 방법은 층간 절연물질로 저유전 물질인 흑다이아몬드막를 이용함으로써, 열적 및 기계적 특성이 우수한 층간 절연층을 포함하는 구리 금속 배선을 형성할 수 있다.
또한, 본 발명에 따른 구리 금속 배선 형성 방법은 이중 주파수를 사용하는 RIE 방법에 의한 식각 공정을 이용하여 비아홀 및 트랜치을 식각함으로써, 최적화된 식각 프로파일을 얻을 수 있다.
또한, 본 발명에 따른 구리 금속 배선 형성 방법에서 NE14 처리를 하여 저유전 물질인 흑다이아몬드막을 사용한 구리 금속 배선의 탄소 농도을 정상 상태로 회복함으로써, 낮은 유전 상수 값을 확보할 수 있었다.
지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.

Claims (5)

  1. (a) 반도체 기판 위에 실리콘 카바이드막을 형성하는 단계와,
    (b) 상기 실리콘 카바이드막 위에 흑다이아몬드막을 형성하는 단계와,
    (c1) 상기 흑다이아몬드막 위에 비아홀 형성용 제1 포토레지스트 패턴을 형성하는 단계와,
    (c2) 상기 제1 포토레지스트 패턴을 식각 마스크로 하여 상기 실리콘 카바이드가 노출될 때까지 상기 흑다이아몬드막을 2중 주파수를 이용한 반응성 이온 식각법에 의해 식각함으로써 비아홀을 형성하는 단계와,
    (c3) 상기 제1 포토레지스트 패턴을 제거하는 단계와,
    (c4) 상기 흑다이아몬드막 위에 상기 비아홀을 노출시키는 오프닝을 가진 트렌치 형성용 제2 포토레지스트 패턴을 형성하는 단계와,
    (c5) 상기 제2 포토레지스트 패턴을 식각마스크로 하여 상기 흑다이이몬드막을 식각하여 트렌치를 형성하는 단계와,
    (c6) 상기 제2 포토레지스트 패턴을 제거하는 단계와,
    (c7) NE14 용액을 이용하여 상기 기판을 세정하는 단계와,
    (d) 상기 비아홀 및 상기 트렌치가 형성된 상기 흑다이아몬드막 위에 구리 확산방지막을 형성하는 단계와,
    (e) 상기 구리 확산방지막 위에 구리 시드층을 형성하는 단계와,
    (f) 상기 구리 시드층 위에 전기도금법을 이용하여 구리 금속층을 형성하는 단계를 포함하는 것을 특징으로 하는 구리 금속배선 형성 방법.
  2. 삭제
  3. 제 1 항에서, 상기 (c2)단계에서 상기 2중 주파수를 이용한 반응성 이온 식각법은 2MHz와 27MHz의 이중 주파수를 이용하고 Ar, CH2F2, CF4, O2, C4F8, 및 N2를 이용하여 수행되는 것을 특징으로 하는 구리 금속배선 형성 방법.
  4. 삭제
  5. 삭제
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100815946B1 (ko) 2006-12-29 2008-03-21 동부일렉트로닉스 주식회사 반도체 소자
WO2023249418A1 (ko) * 2022-06-21 2023-12-28 성균관대학교산학협력단 중합체 박막, 이를 이용한 확산 방지막 및 그 제조 방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10181443B2 (en) * 2013-02-04 2019-01-15 Taiwan Semiconductor Manufacturing Company Limited Support structure for barrier layer of semiconductor device
US8927420B2 (en) * 2013-02-04 2015-01-06 Taiwan Semiconductor Manufacturing Company Limited Mechanism of forming semiconductor device having support structure

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6946716B2 (en) * 1995-12-29 2005-09-20 International Business Machines Corporation Electroplated interconnection structures on integrated circuit chips
US6686293B2 (en) * 2002-05-10 2004-02-03 Applied Materials, Inc Method of etching a trench in a silicon-containing dielectric material
JP4338495B2 (ja) * 2002-10-30 2009-10-07 富士通マイクロエレクトロニクス株式会社 シリコンオキシカーバイド、半導体装置、および半導体装置の製造方法
TW200428586A (en) * 2003-04-08 2004-12-16 Matsushita Electric Ind Co Ltd Electronic device and the manufacturing method thereof
US6872657B2 (en) * 2003-08-08 2005-03-29 Agency For Science, Technology And Research Method to form copper seed layer for copper interconnect
KR100593737B1 (ko) * 2004-01-28 2006-06-28 삼성전자주식회사 반도체 소자의 배선 방법 및 배선 구조체
KR100593446B1 (ko) * 2004-05-19 2006-06-28 삼성전자주식회사 유기성 플루오라이드 계열 완충 용액을 사용해서 반도체장치를 제조하는 방법들
JP2006019480A (ja) * 2004-07-01 2006-01-19 Nec Electronics Corp 半導体装置の製造方法
JP4032058B2 (ja) * 2004-07-06 2008-01-16 富士通株式会社 半導体装置および半導体装置の製造方法
KR100876532B1 (ko) * 2004-08-27 2008-12-31 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
US7244311B2 (en) * 2004-10-13 2007-07-17 Lam Research Corporation Heat transfer system for improved semiconductor processing uniformity
US20060163731A1 (en) * 2005-01-21 2006-07-27 Keishi Inoue Dual damascene interconnections employing a copper alloy at the copper/barrier interface
US20060216929A1 (en) * 2005-03-28 2006-09-28 Hyun-Mog Park Etch stopless dual damascene structure and method of fabrication

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100815946B1 (ko) 2006-12-29 2008-03-21 동부일렉트로닉스 주식회사 반도체 소자
WO2023249418A1 (ko) * 2022-06-21 2023-12-28 성균관대학교산학협력단 중합체 박막, 이를 이용한 확산 방지막 및 그 제조 방법

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