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KR100582481B1 - 전자 디바이스 재료의 제조 방법 - Google Patents

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KR100582481B1
KR100582481B1 KR1020037009815A KR20037009815A KR100582481B1 KR 100582481 B1 KR100582481 B1 KR 100582481B1 KR 1020037009815 A KR1020037009815 A KR 1020037009815A KR 20037009815 A KR20037009815 A KR 20037009815A KR 100582481 B1 KR100582481 B1 KR 100582481B1
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electronic device
film
sio
insulating film
substrate
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수가와라다쿠야
나카니시도시오
오자키시게노리
마츠야마세이지
무라카와시게미
다다요시히데
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동경 엘렉트론 주식회사
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Abstract

본 발명은 전기적 특성이 우수한 절연층이나 반도체층을 구비한 고품질의 MOS형 반도체 등의 전자 디바이스 재료의 제조 방법을 제공하는 것을 목적으로 한다. 단결정 실리콘을 주성분으로 하는 피처리 기체 상에 CVD 처리를 실시하여 절연막을 형성하는 공정과, 상기 피처리 기체를, 복수의 슬롯이 있는 평면 안테나 부재(SPA)를 통해 처리 가스에 마이크로파를 조사함으로써 생성한 플라즈마에 노출시키고, 이 플라즈마를 이용하여 상기 절연막을 개질하는 공정을 포함한다.

Description

전자 디바이스 재료의 제조 방법{METHOD OF PRODUCING ELECTRONIC DEVICE MATERIAL}
본 발명은 반도체 또는 전자 디바이스 재료의 제조에 적합한 제조 방법에 관한 것이다. 본 발명에 따른 전자 디바이스 재료의 제조 방법은, 예컨대 MOS형 반도체 구조를 형성하는 데 적합하게 사용될 수 있다.
종래부터, 반도체 또는 반도체 재료를 구성하는 복수의 층을 형성하는 데 있어서는, 각종의 층형성 기술이 사용되어 왔다. 이들 층형성 기술의 대표적인 것으로는, 예컨대 진공 증착, 스퍼터링 및 CVD(화학적 기상 성장)법을 들 수 있다. 이들 층형성 기술 중에서도, CVD법은 층형성의 성막 속도가 빠르고, 비교적 단시간에 성막할 수 있는 특징을 갖기 때문에, MOS형 반도체 장치를 비롯한 각종의 반도체 또는 전자 디바이스 재료의 제조의 경우에, 다수의 공정에서 사용되고 있다.
본 발명의 제조 방법은 전자 디바이스 재료의 제조에 일반적으로 널리 사용될 수 있지만, 여기서는 설명의 편의를 위해, 플래시 메모리라 불리는 불휘발성 메모리의 일 형태인 EPROM을 예로 하여 본 발명의 배경이 되는 기술을 설명한다.
EPROM은 예컨대 도 12에 도시한 바와 같은 다층 구조를 갖는다.
도 12를 참조하면, 이 EPROM 다층 구조에 있어서는, p형 단결정 실리콘으로 이루어진 피처리 기체(100) 상에 SiO2로 이루어진 절연층(101)과 다결정 실리콘으로 이루어진 반도체층(102, 103)이 소정의 패턴을 형성하면서 교호(交互)식으로 적층된 층과, 그 위에 퇴적된 금속(알루미늄, 구리 등)으로 이루어진 금속층(104)으로 구성되어 있다.
이러한 반도체 장치에 있어서는, 다결정 실리콘으로 이루어진 반도체층(102, 103)이나 층간의 SiO2층을 형성하기 위해서, 전술한 CVD법이 널리 이용되고 있다.
그러나, CVD법에 의해 성막된 층은 표면 조도, 막중 결함이 비교적 많고, 댕글링 본드(dangling bond)라 불리는 원자 결합 손이 막 내부를 향해 형성되는 경향이 있다. 이 댕글링 본드가 막 내부를 향해 형성되어 있으면, 이 층의 내부 및 인접 층에서의 전자 흐름에 영향을 끼쳐서, 층으로서의 전기 특성이 열화되거나, 나아가서는 전자 디바이스 자체의 품질이 저하된다고 하는 문제가 생길 가능성이 있다.
본 발명의 목적은 전술한 종래의 문제를 해결할 수 있는 전자 디바이스 재료의 제조 방법을 제공하는 것에 있다.
본 발명의 다른 목적은 전자 디바이스(예컨대 반도체)를 구성하는 층의 전기적 특성을 개량하여, 우수한 품질의 전자 디바이스를 제조할 수 있는 제조 방법을 제공하는 것에 있다.
본 발명의 또 다른 목적은 전기적 특성이 우수한 절연층이나 반도체층을 갖 춘 고품질의 전자 디바이스 재료(예컨대 MOS형 반도체)의 제조 방법을 제공하는 것에 있다.
본 발명에 따른 전자 디바이스 재료의 제조 방법은, 전자 디바이스용 기판과, 이 기판 상에 배치된 절연막을 적어도 포함하는 피처리 기체를, 복수의 슬롯이 있는 평면 안테나 부재를 통한 마이크로파 조사(照射)에 기초하여 처리 가스로부터 생성된 플라즈마에 노출시켜, 상기 절연막을 개질하는 공정을 포함한다.
본 발명에 따르면, 전자 디바이스용 기판과, 이 기판 상에 배치된 제1 SiO2막과, 이 제1 SiO2막 상에 배치된 제1 다결정 실리콘층과, 제1 다결정 실리콘층 상에 배치된 제2 SiO2막을 적어도 포함하는 피처리 기체를, 복수의 슬롯이 있는 평면 안테나 부재를 통한 마이크로파 조사에 기초하여 처리 가스로부터 생성된 플라즈마에 노출시켜, 상기 제2 SiO2막을 개질하는 공정을 포함하는 전자 디바이스 재료의 제조 방법이 또한 제공된다.
본 발명에 따르면, 전자 디바이스용 기판과, 이 기판 상에 배치된 절연막을 적어도 포함하는 피처리 기체를, 복수의 슬롯이 있는 평면 안테나 부재를 통해 처리 가스에 마이크로파를 조사함으로써 생성된 플라즈마에 노출시키고, 이 플라즈마를 이용하여 상기 절연막을 개질하는 공정과, 상기 절연막 상에 금속층을 형성하는 공정을 포함하는 전자 디바이스 재료의 제조 방법이 또한 제공된다.
도 1은 본 발명의 전자 디바이스 제조 방법을 실시하기 위한 제조 장치의 개 략도(모식 평면도)이고,
도 2는 본 발명의 전자 디바이스 제조 방법에 사용할 수 있는 슬롯 플레인 안테나(Slot Plane Antenna; 이하 「SPA」라고 약기함) 플라즈마 처리 유닛의 일례를 도시하는 모식적인 수직 단면도이고,
도 3은 본 발명의 전자 디바이스 제조 장치에 사용할 수 있는 SPA의 모식 평면도이고,
도 4는 본 발명의 전자 디바이스 제조 방법에 사용할 수 있는 CVD 처리 유닛의 모식적인 수직 단면도이고,
도 5는 본 발명의 제조 방법에 있어서의 각 공정의 일례를 도시하는 플로 차트이고,
도 6은 본 발명의 제조 방법에 따른 플래시 메모리의 제조 도중의 상태의 일례를 도시하는 모식적인 수직 단면도이고,
도 7은 본 발명의 제조 방법에 따른 플래시 메모리의 제조 도중의 상태의 일례를 도시하는 모식적인 수직 단면도이고,
도 8은 본 발명의 제조 방법에 따른 플래시 메모리의 제조 도중의 상태의 일례를 도시하는 모식적인 수직 단면도이고,
도 9는 각종 처리 조건과 그 처리 조건으로 얻어지는 절연막의 품질 특성을 비교한 그래프이고,
도 10은 본 발명의 제2 실시 형태에 따른 논리 디바이스의 제조 공정의 일례를 도시하는 플로 차트이고,
도 11은 본 발명의 제2 실시 형태에 따른 논리 디바이스의 제조 공정의 일례를 도시하는 모식적인 수직 단면도이고,
도 12는 전형적인 플래시 메모리의 모식적인 수직 단면도이다.
상기 도면에 있어서, 사용된 부호는, 20 : 웨이퍼(피처리 기체), 60 : SPA(평면 안테나 부재), 23 : 절연막(제1 SiO2막), 32 : 플라즈마 처리 유닛(프로세스 챔버), 33 : CVD 처리 유닛(프로세스 챔버), 47 : 가열 반응로를 각각 의미한다.
이하, 필요에 따라 도면을 참조하면서, 본 발명을 상세히 설명한다. 이하의 기재에 있어서 양비(量比)를 나타내는 「부」 및 「%」는 특별히 한정하지 않는 한은 질량을 기준으로 한다.
(전자 디바이스 재료의 제조 방법)
본 발명의 전자 디바이스 재료의 제조 방법은, 전자 디바이스용 재료의 층과, 그 층 상에 배치된 절연막을 적어도 포함하는 피처리 기체를, 복수의 슬롯이 있는 평면 안테나 부재를 통한 마이크로파 조사에 기초하여 처리 가스로부터 생성한 플라즈마에 노출시켜, 상기 절연막을 개질하는 공정을 적어도 포함한다.
(전자 디바이스용 재료)
본 발명에 있어서 사용 가능한 전자 디바이스용 재료는 특별히 제한되지 않으며, 공지의 전자 디바이스용 재료의 1종 또는 2종 이상의 조합으로부터 적절하게 선택하여 사용하는 것이 가능하다. 이러한 전자 디바이스용 재료의 예로는, 예컨 대 반도체 재료, 액정 디바이스 재료 등을 들 수 있다. 반도체 재료의 예로는, 실리콘을 주성분으로 하는 재료(단결정 실리콘, 폴리실리콘, 비정질 실리콘 등) 실리콘 질화막을 주성분으로 하는 재료, 실리콘 게르마늄을 주성분으로 하는 재료 등을 들 수 있다.
(절연막)
상기 전자 디바이스용 재료의 층 상에 배치되는 절연막은 특별히 제한되지 않으며, 공지의 전자 디바이스용 절연막의 1종 또는 2종 이상의 조합으로부터 적절하게 선택하여 사용하는 것이 가능하다. 이러한 절연막의 예로는, 예컨대 실리콘 산화막(SiO2), 실리콘 질화막(SiN) 등을 들 수 있다. 열이력 및 생산성의 관점에서, 실리콘 산화막은 CVD에 의해 형성된 막인 것이 바람직하다.
(처리 가스)
본 발명에 있어서 사용 가능한 처리 가스는 특별히 제한되지 않으며, 전자 디바이스 제조에 사용 가능한 공지의 처리 가스의 1종 또는 2종 이상의 조합으로부터 적절하게 선택하여 사용하는 것이 가능하다. 이러한 처리 가스의 예로는, 예컨대 희가스와 산소(O2), 또는 희가스와 질소(N2)와 수소(H2)를 함유하는 혼합 가스를 들 수 있다.
(희가스)
본 발명에 있어서 사용 가능한 희가스는 특별히 제한되지 않으며, 전자 디바이스 제조에 사용 가능한 공지의 희가스의 1종 또는 2종 이상의 조합으로부터 적절 하게 선택하여 사용하는 것이 가능하다. 이러한 처리 가스의 예로는, 예컨대 크립톤(Kr), 크세논(Xe), 헬륨(He) 또는 아르곤(Ar)을 들 수 있다.
본 발명의 절연막 개질에 있어서는, 형성되어야 할 개질막의 특성의 관점에서는 하기의 개질 조건을 적합하게 사용할 수 있다.
O2 : 1∼1000 sccm, 보다 바람직하게는 10∼500 sccm
희가스(예컨대, Kr, Ar, He 또는 Xe) : 200∼3000 sccm, 보다 바람직하게는 500∼2000 sccm,
H2 : 1∼200 sccm, 보다 바람직하게는 1∼50 sccm,
온도 : 실온(25℃)∼700℃, 보다 바람직하게는 실온∼500℃
압력 : 20∼5000 mTorr, 보다 바람직하게는 20∼3000 mTorr, 특히 바람직하게는 50∼2000 mTorr
마이크로파 : 0.5∼5 W/cm2, 보다 바람직하게는 1∼4 W/cm2
(적합한 조건의 예)
본 발명의 제조 방법에 있어서, 형성되어야 할 개질의 특성의 관점에서는 하기의 조건을 적합한 예로서 들 수 있다.
처리 가스의 적합한 일례 : 유량 10∼500 sccm의 O2 혹은 N2 및 유량 500∼2000 sccm의 Kr, He, Xe 또는 Ar을 함유하는 가스.
SiO2막의 처리 조건의 적합한 일례 : 실온∼500℃의 온도.
SiO2막의 처리 조건의 적합한 일례 : 2.7∼270 Pa(20∼2000 mTorr)
SiO2막의 형성 조건의 적합한 일례 : 플라즈마가 1∼4 W/cm2의 출력으로 형성되는 것.
(다결정 실리콘층 상의 SiO2막을 개질하는 형태)
본 발명의 다른 형태의 제조 방법은, 전자 디바이스용 기판과, 이 기판 상에 배치된 제1 SiO2막과, 이 제1 SiO2막 상에 배치된 제1 다결정 실리콘층과, 제1 다결정 실리콘층 상에 배치된 제2 SiO2막을 적어도 포함하는 피처리 기체를, 복수의 슬롯이 있는 평면 안테나 부재를 통한 마이크로파 조사에 기초하여 처리 가스로부터 생성된 플라즈마에 노출시켜, 상기 제2 SiO2막을 개질하는 공정을 적어도 포함한다. 이러한 다결정 실리콘층 상에 배치된 SiO2막을 개질한 경우에는, 동작 신뢰성의 향상이라는 이점을 얻을 수 있다.
이와 같이 개질한 상기 제2 SiO2막 상에 제2 다결정 실리콘층을, 예컨대 플래시 메모리용의 컨트롤 게이트 전극으로서 형성하여도 좋다. 제2 SiO2막은 다른 절연막(SiN이나, SiN과 SiO2의 적층 구조)이라도 좋다. 이러한 개질 SiO2막 상에 제2 다결정 실리콘층을 형성한 경우, 동작 신뢰성의 향상이라는 이점을 또한 얻을 수 있다.
전술한 제1 다결정 실리콘층, 제2 SiO2막 및/또는 제2 다결정 실리콘층을 CVD에 의해 형성한 경우에는 열이력의 저감 등의 이점을 추가로 얻을 수 있다. 생산성의 관점에서는, 이들 제1 다결정 실리콘층, 제2 SiO2막 및 제2 다결정 실리콘층의 전부를 CVD에 의해 형성하는 것이 가장 바람직하다.
전술한 형태의 전자 디바이스 재료의 제조 방법에 있어서, 상기 제1 다결정 실리콘층을 형성하는 공정과, 상기 제1 다결정 실리콘층 상에 제2 SiO2막을 형성하는 공정과의 사이 및/또는 상기 제2 다결정 실리콘층을 형성한 후에, 상기 피처리 기체를, 복수의 슬롯이 있는 평면 안테나 부재를 통해 처리 가스에 마이크로파를 조사함으로써 생성한 플라즈마에 노출시키고, 이 플라즈마를 이용하여 상기 제1 또는 제2 다결정 실리콘층을 개질하는 공정을 더 포함하여도 좋다. 이와 같이, 추가로 평면 안테나 부재를 통한 마이크로파 조사에 기초하여 처리 가스로부터 생성한 플라즈마에 노출시키는 추가적인 공정도 포함함으로써, 제1 및 제2 다결정 실리콘층의 표면이 평활해지고, 제2 Si02막의 신뢰성 향상을 기대할 수 있다. 또한, 본 공정에 의해 제1, 제2 다결정 실리콘의 내산화성을 향상시킴으로써, 후속 공정에 있어서의 다결정 실리콘의 면적 변동의 억제를 기대할 수 있다. 또한, 본 공정에 있어서 다결정 실리콘 표면을 SPA를 통해 생성한 처리 가스 플라즈마를 이용하여 산화시킴으로써, 제2 SiO2를 형성하는 것도 가능하다. 이 공정은 저온에서 처리를 행하는 것이 가능하다. 통상의 열산화 공정에서는 고온에 의해 디바이스 특성이 열화될 우려가 있지만, 본 공정을 이용하면 열공정에 의한 디바이스 특성의 열화(도펀트의 확산 등)를 억제하면서 산화막을 형성하는 것이 가능해진다.
(개질 절연층 상에 금속층을 형성하는 형태)
본 발명에 있어서의 또 다른 전자 디바이스 재료의 제조 방법은, 전자 디바이스용 재료의 층과, 이 층 상에 배치된 절연막(예컨대, 게이트 절연막)을 적어도 포함하는 피처리 기체를, 복수의 슬롯이 있는 평면 안테나 부재를 통한 마이크로파 조사에 기초하여 처리 가스로부터 생성한 플라즈마에 노출시켜, 상기 절연막을 개질하는 공정과: 상기 절연막 상에 금속층을 형성하는 공정을 적어도 포함한다. 이와 같이 개질한 절연막 상에 금속층을 형성한 경우에는, 동작 신뢰성의 향상이나 누설의 저감이라는 이점을 얻을 수 있다.
(절연막의 재료)
상기 전자 디바이스의 제조 방법에 있어서, 상기 절연막(예컨대 게이트 절연막)으로는, 종래부터 사용되고 있는 저유전율의 SiO2, SiON, SiN이나 유전율이 높은 Al2O3, ZrO2, HfO2, Ta2O5 및 ZrSiO, HfSiO 등의 실리케이트나 ZrAlO 등의 알루미네이트로 이루어진 군에서 선택되는 1 또는 2 이상의 것을 들 수 있다.
(평면 안테나 부재)
본 발명의 전자 디바이스 재료의 제조 방법에 있어서는, 복수의 슬롯이 있는 평면 안테나 부재를 통해 마이크로파를 조사함으로써 전자 온도가 낮고 또한 고밀도인 플라즈마를 형성하고, 이 플라즈마를 이용하여 막의 개질을 행하기 때문에, 플라즈마 손상이 작고, 또한 저온에서 반응성이 높은 프로세스가 가능해진다.
본 발명에 따른 개질이 실시된 막은, 상기 복수의 슬롯이 있는 평면 안테나 부재를 통해 마이크로파를 조사함으로써 얻은, 전자 온도가 낮고 또한 고밀도인 플라즈마를 이용하여 개질되기 때문에, 막 내부의 댕글링 본드가 이상적인 형태로 종단된다. 그 결과, 막 자체의 절연 특성이 향상되고, 나아가서는 특성이 우수한 전자 디바이스 재료(예컨대 반도체 재료)를 얻을 수 있다. 또한, 웨이퍼 온도, 챔버 온도를 저온으로 사용할 수 있기 때문에, 에너지 절약 프로세스가 가능하다.
(적합한 플라즈마)
본 발명에 있어서 적합하게 사용 가능한 플라즈마의 특성은 다음과 같다.
전자 온도: 0.5∼2.0 eV
밀도: 1E10∼5E12 cm-3
플라즈마 밀도의 균일성: ± 10% 이내
본 발명에 따르면, 양질의 개질 절연막을 형성할 수 있다. 따라서, 이 개질 절연막 상에 다른 층(예컨대, 전극층)을 형성함으로써, 특성이 우수한 반도체 장치의 구조를 형성하는 것이 용이하다.
(절연막의 적합한 특성)
본 발명에 따르면, 다음과 같이 적합한 특성을 갖는 개질 절연막을 용이하게 형성할 수 있다.
누설 전류의 저감: 디바이스의 저소비 전력화
플래시 메모리에 응용함으로써 긴 수명의 기억 유지 능력
신뢰성의 향상 : 동작 횟수의 증대에 따른 열화를 억제
(반도체 구조의 적합한 특성)
본 발명의 방법의 적용 가능한 범위는 특별히 제한되지 않지만, 본 발명에 의해 형성할 수 있는 양질의 개질 절연막은 플래시 메모리 구조의 절연막으로서 특히 적합하게 이용될 수 있다.
본 발명에 따르면, 다음과 같이 적합한 특성을 갖는 플래시 메모리 구조를 용이하게 제조할 수 있다. 또한, 본 발명에 의해 개질한 절연막의 특성을 평가할 때에는, 예컨대 문헌(IEEE TRANSACTI0NS 0N ELECTR0N DEVICES, Vol 46, No. 9, 1999년 9월 PP1866-1871)에 기재된 바와 같은 표준 플래시 메모리를 형성하고, 그 플래시 메모리의 특성을 평가함으로써, 상기 절연막 자체의 특성 평가로 바꿀 수 있다. 이는, 이러한 표준 플래시 메모리 구조에 있어서는, 그 구조를 구성하는 절연막의 특성이 플래시 메모리 특성에 강한 영향을 끼치기 때문이다.
특성: 높은 반복 동작 안정성
(전자 디바이스 재료 제조의 형태)
이하에 본 발명에 있어서의 하나의 형태에 대해서 설명한다.
우선, 본 발명에 따른 플래시 메모리를 제조하는 방법에 사용할 수 있는 전자 디바이스 재료의 제조 장치에 대해서 설명한다.
도 1은 본 발명의 전자 디바이스 재료의 제조 방법을 실시하기 위한 전자 디바이스(반도체 장치) 제조 장치(30)의 전체 구성의 일례를 도시하는 개략도(모식 평면도)이다.
도 1에 도시한 바와 같이, 이 반도체 제조 장치(30)의 대략 중앙에는 웨이퍼(W; 도 2)를 반송하기 위한 반송실(31)이 마련되어 있고, 이 반송실(31)의 주위를 둘러싸도록, 웨이퍼에 각종의 처리를 행하기 위한 플라즈마 처리 유닛(32), CVD 처리 유닛(33), 각 처리실 사이의 연통/차단을 조작하기 위한 2기의 로드록 유닛(34, 35), 각종의 가열 조작을 행하기 위한 가열 유닛(36), 그리고 웨이퍼에 각종의 가열 처리를 행하기 위한 가열 반응로(47)가 마련되어 있다. 또한, 가열 반응로(47)는 상기 반도체 제조 장치(30)와는 별개로 독립적으로 설치하여도 좋다.
로드록 유닛(34, 35)의 좌우에는 각종의 예비 가열 또는 냉각 조작을 행하기 위한 예비 가열 유닛(45)과 냉각 유닛(46)이 각각 마련되어 있다.
반송실(31)의 내부에는 반송 아암(37, 38)이 마련되어 있어서, 상기 각 유닛(32∼36) 사이에서 웨이퍼(W; 도 2)를 반송할 수 있다.
로드록 유닛(34, 35)의 도면 중 전방측에는 로더 아암(41, 42)이 마련되어 있다. 이들 로더 아암(41, 42)은 추가로 그 전방측에 마련된 카세트 스테이지(43)상에 세팅된 4대의 카세트(44) 사이에서 웨이퍼(W)를 출납할 수 있다.
또한, 이들 플라즈마 처리 유닛(32) 및 CVD 처리 유닛(33)은 호환성이 있어서, 플라즈마 처리 유닛(32)과 CVD 처리 유닛(33)을 교체하는 것도 가능하고 및/또는 플라즈마 처리 유닛(32)이나 CVD 처리 유닛(33)의 위치에 1기 또는 2기의 싱글 챔버형 CVD 처리 유닛이나 플라즈마 처리 유닛을 세팅하는 것도 가능하다.
(플라즈마 처리의 일 형태)
도 2는 본 발명의 처리에 사용 가능한 플라즈마 처리 유닛(32)의 모식적인 수직 단면도이다.
도 2를 참조하면, 참조 번호 50은 예컨대 알루미늄으로 형성된 진공 용기이다. 이 진공 용기(50)의 상면에는 기판(예컨대 웨이퍼 W)보다도 큰 개구부(51)가 형성되어 있고, 이 개구부(51)를 막도록, 예컨대 석영이나 산화알루미늄 등의 유전체로 구성된 평평한 원통 형상의 상판(54)이 설치되어 있다. 이 상판(54)의 하면인 진공 용기(50)의 상부측 측벽에는, 예컨대 그 주위 방향을 따라 균등하게 배치한 16 지점의 위치에 가스 공급관(72)이 설치되고, 이 가스 공급관(72)으로부터 O2나 희가스, N2 및 H2 등에서 선택된 1종 이상을 포함하는 처리 가스가 진공 용기(50)의 플라즈마 영역(P) 근방에 고르고 균등하게 공급되도록 되어 있다.
상판(54)의 외측에는, 복수의 슬롯이 있는 평면 안테나 부재, 예컨대 강판으로 형성된 슬롯 플레인 안테나(Slot Plane Antenna; SPA; 60)를 통하여, 고주파 전원부를 이루고 예컨대 2.45 GHz의 마이크로파를 발생시키는 마이크로파 전원부(61)에 접속된 도파로(63)가 마련되어 있다. 이 도파로(63)는 SPA(60)에 하측 연부가 접속된 편평한 원형 도파관(63A)과, 이 원형 도파관(63A)의 상면에 일단측이 접속된 원통형 도파관(63B)과, 이 원통형 도파관(63B)의 상면에 접속된 동축 도파 변환기(63C)와, 이 동축 도파 변환기(63C)의 측면에 직각으로 일단측이 접속되고, 타단측이 마이크로파 전원부(61)에 접속된 장방형 도파관(63D)을 조합하여 구성된다.
여기서, 본 발명에 있어서는, UHF와 마이크로파를 포함하여 고주파 영역이라 부르는 것으로 한다. 즉, 고주파 전원부로부터 공급되는 고주파 전력은 300 MHz 이상의 UHF나 1 GHz 이상의 마이크로파를 포함한 300 MHz 이상 2500 MHz 이하의 것으로 하고, 이들 고주파 전력에 의해 발생되는 플라즈마를 고주파 플라즈마라고 부르는 것으로 한다.
상기 원통형 도파관(63B)의 내부에는, 도전성 재료로 이루어진 축부(62)가 그 일단측이 SPA(60)의 상면의 대략 중앙에 접속되고, 타단측이 원통형 도파관(63B)의 상면에 접속되도록 동축형으로 설치되어 있고, 이에 따라 그 도파관(63B)은 동축 도파관으로서 구성되어 있다.
또한, 진공 용기(50) 내에는 상판(54)과 대향하도록 웨이퍼(W) 적재대(52)가 설치되어 있다. 이 적재대(52)에는 도시하지 않은 온도 조절부가 내장되어 있고, 이로 인해 그 적재대(52)는 열판으로서 기능하도록 되어 있다. 또한, 진공 용기(50)의 저부에는 배기관(53)의 일단측이 접속되어 있고, 이 배기관(53)의 타단측은 진공 펌프(55)에 접속되어 있다.
(SPA의 일 형태)
도 3은 본 발명의 전자 디바이스 재료의 제조 장치에 사용할 수 있는 SPA(60)의 일례를 도시하는 모식 평면도이다.
상기 도 3에 도시한 바와 같이, 이 SPA(60)의 표면에는 복수의 슬롯(60a, 60a, …)이 동심 원형으로 형성되어 있다. 각 슬롯(60a)은 대략 사각형의 관통된 홈으로서, 인접 슬롯끼리는 서로 직교하여 대략 알파벳 「T」자를 형성하도록 마련되어 있다. 슬롯(60a)의 길이나 배열 간격은 마이크로파 전원부(61)로부터 발생한 마이크로파의 파장에 따라 결정된다.
(CVD 처리 유닛의 일 형태)
도 4는 본 발명의 전자 디바이스 재료의 제조 장치에 사용할 수 있는 CVD 처리 유닛(33)의 일례를 도시하는 모식적인 수직 단면도이다.
도 4에 도시한 바와 같이, CVD 처리 유닛(33)의 처리실(82)은 예컨대 알루미늄 등으로 기밀 가능한 구조로 형성되어 있다. 이 도 4에서는 생략되어 있지만, 처리실(82) 내에는 가열 기구나 냉각 기구가 마련되어 있다.
도 4에 도시한 바와 같이, 처리실(82)에는 상부 중앙에 가스를 도입하는 가스 도입관(83)이 접속되어 있으며, 처리실(82) 내부와 가스 도입관(83) 내부가 연통되어 있다. 또한, 가스 도입관(83)은 가스 공급원(84)에 접속되어 있다. 그리고, 가스 공급원(84)으로부터 가스 도입관(83)에 가스가 공급되고, 가스 도입관(83)을 통해 처리실(82) 내에 가스가 도입된다. 이러한 가스로서는, 게이트 전극 형성의 원료가 되는, 예컨대 실란 등의 각종 가스(전극 형성 가스)를 이용할 수 있고, 필요에 따라 불활성 가스를 캐리어 가스로서 이용할 수도 있다.
처리실(82)의 하부에는 처리실(82) 내의 가스를 배기하는 가스 배기관(85)이 접속되어 있고, 이 가스 배기관(85)은 진공 펌프 등으로 이루어진 배기 수단(도시하지 않음)에 접속되어 있다. 이 배기 수단에 의해 처리실(82) 내의 가스가 가스 배기관(85)으로부터 배기되어, 처리실(82) 내부는 원하는 압력으로 설정된다.
또한, 처리실(82)의 하부에는 웨이퍼(W)를 적재하는 적재대(87)가 배치되어 있다.
상기 도 4에 도시한 형태에 있어서는, 웨이퍼(W)와 대략 동일 직경 크기의 도시하지 않은 정전 척에 의해 웨이퍼(W)가 적재대(87) 상에 적재되어 있다. 이 적재대(87)에는 도시하지 않은 열원 수단이 내장되어 있어서, 적재대(87) 상에 적재된 웨이퍼(W)의 처리면을 원하는 온도로 조정할 수 있는 구조로 형성되어 있다.
이 적재대(87)는 필요에 따라 적재한 웨이퍼(W)를 회전시킬 수 있는 기구로 되어 있다.
도 4에 있어서, 적재대(87)의 우측 처리실(82) 벽면에는 웨이퍼(W)를 출납하기 위한 개구부(82a)가 마련되어 있고, 이 개구부(82a)는 게이트 밸브(98)를 도면 중 상하 방향으로 이동시킴으로써 개폐된다. 도 4에서, 게이트 밸브(98)의 더욱 우측에는 웨이퍼(W)를 반송하는 반송 아암(도시하지 않음)이 인접하게 설치되어 있고, 이 반송 아암은 개구부(82a)를 통해 처리실(82) 내에 출입하여 적재대(87) 상에 웨이퍼(W)를 적재하거나 처리 후의 웨이퍼(W)를 처리실(82)로부터 반출하도록 되어 있다.
적재대(87)의 상측에는 샤워 부재로서의 샤워 헤드(88)가 설치되어 있다. 이 샤워 헤드(88)는 적재대(87)와 가스 도입관(83) 사이의 공간을 구획하도록 형성되어 있고, 예컨대 알루미늄 등으로 형성되어 있다.
샤워 헤드(88)는 그 상부 중앙에 가스 도입관(83)의 가스 출구(83a)가 위치하도록 형성되고, 샤워 헤드(88)의 하부에 설치된 가스 공급 구멍(89)을 통해 처리실(82) 내에 가스가 도입된다.
(전자 디바이스 재료의 제조 형태)
다음에, 본 발명에 따른 전자 디바이스 재료의 제조 방법의 일 형태에 대해서 이하에 설명한다.
도 5는 본 형태에 따른 전자 디바이스 재료의 제조 방법의 플로 차트이며, 도 6 내지 도 8은 본 형태에 따른 플래시 메모리 셀의 각 제조 공정을 도시한 모식적인 수직 단면도이다.
이 형태에 있어서는, 우선 도 5 및 도 6b에 도시한 바와 같이, 피처리 기체로서의 p형 Si로 이루어진 웨이퍼(W)에 선택적으로 이온 주입과 어닐링 공정에 의해 n+ 층인 매립형 데이터 라인(불순물 매립층; 22)을 형성한다(단계 1).
다음에, 도 6c에 도시한 바와 같이, 제1 절연막을 형성하기 위해서 웨이퍼(W)를 가열하거나 CVD 처리하여 표면을 처리하고, 웨이퍼(W) 전면에 SiO2막(제1 SiO2막; 23)을 형성한다(단계 2). 또한, 가열 산화에 의해 SiO2막(23)을 형성하는 경우에는 가열 유닛(36)이나 가열 반응로(47; 도 1)를 사용하고, CVD법에 의해 SiO2막(23)을 형성하는 경우에는 CVD 처리 유닛(33; 도 1)을 사용할 수 있다.
다음에, 도 6d에 도시한 바와 같이, 표면에 제1 SiO2막(23)이 형성된 웨이퍼(W)를 CVD 처리 유닛(33)의 챔버 내로 반입하고, 처리 가스, 예컨대 실란 가스의 존재 하에 가열하여 상기 제1 SiO2막(23) 표면에 다결정 실리콘층(제1 다결정 실리콘층; 24)을 형성한다(단계 3).
계속해서, 상기 제1 다결정 실리콘층을, 예컨대 포토리소그래피 및 드라이 에칭 기법에 의해 선택적으로 에칭하고 패터닝하여(단계 4), 도 7a에 도시한 바와 같이 상기 SiO2막(23) 상에 부유 게이트(Floating Gate; 25)를 형성한다.
계속해서, 다시 웨이퍼(W)를 CVD 처리 유닛(33; 도 1) 내로 반입하고, 웨이퍼(W) 표면 상에 CVD 처리를 실시하여, 도 7b에 도시한 바와 같이, 노출된 상기 부유 게이트(25) 상에 제2 SiO2층(26)을 제2 절연층으로서 형성한다(단계 5).
다음에, 이 웨이퍼(W)를 플라즈마 처리 유닛(32; 도 1) 내로 반입하고, 여기서 제2 SiO2층(26)에 플라즈마 처리를 실시하여, 제2 SiO2층(26)을 개질한다(단계 6).
즉, CVD 처리 유닛(33) 내에 반송 아암(37, 38)을 진입시켜 표면에 SiO2층이 형성된 웨이퍼(W)를 취출하고, 계속해서 플라즈마 처리 유닛(32) 내의 진공 용기(50)의 측벽에 마련된 게이트 밸브(도시하지 않음)를 개방하여 반송 아암(37, 38)에 의해 상기 웨이퍼(W)를 적재대(52) 상에 적재한다.
계속해서 게이트 밸브를 폐쇄하여 내부를 밀폐한 후, 진공 펌프(55)에 의해 배기관(53)을 통해 내부 분위기를 배기하여 소정의 진공도까지 진공으로 되게 하고, 소정의 압력으로 유지한다. 한편, 마이크로파 전원부(61)로부터 예컨대 1.80 GHz(2200W)의 마이크로파를 발생시켜, 이 마이크로파를 도파로에 의해 안내하여 SPA(60) 및 상판(54)을 통해 진공 용기(50) 내로 도입하고, 이로써 진공 용기(50) 내의 상부측의 플라즈마 영역(P)에서 고주파 플라즈마를 발생시킨다.
여기서 마이크로파는 직사각형 도파관(63D) 내에서 직사각형 모드로 전송되 고, 동축 도파 변환기(63C)에서 직사각형 모드로부터 원형 모드로 변환되어, 원형 모드로 원통형 동축 도파관(63B)으로 전송되며, 또한 평판형 도파로(63A)에서 직경 방향으로 전송되고, SPA(60)의 슬롯(60a)으로부터 방사되며, 상판(54)을 투과하여 진공 용기(50)로 도입된다. 이 때 마이크로파를 이용하기 때문에 고밀도, 저전자 온도의 플라즈마가 발생되고, 또한 마이크로파를 SPA(60)의 다수의 슬롯(60a)으로부터 방사하고 있기 때문에 플라즈마가 매우 균일한 분포로 된다.
그리고, 적재대(52)의 온도를 조절하여 웨이퍼(W)를 예컨대 400℃로 가열하면서, 가스 공급관(72)으로부터 산화막 형성용 처리 가스인 크립톤이나 아르곤 등의 희가스와, O2 가스를 소정의 유량으로 도입하여 개질 처리를 실시한다.
예컨대, 이 플라즈마 처리는 이하의 조건에서 적합하게 수행될 수 있다. 즉, 처리 가스로서 유량 5∼50 sccm의 O2 및 유량 500∼2000 sccm의 크립톤 혼합 가스를 이용하고 300∼700℃, 2.7∼135 Pa(20∼1000 mTorr)의 압력 하에 플라즈마원의 출력이 1∼3 W/cm2인 조건 하에서 행할 수 있다.
이 공정에서, 도입된 처리 가스는 플라즈마 처리 유닛(32) 내에서 발생한 플라즈마류에 의해 활성화(래디컬화)되고, 이 플라즈마에 의해 웨이퍼(W) 최상면을 덮는 SiO2막(26)의 개질이 행해진다. 이와 같이 하여, 상기 개질 처리를 예컨대 40초간 행하고, 웨이퍼(W) 최상면의 SiO2막(26)의 표면에 상기 처리 가스의 플라즈마를 작용시켜 개질을 행한다. 이 때에 발생하는 처리 가스의 플라즈마는 전자 온도 가 낮고, 따라서 처리 가스의 플라즈마와 SiO2막(26)과의 바이어스는 낮은 값으로 된다. 이 때문에, 처리 가스의 플라즈마가 SiO2막(26)에 접촉할 때에 가해지는 충격은 작고, 소위 처리 가스 플라즈마가 SiO2막(26) 표면에 충돌할 때에 SiO2막(26)에 가해지는 플라즈마 손상은 작다. 이 때문에 SiO2막(26) 표면 및 막 내부의 댕글링 본드가 적절히 종단되고, SiO2막(26)은 고품질의 매끄러운 상태를 얻을 수 있다.
다음에, 이와 같이 하여 플라즈마에 의해 개질한 후, 선택 에칭(예컨대 포토리소그래피 및 드라이 에칭의 기법) 등에 의해 패터닝한다(단계 7).
다음에 패터닝이 완료된 웨이퍼(W)를 CVD 처리 유닛(33) 내로 반입하여, 이 CVD 처리 유닛(33) 내에서 처리 가스, 예컨대 실란 가스의 존재 하에 웨이퍼(W)를 가열하고, 도 7d에 도시한 바와 같이, 상기 개질된 SiO2막(26)의 표면 전체에 걸쳐 제2 다결정 실리콘층(27)을 형성한다(단계 8).
다음에, 상기 제2 다결정 실리콘층(27)을 선택적 에칭 등의 방법에 의해 패터닝하여(단계 9), 도 8a에 도시한 바와 같이 제어 게이트(28)를 형성한다.
계속해서, 도 8b에 도시한 바와 같이 제어 게이트(28) 위에 제3 절연층(SiO2막; 29)을, 예컨대 CVD에 의해 형성한다(단계 10).
계속해서, 도 8c에 도시한 바와 같이 제3 절연층을 패터닝하여 데이터 라인(n+층; 22)의 일부를 노출시킨다(단계 11).
추가로, 도 8d에 도시한 바와 같이 절연층(23, 26, 29)과 데이터 라인(22) 상에 알루미늄 등의 금속을 증착하여 금속층(31)을 형성한다(단계 12). 또한, 이 금속층을 (예컨대, 포토리소그래피 및 선택적 에칭에 의해) 패터닝하여 전극을 형성한다(단계 13).
이후, 일반적인 방법에 의해 절연막 형성 공정, 패시베이션층 형성 공정, 콘택 홀 형성 공정 및 배선 형성 공정 등을 행하여 셀 제조 공정을 완료한다(이러한 절연막 형성 공정, 패시베이션층 형성 공정, 콘택 홀 형성 공정 및 배선 형성 공정 등을 포함하는 셀 제조 공정에 대해서는, 예컨대 문헌 ULSI TECHNOLOGY McGRAW-HILL INTERNATIONAL EDITIONS C. Y. CHANG, S.M.SZE를 참조할 수 있음).
전술한 SiO2막(26)의 개질 공정(단계 6)에서는, SiO2막(26)을 개질할 때에, 처리 가스 분위기 하에서, 단결정 실리콘을 주성분으로 하는 웨이퍼(W)에 복수의 슬롯이 있는 평면 안테나 부재(SPA)를 통해 마이크로파를 조사함으로써 산소(O2) 및 희가스를 함유하는 플라즈마를 형성하고, 이 플라즈마를 이용하여 상기 SiO2막(26)을 개질하고 있기 때문에, 품질이 높고, 또한 막의 품질 제어를 시종 잘 행할 수 있다.
상기 개질 후의 산화막(SiO2막; 26)의 품질은 도 9의 그래프에 도시한 바와 같이 높다.
도 9는 본 형태에 따른 전자 디바이스 재료의 제조 방법의 개질 공정(단계 6)에 의해 SiO2막(26) 표면에 SPA를 통해 플라즈마를 작용시켜 개질 처리를 실시한 SiO2막(26)의 신뢰성 평가 결과를 나타낸 그래프이다.
이 그래프의 종축은 고장률의 값을 취하고, 횡축은 Qbd값(절연 파괴 전하)을 취하였다.
본 측정에 있어서의 디바이스 구조는 이하 1 내지 7과 같은 방법으로 형성되었다.
1: 기판
기판에는 P형 혹은 N형의 실리콘 기판을 이용하고, 비저항이 1∼30 Ωcm, 면방위(100)의 것을 이용한다. 실리콘 기판 표면에는 500A 희생 산화막이 성막되어 있다.
2: 게이트 산화전 세정
APM〔암모니아, 과산화수소수, 순수(純水)의 혼합액〕과 HPM(염산, 과산화수소수, 순수의 혼합액) 및 DHF(플루오르화수소산과 순수의 혼합액)을 조합시킨 RCA 세정에 의해 희생 산화막과 오염 요소(금속이나 유기물, 파티클)를 제거하였다.
3: SiO2의 성막
CVD에 의해 SiO2막을 성막하였다. 780℃로 가열한 상기 기판 상에 SiH2Cl2와 N2O를 각각 200 sccm, 400 sccm씩 흐르게 하고, 압력을 60 Pa로 유지하여 30분간 처리를 행하여, 60A의 CVD 산화막(High Temperature Oxide: HTO)을 성막하였다.
4: 플라즈마 산화 프로세스
상기 3의 Si02막이 성막된 실리콘 기판을 다음에 표시하는 바와 같은 방법으로 개질하였다. 상기 3의 SiO2막이 성막된 실리콘 기판을 400℃로 가열하고, 웨이퍼 상에 희가스와 산소를 각각 1000 sccm, 20 sccm씩 흐르게 하고, 압력을 13 Pa∼107 Pa(100 mTorr∼900 mTorr)로 유지한다. 그 분위기 중에 복수의 슬롯이 있는 평면 안테나 부재(SPA)를 통해 3 W/cm2의 마이크로파를 조사함으로써 산소 및 희가스를 함유하는 플라즈마를 형성하고, 이 플라즈마를 이용하여 상기 3의 SiO2막의 개질을 행하였다.
5: 게이트 전극용 폴리실리콘 성막
상기 3, 4에서 형성한 SiO2막 상에 게이트 전극으로서 폴리실리콘을 CVD법에 의해 성막하였다. SiO2막이 성막된 실리콘 기판을 630℃로 가열하고, 기판 상에 실란 가스 250 sccm을 33 Pa의 압력 하에서 도입하여 30분간 유지함으로써 SiO2막 상에 막 두께 3000A의 전극용 폴리실리콘을 성막한다.
6: 폴리실리콘에 P(인) 도프
상기 5에서 제작한 실리콘 기판을 800℃로 과열하고, 기판 상에 POCl3 가스와 산소 및 질소를 각각 350 sccm, 200 sccm, 20000 sccm씩 상압 하에서 도입하여 24분간 유지함으로써 폴리실리콘 속에 인을 도프하였다.
7: 패터닝, 게이트 에치
상기 6에서 제작한 실리콘 기판 상에 리소그래피에 의해 패터닝을 행하고, HF : HNO3 : H20 = 1 : 60 : 60의 비의 약액 속에 실리콘 기판을 3분간 침지함으로써 패터닝되지 않은 부분의 폴리실리콘을 녹여, MOS 커패시터를 제작하였다.
다음에 나타내는 방법으로 측정을 행하였다. 게이트 전극 면적이 10000 um2인 커패시터에 -0.1 A/cm2의 일정 전류의 스트레스를 인가하고, 절연 파괴가 일어날 때까지의 시간(Break Down Time: Tbd)을 측정하였다. 절연 파괴 전하(Qbd)는 전류 스트레스 -0.1 A/cm2와 Tbd의 곱의 절대값이다.
또한, 그래프 ①은 참조를 위해 종래의 CVD법에 의해 형성한 SiO2막(High Temperature Oxide: HTO)의 Qbd값을 나타내고, 그래프 ②는 O2와 희가스로서의 크립톤의 2 존재 하에 SPA를 이용하여 상기 SiO2막을 압력 100 mTorr로 플라즈마 처리하여 얻은 것의 Qbd값을 표시하고, 그래프 ③은 상기 SiO2막을 O2와 크립톤의 존재 하에 SPA를 이용하여 압력 500 mTorr로 플라즈마 처리하여 얻은 것의 Qbd값을 표시하며, 그래프 ④는 마찬가지로 상기 SiO2막을 O2와 크립톤의 존재 하에 SPA를 이용하여 압력 900 mTorr로 플라즈마 처리하여 얻은 것의 Qbd값을 표시한다.
도 9의 그래프로부터 판명된 바와 같이, 종래의 CVD법에 의해 형성되는 SiO2 막의 Qbd값에 비하여 본 발명의 제조 방법에 의해 개질된 SiO2막의 Qbd값이 높고, 신뢰성이 높은 고품질의 디바이스 특성이 기대된다.
본 발명의 전자 디바이스 제조 방법에 의해, 종래의 CVD 산화막보다 고품질이고, 높은 Qbd값을 갖춘 산화막으로 개질 형성할 수 있다.
(고품질의 개질 절연막의 추정 메카니즘)
이와 같이 전술한 방법에 의해 개질된 절연막의 품질이 높아지는 이유는 본 발명자의 지견에 따르면, 다음과 같이 추정된다.
즉, SPA를 이용하여 처리 가스에 마이크로파를 조사함으로써 형성되는 플라즈마는 고밀도이고 전자 온도가 비교적 낮은 플라즈마이다. 이로 인해, 고밀도의 라디칼을 생성할 수 있고, 또한 플라즈마와 피처리 기체 표면과의 바이어스는 비교적 낮은 값으로 억제되어 플라즈마 손상이 작다. 그 때문에 SiO2막 내부의 댕글링 본드가 플라즈마에 의해 발생된 산소 반응종에 따라 적절히 종단되고, 약한 Si-Si 결합이 강고한 Si-O-Si 결합으로 변함으로써, 도 9에 도시한 바와 같은 양호한 전기 특성을 갖은 SiO2막으로 개질 형성되는 것으로 생각된다.
실시예
이하, 실시예에 의해 본 발명을 더욱 구체적으로 설명한다.
단결정 실리콘을 주성분으로 하는 피처리 기체 상에 제1 SiO2막을 10 nm 정도 형성하고, 상기 피처리 기체에 CVD 처리를 행하여 상기 제1 SiO2막 상에 제1 다 결정 실리콘층을 100 nm∼300 nm 정도 형성한다. 그 후 상기 피처리 기체에 CVD 및 고온 산화 가열 처리를 행하여, 상기 제1 다결정 실리콘층 상에 5∼10 nm 정도 두께의 제2 SiO2막을 형성한다.
형성된 피처리체를 400℃로 가열된 적재대 상에 놓고, 그 제2 SiO2막 표면을 아르곤 1000 sccm, 산소 가스 50 sccm, 전압 500 mT의 분위기에서, SPA(Slot Plane Antenna)를 통해 2 W/cm2의 마이크로파를 조사함으로써 생성한 플라즈마에 2분 정도 노출시킨다. 이들 공정과 함께 CVD, 고온 가열 산화 처리를 행한 제2 SiO2막을 개질하여, 특성을 개선시키는 것이다.
또한, 본 발명은 전술한 형태로 한정되지 않는다. 예컨대, 상기 형태에서는 2개의 다결정 실리콘층(25, 28) 사이의 절연층(SiO2층; 26)에만 SPA를 통해 생성한 처리 가스 플라즈마를 이용하여 표면 처리를 행하는 구성으로 하였지만, 상기 이외의 절연층, 예컨대 SiO2층(23, 29)의 한쪽 또는 양쪽에 상기와 마찬가지로 SPA를 통해 생성한 처리 가스 플라즈마를 이용한 표면 처리를 행하여도 좋다.
또한, 2개의 다결정 실리콘층(25, 28)의 표면을 SPA를 통해 생성한 처리 가스 플라즈마를 이용하여 표면 개질함으로써, 2개의 다결정 실리콘층의 표면이 평활해지고, 다결정 실리콘층(25, 28) 사이의 절연층(26; SiO2나 SiN으로 형성된 층)의 신뢰성 향상을 기대할 수 있다. 또한, 본 공정의 처리 가스에 희가스와 질소 가스를 이용하는 것 등에 의해 25 혹은 28의 다결정 실리콘의 내산화성이 향상되어, 후 속 공정에 있어서 다결정 실리콘의 면적 변동의 억제를 기대할 수 있다.
더욱이, 25의 다결정 실리콘 표면을 SPA를 통해 생성한 처리 가스 플라즈마를 이용하여 산화함으로써, 26의 Si02를 형성하는 것도 가능하다. 이 공정은 저온에서 처리하는 것이 가능하다. 통상의 열산화 공정에서는 디바이스 특성이 고온에 의해 열화될 우려가 있지만, 본 공정을 이용함으로써 열공정에 의한 디바이스 특성의 열화(도펀트의 확산 등)를 억제하면서 산화막을 형성하는 것이 가능해진다.
그 경우에는 25∼27의 공정까지, 대기에 노출되는 일없이, 또한 도 1에 도시된 반도체 제조 장치 내에서 자동 연속 처리하는 것이 가능하여, 반도체 성능의 신뢰성 향상 및 제조 공정의 간소화를 기대할 수 있다.
(제2 형태)
이하에, 본 발명의 제2 형태에 대해서 설명한다. 이 제2 형태에 있어서는, 논리 디바이스의 제조 공정에서 절연막을 SPA 플라즈마 처리에 의해 표면 개질시키는 구성으로 하였다.
도 10은 본 형태에 따른 논리 디바이스의 제조 공정을 도시한 플로 차트이고, 도 11은 본 형태에 따른 논리 디바이스의 제조 공정을 모식적으로 도시한 모식적인 수직 단면도이다.
본 형태에 따른 논리 디바이스의 제조 방법은 크게 분류하여 이하와 같은 흐름으로 된다.
소자 분리 →MOS 트랜지스터 제작 →용량 제작 →층간 절연막 성막 및 배선
이하에 SPA의 프로세스가 포함되는 MOS 트랜지스터 제작 중의 이전 공정인 MOS 구조의 제작에 대해서, 일반적인 예를 들어 설명한다.
1: 기판
기판에는 P형 혹은 N형의 실리콘 기판을 이용하고, 비저항이 1∼30 Ωcm, 면방위(100)의 것을 이용한다.
실리콘 기판 상에는 목적에 따라 STI나 LOCOS 등의 소자 분리 공정이나 채널 인프라가 실시되어 있고, 게이트 산화막이나 게이트 절연막이 성막되는 실리콘 기판 표면에는 희생 산화막이 성막되어 있다(도 11a).
2: 게이트 산화막(게이트 절연막) 성막 전의 세정
일반적으로 APM(암모니아, 과산화수소수, 순수의 혼합액)과 HPM(염산, 과산화수소수, 순수의 혼합액) 및 DHF(플루오르화수소산과 순수의 혼합액)를 조합시킨 RCA 세정에 의해 희생 산화막과 오염 요소(금속이나 유기물, 파티클)를 제거한다. 필요에 따라, SPM(황산과 과산화수소수의 혼합액), 오존수, FPM(플루오르화수소산, 과산화수소수, 순수의 혼합액), 염산수(염산과 순수의 혼합액), 유기 알칼리 등을 이용할 때도 있다.
3: 게이트 산화막(게이트 절연막)의 형성
게이트 절연막 형성은 열산화를 이용하는 프로세스와, CVD를 이용하는 프로세스로 크게 분류된다. 여기서는 주로 CVD에 의한 게이트 절연막의 형성에 대해서 기술한다. CVD에 의한 게이트 절연막의 형성은, 원료 가스(예컨대 SiH4와 N2O)를 200℃ 내지 1000℃의 범위 내에서 가열한 전술한 실리콘 기판 상에 공급하고, 열에 의해 형성된 반응종(예컨대 Si 라디칼과 0 라디칼)을 막 표면에서 반응시킴으로써 성막(예컨대 SiO2)을 행한다. 반응종은 플라즈마에 의해 생성되는 경우도 있다. 일반적으로 게이트 산화막의 막 두께로는 1 nm 내지 10 nm의 막 두께가 이용된다(도 11b).
4: SPA 플라즈마에 의한 게이트 절연막 개질 처리
상기 3에 기술한 CVD에 의한 절연막에 SPA 플라즈마를 형성하는 가스를 희가스와 산소를 주로 함으로써, CVD막의 개질을 행한다. 산화에 의한 효과로는, 막 내부의 약한 Si-Si 결합을 강고한 Si-O-Si 결합으로 바꾸어 막특성의 개선을 목표로 하는 효과 등이 있다. 또한, SPA 플라즈마를 형성하는 가스를 희가스와 질소를 함유하는 가스로 함으로써 플라즈마 질화 처리를 행하는 것도 가능하다. 질화에 의한 효과로는 고유전율화에 의한 박막화나 게이트 전극으로부터의 도펀트의 확산 억제 작용 등이 있다(도 11b).
5: 게이트 전극용 폴리실리콘 성막
상기 3, 4에서 형성한 게이트 절연막(게이트 산화막, 게이트 산질화막을 포함) 상에 MOS 트랜지스터의 게이트 전극으로서 폴리실리콘(비정질 실리콘을 포함)을 CVD법에 의해 성막한다. 게이트 절연막이 성막된 실리콘 기판을 500℃ 내지 650℃의 범위 내에서 가열하고, 기판 상에 실리콘을 함유하는 가스(실란, 디실란 등)를 10 내지 100 Pa의 압력 하에서 도입함으로써 게이트 절연막 상에 막 두께 50 nm에서 500 nm의 전극용 폴리실리콘을 성막한다. 게이트 전극으로서는 폴리실리콘 대신에, 실리콘 게르마늄이나 메탈(W, Ru, TiN, Ta, Mo 등)이 이용되는 경우가 있다(도 11c).
그 후, 게이트의 패터닝, 선택 에칭을 행하여, MOS 커패시터를 형성하고(도 11d), 이온 에칭에 의해 소스, 드레인을 형성한다(도 11e). 계속해서 후속 공정인 층간 절연막의 성막, 패터닝, 선택 에칭, 메탈의 성막을 조합시킨 배선 공정을 거쳐 본 형태에 따른 논리 디바이스를 얻을 수 있다(도 11f).
또한, 본 형태에서는 절연막으로서 산화막(SiO2막)을 형성하였지만, 그 이외의 조성으로 이루어진 절연막을 형성하는 것도 가능하다. 게이트 절연막으로는, 종래부터 사용되고 있는 저유전율의 SiO2, SiON, SiN이나 유전율이 높은 Al2O3 , ZrO2, HfO2, Ta2O5, 및 ZrSiO, HfSiO 등의 실리케이트나 ZrAlO 등의 알루미네이트로 이루어진 군에서 선택되는 1 또는 2 이상의 것을 들 수 있다.
본 형태에서는, SPA를 통해 생성되는 저온 고밀도 플라즈마에 의해 공급되는 활성 원자가 막표면 혹은 막 내부를 종단시키는 효과를 갖는 이외에도, 희가스와 질소를 함유하는 가스로 이루어진 플라즈마에 의해 공급되는 질소 반응종이 표면층으로 들어감으로써 다결정 실리콘으로부터의 도펀트의 확산을 억제하는 배리어로서의 효과를 기대할 수 있다.
전술한 바와 같이 본 발명에 따르면, 전자 디바이스용 기판 상에 배치된 절 연막에 대하여, 복수의 슬롯이 있는 평면 안테나 부재(SPA)를 통해 마이크로파를 조사하는, 소위 SPA 안테나를 이용하는 방법으로 실리콘 기판 상에 직접 플라즈마를 공급하여 절연막(예컨대 SiO2막)을 개질 처리할 수 있다. 이 때문에, 절연막 자체를 손상시키는 일없이 절연막 표면 혹은 막 내부의 댕글링 본드를 적합한 형태로 종단시킬 수 있고, 고품질의 절연막, 나아가서는 고품질의 전자 디바이스(예컨대 반도체 장치)를 얻을 수 있다.

Claims (27)

  1. 전자 디바이스용 기판과, 이 기판 상에 배치된 절연막을 포함하는 피처리 기체를, 복수의 슬롯이 있는 평면 안테나 부재를 통한 마이크로파 조사에 기초하여 처리 가스로부터 생성한 플라즈마에 노출시켜, 상기 절연막을 개질하는 공정을 포함하는 것인 전자 디바이스 재료의 제조 방법.
  2. 제1항에 있어서, 상기 전자 디바이스용 기판은 반도체 재료인 것인 전자 디바이스 재료의 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 전자 디바이스용 기판은 단결정 실리콘을 주성분으로 하는 기판인 것인 전자 디바이스 재료의 제조 방법.
  4. 제1항 또는 제2항에 있어서, 상기 전자 디바이스용 기판은 액정 디바이스 재료인 것인 전자 디바이스 재료의 제조 방법.
  5. 제1항 또는 제2항에 있어서, 상기 절연막은 CVD에 의해 형성된 절연막인 것인 전자 디바이스 재료의 제조 방법.
  6. 제1항 또는 제2항에 있어서, 상기 처리 가스는 희가스와, 산소(O2)와 질소(N2) 중 하나 이상과, 수소(H2)를 함유하는 것인 전자 디바이스 재료의 제조 방법.
  7. 제6항에 있어서, 상기 희가스는 크립톤, 아르곤 또는 헬륨인 것인 전자 디바이스 재료의 제조 방법.
  8. 제7항에 있어서, 상기 처리 가스는 유량 1∼1000 sccm의 O2; 유량 200∼3000 sccm의 크립톤, 헬륨, 크세논 또는 아르곤; 및 유량 1∼200 sccm의 수소를 함유하는 가스인 것인 전자 디바이스 재료의 제조 방법.
  9. 제1항 또는 제2항에 있어서, 상기 절연막은 산화실리콘(SiO2) 막이고, 이 절연막의 개질은 실온∼700℃의 온도 하에서 행해지는 것인 전자 디바이스 재료의 제조 방법.
  10. 제1항 또는 제2항에 있어서, 상기 절연막은 SiO2막이고, 이 절연막의 개질은 20∼5000 mTorr의 압력 하에서 행해지는 것인 전자 디바이스 재료의 제조 방법.
  11. 제1항 또는 제2항에 있어서, 상기 플라즈마는 0.5∼5 W/cm2의 출력으로 형성되는 것인 전자 디바이스 재료의 제조 방법.
  12. 전자 디바이스용 기판과, 이 기판 상에 배치된 제1 SiO2막과, 이 제1 SiO2막 상에 배치된 제1 다결정 실리콘층과, 이 제1 다결정 실리콘층 상에 배치된 제2 SiO2막을 적어도 포함하는 피처리 기체를, 복수의 슬롯이 있는 평면 안테나 부재를 통한 마이크로파 조사에 기초하여 처리 가스로부터 생성한 플라즈마에 노출시켜, 상기 제2 SiO2막을 개질하는 공정을 포함하는 것인 전자 디바이스 재료의 제조 방법.
  13. 제12항에 있어서, 상기 제2 SiO2막 상에 제2 다결정 실리콘층을 형성하는 것인 전자 디바이스 재료의 제조 방법.
  14. 제12항 또는 제13항에 있어서, 상기 제1 다결정 실리콘층과 제2 SiO2막 중 하나 이상이 CVD에 의해 형성되는 것인 전자 디바이스 재료의 제조 방법.
  15. 제13항에 있어서, 상기 제2 다결정 실리콘층은 CVD에 의해 형성되는 것인 전자 디바이스 재료의 제조 방법.
  16. 제12항 또는 제13항에 있어서, 상기 제1 다결정 실리콘층 상의 제2 SiO2막은 CVD에 의해 형성되는 것인 전자 디바이스 재료의 제조 방법.
  17. 제12항 또는 제13항에 있어서, 상기 전자 디바이스용 기판은 반도체 재료인 것인 전자 디바이스 재료의 제조 방법.
  18. 제12항 또는 제13항에 있어서, 상기 전자 디바이스용 기판은 단결정 실리콘을 주성분으로 하는 기판인 것인 전자 디바이스 재료의 제조 방법.
  19. 제12항 또는 제13항에 있어서, 상기 전자 디바이스용 기판은 액정 디바이스 재료인 것인 전자 디바이스 재료의 제조 방법.
  20. 제12항 또는 제13항에 있어서, 상기 제1 다결정 실리콘층을 형성하는 공정과 상기 제1 다결정 실리콘층 상에 제2 SiO2막을 형성하는 공정과의 사이에, 상기 피처리 기체를, 복수의 슬롯이 있는 평면 안테나 부재를 통해 처리 가스에 마이크로파를 조사함으로써 생성한 플라즈마에 노출시키고, 이 플라즈마를 이용하여 상기 제1 또는 제2 다결정 실리콘층을 개질하는 공정을 더 포함하는 것인 전자 디바이스 재료의 제조 방법.
  21. 전자 디바이스용 기판과, 이 기판 상에 배치된 절연막을 적어도 포함하는 피처리 기체를, 복수의 슬롯이 있는 평면 안테나 부재를 통해 처리 가스에 마이크로파를 조사함으로써 생성한 플라즈마에 노출시키고, 이 플라즈마를 이용하여 상기 절연막을 개질하는 공정과, 상기 절연막 상에 금속층을 형성하는 공정을 포함하는 것인 전자 디바이스 재료의 제조 방법.
  22. 제21항에 있어서, 상기 절연막은 CVD에 의해 형성되는 것인 전자 디바이스 재료의 제조 방법.
  23. 제21항 또는 제22항에 있어서, 상기 전자 디바이스용 기판은 Si를 주성분으로 하는 것인 전자 디바이스 재료의 제조 방법.
  24. 제21항 또는 제22항에 있어서, 상기 절연막은 SiO2, 실리콘산질화막(Si0N), 질화실리콘(SiN), 산화알루미늄(Al2O3), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 실리케이트, 알루미네이트로 이루어진 군에서 선택되는 1 또는 2 이상인 것인 전자 디바이스 재료의 제조 방법.
  25. 제24항에 있어서, 상기 실리케이트는 ZrSi0 혹은 HfSiO의 조성을 갖는 실리케이트인 것인 전자 디바이스 재료의 제조 방법.
  26. 제12항 또는 제13항에 있어서, 상기 제2 다결정 실리콘층을 형성한 후에, 상기 피처리 기체를, 복수의 슬롯이 있는 평면 안테나 부재를 통해 처리 가스에 마이크로파를 조사함으로써 생성한 플라즈마에 노출시키고, 이 플라즈마를 이용하여 상기 제1 또는 제2 다결정 실리콘층을 개질하는 공정을 더 포함하는 것인 전자 디바이스 재료의 제조 방법.
  27. 제24항에 있어서, 상기 알루미네이트는 ZrAlO 혹은 HfAlO의 조성을 갖는 알루미네이트인 것인 전자 디바이스 재료의 제조 방법.
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