[go: up one dir, main page]

JP5166297B2 - 酸化珪素膜の形成方法、半導体メモリ装置の製造方法およびコンピュータ読み取り可能な記憶媒体 - Google Patents

酸化珪素膜の形成方法、半導体メモリ装置の製造方法およびコンピュータ読み取り可能な記憶媒体 Download PDF

Info

Publication number
JP5166297B2
JP5166297B2 JP2009011027A JP2009011027A JP5166297B2 JP 5166297 B2 JP5166297 B2 JP 5166297B2 JP 2009011027 A JP2009011027 A JP 2009011027A JP 2009011027 A JP2009011027 A JP 2009011027A JP 5166297 B2 JP5166297 B2 JP 5166297B2
Authority
JP
Japan
Prior art keywords
oxide film
silicon oxide
film
plasma
oxidation treatment
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009011027A
Other languages
English (en)
Other versions
JP2010171128A (ja
JP2010171128A5 (ja
Inventor
義郎 壁
淳一 北川
紀久夫 山部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2009011027A priority Critical patent/JP5166297B2/ja
Priority to US12/550,788 priority patent/US8026187B2/en
Publication of JP2010171128A publication Critical patent/JP2010171128A/ja
Publication of JP2010171128A5 publication Critical patent/JP2010171128A5/ja
Application granted granted Critical
Publication of JP5166297B2 publication Critical patent/JP5166297B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/31658Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
    • H01L21/31662Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67098Apparatus for thermal treatment
    • H01L21/67115Apparatus for thermal treatment mainly by radiation
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/60Insulated-gate field-effect transistors [IGFET]
    • H10D30/68Floating-gate IGFETs
    • H10D30/681Floating-gate IGFETs having only two programming levels
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/60Insulated-gate field-effect transistors [IGFET]
    • H10D30/69IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/60Insulated-gate field-effect transistors [IGFET]
    • H10D30/69IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H10D30/694IGFETs having charge trapping gate insulators, e.g. MNOS transistors characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00Electrodes of devices having potential barriers
    • H10D64/60Electrodes characterised by their materials
    • H10D64/66Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H10D64/685Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02323Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Semiconductor Memories (AREA)
  • Formation Of Insulating Films (AREA)
  • Non-Volatile Memory (AREA)

Description

本発明は、酸化珪素膜の形成方法、半導体メモリ装置の製造方法およびコンピュータ読み取り可能な記憶媒体に関する。
半導体装置の一種であるフラッシュメモリは、セルのサイズが小さく大容量化が可能であるとともに、衝撃耐性にも優れているため、近年急速に需要が拡大している。フラッシュメモリの代表的な方式として、コントロールゲート電極とフローティング電極の間にONO(Oxide−Nitride−Oxide)構造の絶縁膜を形成し、コントロールゲート電極と対をなすフローティングゲート電極に電子を注入したり、除去したりすることにより、データの書込み、消去を行う方式のものが知られている。
また、フラッシュメモリには、SONOS(Silicon−Oxide−Nitride−Oxide−Silicon)型やMONOS(Metal−Oxide−Nitride−Oxide−Silicon)型と呼ばれる積層構造を有するものが知られている。これらのタイプのフラッシュメモリでは、二酸化珪素膜(Oxide)に挟まれた窒化珪素膜(Nitride)を電荷蓄積層として情報の保持が行われる。つまり、半導体基板(Silicon)とコントロールゲート電極(SiliconまたはMetal)との間に電圧を印加することによって、電荷捕獲層の窒化珪素膜に電子を注入してデータを保存したり、窒化珪素膜に蓄積された電子を除去したりして、データの保存と消去を行っている。
フラッシュメモリは、記憶媒体として上記のように優れた特性を有しているが、データの書き込み回数に制限があるという問題がある。フラッシュメモリのトンネル酸化膜は、電荷蓄積層(上記フローティングゲート電極や窒化珪素膜など)に注入した電荷を保持するために、絶縁性を長期間維持することが必要である。しかし、電圧を印加してトンネル酸化膜に電子を通過させるデータ書き込み動作や消去動作が数十万回も繰り返されるうちに、トンネル酸化膜が劣化してリーク電流が増加し(SILC;Stress Induced Leakage Current)、絶縁膜としての機能が低下していく。このようなトンネル酸化膜の劣化によって、フラッシュメモリの製品寿命に制約が生じ、信頼性を低下させる一因になっていた。
トンネル酸化膜は、通常、シリコン表面を酸化処理することによって形成される二酸化珪素膜である。シリコンを酸化する方法としては、一般にWVG(Water Vapor Generator)を使用した熱酸化やISSG(In−Situ Steam Generation)に代表される熱ラジカル酸化などの熱酸化と、プラズマを利用して酸化を行うプラズマ酸化とが知られているが、トンネル酸化膜の場合、フラッシュメモリに高い信頼性を与える目的で、高品質な絶縁膜である熱酸化膜(熱ラジカル酸化膜を含む)が用いられている。熱酸化膜は、シリコン表面を800℃以上の高温で熱酸化することにより形成される。しかし、熱酸化膜を使用しても、データ書き込み動作や消去動作を繰り返す間にトンネル酸化膜の劣化が進むため、その改善が求められていた。
特許文献1では、ゲート絶縁膜の絶縁性能を向上させてリーク電流の低減を図るため、絶縁膜に酸素プラズマによる改質処理を行った後、熱アニールによる改質処理を行う方法が提案されている(特許文献1)。しかし、この特許文献1は、CVD法によって形成された絶縁膜を改質の対象とするものである。一般にCVD法により得られた酸化珪素膜に比べて、シリコンを熱酸化して得られた熱酸化膜は、緻密で、格段に高品質であるため、熱酸化膜の性質をさらに向上させることについては、これまでほとんど注意が払われてこなかった。
絶縁膜の信頼性を示す指標として、TDDB(絶縁膜経時破壊)から得られる二つのパラメータが知られている。一つは、絶縁膜に電気ストレスを与えて絶縁破壊するまでの総電荷量で表すQbd特性であり、もう一つは、電気ストレスに対する電圧シフト量を表すRd特性(劣化速度)である(非特許文献1)。フラッシュメモリのトンネル酸化膜としての信頼性を評価する上でも、上記二つのパラメータを考慮する必要があると考えられる。
特開2004−356528号(特許請求の範囲など)
Z.Lu,et al.,IWDTF,123(2008)
本発明者らは、トンネル酸化膜として使用される酸化珪素膜の信頼性について、上記二つのパラメータを基準に評価した。その結果、後記実施例に示したように、Rd特性に関して、熱酸化膜はプラズマ酸化膜よりも優れている反面、Qbd特性に関して、熱酸化膜よりもプラズマ酸化膜が優れていることに着目した。つまり、熱酸化膜とプラズマ酸化膜において、Qbd特性とRd特性がトレードオフの関係にあるが、Qbd特性とRd特性を両立させた酸化珪素膜を形成できれば、トンネル酸化膜として使用した場合にフラッシュメモリの信頼性をさらに高めることが可能である、という着想を得た。
したがって、本発明の目的は、優れたQbd特性とRd特性を兼ね備えた良質な酸化珪素膜を形成する方法を提供し、もって信頼性の高い半導体デバイスを提供することである。
上記課題を解決するため、本発明の第1の観点に係る酸化珪素膜の形成方法は、被処理体の表面に露出したシリコンをプラズマ密度が1×10 10 〜5×10 12 /cm の高密度プラズマによってプラズマ酸化処理し、酸化珪素膜を形成する第1の酸化処理工程と、前記酸化珪素膜を、さらに熱酸化処理する第2の酸化処理工程と、を備え、前記第2の酸化処理工程後の酸化珪素膜の目標膜厚が、4nm以上10nm以下の範囲内であるとともに、前記第1の酸化処理工程では、前記目標膜厚の70%以上98%以下の範囲内の膜厚で前記酸化珪素膜を形成し、前記第2の酸化処理工程では、前記目標膜厚に達するまで増膜させることを特徴とする。
本発明の酸化珪素膜の形成方法において、前記第1の酸化処理工程の処理圧力が、6.7Pa以上267Pa以下の範囲内であることが好ましい。
また、本発明の酸化珪素膜の形成方法において、前記第1の酸化処理工程は、希ガスと酸素ガスと水素ガスと含有する処理ガスによりプラズマを生成させ、前記処理ガスの全流量に対して前記酸素ガスの流量比率が0.2%以上10%以下の範囲内であることが好ましい。
また、本発明の酸化珪素膜の形成方法において、前記第1の酸化処理工程における処理温度が、200℃以上600℃以下の範囲内であることが好ましい。
また、本発明の酸化珪素膜の形成方法において、前記第1の酸化処理工程は、複数の孔を有する平面アンテナにより処理容器内にマイクロ波を導入して処理ガスのプラズマを生成させるプラズマ処理装置において行うことが好ましい。
また、本発明の酸化珪素膜の形成方法において、前記第2の酸化処理工程は、酸化雰囲気において800℃以上1100℃以下の範囲内の温度に加熱して行うことが好ましい。
また、本発明の酸化珪素膜の形成方法において、前記第2の酸化処理工程では、ウエット熱酸化処理を行うことが好ましい。
また、本発明の酸化珪素膜の形成方法において、前記酸化珪素膜が、半導体メモリ装置のトンネル酸化膜であることが好ましい。
また、本発明の酸化珪素膜の形成方法は、前記酸化珪素膜が、半導体メモリ装置においてフローティングゲート電極とコントロールゲート電極との間を絶縁するための絶縁膜であることが好ましい。
また、本発明の酸化珪素膜の形成方法において、前記酸化珪素膜が、半導体装置の素子領域を区画する素子分離膜であることが好ましい。
本発明の第2の観点に係る半導体メモリ装置の製造方法は、シリコン層上に、トンネル酸化膜を介して電荷蓄積層とゲート電極が形成されてなる半導体メモリ装置の製造方法であって、
前記トンネル酸化膜を、上記第1の観点の酸化珪素膜の形成方法により形成する。
本発明の第3の観点のコンピュータ読み取り可能な記憶媒体は、コンピュータ上で動作する制御プログラムが記憶されたコンピュータ読み取り可能な記憶媒体であって、前記制御プログラムは、実行時に、被処理体に対して所定の処理を行うための複数の処理チャンバを有する処理システムにおいて、被処理体の表面に露出したシリコンをプラズマ密度が1×10 10 〜5×10 12 /cm の高密度プラズマによってプラズマ酸化処理し、酸化珪素膜を形成する第1のステップと、前記酸化珪素膜を、酸化雰囲気中で熱酸化処理する第2のステップと、を含み、前記第2のステップ後の酸化珪素膜の目標膜厚が、4nm以上10nm以下の範囲内であるとともに、前記第1のステップでは、前記目標膜厚の70%以上98%以下の範囲内の膜厚で前記酸化珪素膜を形成し、前記第2のステップでは、前記目標膜厚に達するまで増膜させる酸化珪素膜の形成方法が行なわれるように、コンピュータに前記処理システムを制御させるものである。
本発明の酸化珪素膜の形成方法によれば、シリコンをプラズマ酸化処理して酸化珪素膜を形成した後、さらに熱酸化処理することにより、優れたQbd特性とRd特性を兼ね備えた良質な酸化珪素膜を形成することができる。本発明方法によって形成された酸化珪素膜は、不純物やダングリングボンド等の欠陥が少なく、電気的ストレスが繰り返し加えられるアプリケーションに有利に利用できる。
基板処理システムの概略構成を示す平面図である。 本発明方法の実施に適したプラズマ処理装置の一例を示す概略断面図である。 平面アンテナの構造を示す図面である。 制御部の構成例を示す説明図である。 本発明方法の実施に適した熱酸化処理装置の一例を示す概略断面図である。 本発明の一実施の形態に係る酸化珪素膜の形成方法の手順の概略を示すフローチャートである。 本発明の一実施の形態に係る酸化珪素膜の形成方法の主要な工程を説明する説明図である。 試験例1のTDDB試験におけるV−t曲線を示すグラフ図面である。 試験例1のTDDB試験におけるQbd測定の結果を示すグラフ図面である。 SiO表面およびSiO/Si界面の平均粗さ(RMS)を示すグラフ図面である。 酸化珪素膜の膜厚とウエットエッチングレートとの関係を示すグラフ図面である。 SISuR法におけるRMS変化量(ΔRMS)の注入電荷量(Qinj)依存性を示すグラフ図面である。 SISuR法におけるRMS変化量(ΔRMS)の定電流ストレス(CCS)依存性を示すグラフ図面である。 試験例2におけるQbd測定の結果を示すグラフ図面である。 試験例2におけるSILC測定の結果を示すグラフ図面である。 試験例3におけるV−t曲線を示すグラフ図面である。 試験例3におけるQbd試験の結果を示すグラフ図面である。 本発明方法を適用可能な半導体メモリ装置の構成例を示す概略断面図である。 本発明方法を適用可能な別の半導体メモリ装置の構成例を示す概略断面図である。
[第1の実施の形態]
以下、本発明の実施の形態について図面を参照して詳細に説明する。まず、図1を参照しながら本発明の実施の形態に係る絶縁膜の形成方法が行われる基板処理システムについて説明を行う。図1は、例えば基板としての半導体ウエハ(以下、単に「ウエハ」と記す)Wに対し、例えばプラズマ酸化処理および熱酸化処理を行なうように構成された基板処理システム200を示す概略構成図である。この基板処理システム200は、マルチチャンバ構造のクラスタツールとして構成されている。
基板処理システム200は、主要な構成として、ウエハWに対して各種の処理を行う4つのプロセスモジュール100a,100b,101a,101bと、これらのプロセスモジュール100a,100b,101a,101bに対してゲートバルブG1を介して接続された真空側搬送室103と、この真空側搬送室103にゲートバルブG2を介して接続された2つのロードロック室105a,105bと、これら2つのロードロック室105a,105bに対してゲートバルブG3を介して接続されたローダーユニット107とを備えている。
4つのプロセスモジュール100a,100b,101a,101bは、ウエハWに対して同じ内容の処理を行うものであってもよいし、あるいはそれぞれ異なる内容の処理を行うものであってもよい。本実施の形態では、プロセスモジュール100a,100bでは、ウエハWのシリコンをプラズマ酸化して酸化珪素膜を形成するプラズマ酸化処理を行い、プロセスモジュール101a,101bでは、プラズマ酸化により形成された酸化珪素膜をさらに熱酸化処理できるように構成されている。
真空引き可能に構成された真空側搬送室103には、プロセスモジュール100a,100b,101a,101bやロードロック室105a,105bに対してウエハWの受け渡しを行う第1の基板搬送装置としての搬送装置109が設けられている。この搬送装置109は、互いに対向するように配置された一対の搬送アーム部111a,111bを有している。各搬送アーム部111a,111bは同一の回転軸を中心として、屈伸及び旋回可能に構成されている。また、各搬送アーム部111a,111bの先端には、それぞれウエハWを載置して保持するためのフォーク113a,113bが設けられている。搬送装置109は、これらのフォーク113a,113b上にウエハWを載置した状態で、プロセスモジュール100a,100b,101a,101b間、あるいはプロセスモジュール100a,100b,101a,101bとロードロック室105a,105bとの間でウエハWの搬送を行う。
ロードロック室105a,105b内には、それぞれウエハWを載置する載置台106a,106bが設けられている。ロードロック室105a,105bは、真空状態と大気開放状態を切り替えられるように構成されている。このロードロック室105a,105bの載置台106a,106bを介して、真空側搬送室103と大気側搬送室119(後述)との間でウエハWの受け渡しが行われる。
ローダーユニット107は、ウエハWの搬送を行う第2の基板搬送装置としての搬送装置117が設けられた大気側搬送室119と、この大気側搬送室119に隣接配備された3つのロードポートLPと、大気側搬送室119の他の側面に隣接配備され、ウエハWの位置測定を行なう位置測定装置としてのオリエンタ121とを有している。
大気側搬送室119は、例えば窒素ガスや清浄空気をダウンフローさせる循環設備(図示省略)を備え、クリーンな環境が維持されている。大気側搬送室119は、平面視矩形形状をなしており、その長手方向に沿ってガイドレール123が設けられている。このガイドレール123に搬送装置117がスライド移動可能に支持されている。つまり、搬送装置117は図示しない駆動機構により、ガイドレール123に沿ってX方向へ移動可能に構成されている。この搬送装置117は、上下2段に配置された一対の搬送アーム部125a,125bを有している。各搬送アーム部125a,125bは屈伸及び旋回可能に構成されている。各搬送アーム部125a,125bの先端には、それぞれウエハWを載置して保持する保持部材としてのフォーク127a,127bが設けられている。搬送装置117は、これらのフォーク127a,127b上にウエハWを載置した状態で、ロードポートLPのウエハカセットCRと、ロードロック室105a,105bと、オリエンタ121との間でウエハWの搬送を行う。
ロードポートLPは、ウエハカセットCRを載置できるようになっている。ウエハカセットCRは、複数枚のウエハWを同じ間隔で多段に載置して収容できるように構成されている。
オリエンタ121は、図示しない駆動モータによって回転される回転板133と、この回転板133の外周位置に設けられ、ウエハWの周縁部を検出するための光学センサ135とを備えている。
以上のような構成を有する基板処理システム200においては、以下の手順でウエハWに対するプラズマ酸化処理、CVD処理およびプラズマ改質処理が行われる。まず、大気側搬送室119の搬送装置117のフォーク127a,127bのいずれかを用い、ロードポートLPのウエハカセットCRより1枚のウエハWが取り出され、オリエンタ121で位置合わせした後、ロードロック室105a(または105b)に搬入される。ウエハWが載置台106a(または106b)に載置された状態のロードロック室105a(または105b)では、ゲートバルブG3が閉じられ、内部が真空状態に減圧排気される。その後、ゲートバルブG2が開放され、真空側搬送室103内の搬送装置109のフォーク113a,113bによってウエハWがロードロック室105a(または105b)から運び出される。
搬送装置109によりロードロック室105a(または105b)から運び出されたウエハWは、まず、プロセスモジュール100a,100bのいずれかに搬入され、ゲートバルブG1を閉じた後でウエハWに対してプラズマ酸化処理が行われる。
次いで、前記ゲートバルブG1が開放され、酸化珪素膜が形成されたウエハWが搬送装置109によりプロセスモジュール100a(または100b)から真空状態のままプロセスモジュール101a,101bのいずれか片方に搬入される。そして、ゲートバルブG1を閉じた後でウエハWに対して熱酸化処理が行われる。
次いで、前記ゲートバルブG1が開放され、酸化珪素膜が形成されたウエハWが搬送装置109によりプロセスモジュール101a(または101b)から真空状態のまま搬出され、ロードロック室105a(または105b)に搬入される。そして、前記とは逆の手順でロードポートLPのウエハカセットCRに処理済みのウエハWが収納され、基板処理システム200における1枚のウエハWに対する処理が完了する。なお、基板処理システム200における各処理装置の配置は、効率的に処理を行うことができる配置であれば、いかなる配置構成でもよい。さらに、基板処理システム200におけるプロセスモジュールの数は4つに限らず、5つ以上であってもよい。
図2は、プロセスモジュール100a,100bを構成するプラズマ処理装置100の概略構成を模式的に示す断面図である。また、図3は、図2のプラズマ処理装置100の平面アンテナを示す平面図である。
プラズマ処理装置100は、複数のスロット状の孔を有する平面アンテナ、特にRLSA(Radial Line Slot Antenna;ラジアルラインスロットアンテナ)にて処理容器内にマイクロ波を導入することにより、高密度かつ低電子温度のマイクロ波励起プラズマを発生させ得るRLSAマイクロ波プラズマ処理装置として構成されている。プラズマ処理装置100では、1×1010〜5×1012/cmのプラズマ密度で、かつ0.7〜2eVの低電子温度を有するプラズマによる処理が可能である。従って、プラズマ処理装置100は、各種半導体装置の製造過程において、シリコンを酸化して酸化珪素膜(SiO膜)を形成する目的で好適に利用できる。
プラズマ処理装置100は、主要な構成として、気密に構成された処理容器1と、処理容器1内にガスを供給するガス供給装置18と、処理容器1内を減圧排気するための、真空ポンプ24を備えた排気機構と、処理容器1の上部に設けられ、処理容器1内にマイクロ波を導入するマイクロ波導入機構27と、これらプラズマ処理装置100の各構成部を制御する制御部50と、を備えている。
処理容器1は、接地された略円筒状の容器により形成されている。なお、処理容器1は角筒形状の容器により形成してもよい。処理容器1は、アルミニウム等の金属またはその合金からなる底壁1aと側壁1bとを有している。
処理容器1の内部には、被処理体であるウエハWを水平に支持するための載置台2が設けられている。載置台2は、熱伝導性の高い材質例えばAlN等のセラミックスにより構成されている。この載置台2は、排気室11の底部中央から上方に延びる円筒状の支持部材3により支持されている。支持部材3は、例えばAlN等のセラミックスにより構成されている。
また、載置台2には、その外縁部をカバーし、ウエハWをガイドするためのカバーリング4が設けられている。このカバーリング4は、例えば石英、AlN、Al、SiN等の材質で構成された環状部材である。
また、載置台2には、温度調節機構としての抵抗加熱型のヒータ5が埋め込まれている。このヒータ5は、ヒータ電源5aから給電されることにより載置台2を加熱して、その熱で被処理基板であるウエハWを均一に加熱する。
また、載置台2には、熱電対(TC)6が配備されている。この熱電対6によって載置台2の温度計測を行うことにより、ウエハWの加熱温度を例えば室温から900℃までの範囲で制御可能となっている。
また、載置台2には、ウエハWを支持して昇降させるためのウエハ支持ピン(図示せず)が設けられている。各ウエハ支持ピンは、載置台2の表面に対して突没可能に設けられている。
処理容器1の内周には、石英からなる円筒状のライナー7が設けられている。また、載置台2の外周側には、処理容器1内を均一排気するため、多数の排気孔8aを有する石英製のバッフルプレート8が環状に設けられている。このバッフルプレート8は、複数の支柱9により支持されている。
処理容器1の底壁1aの略中央部には、円形の開口部10が形成されている。底壁1aにはこの開口部10と連通し、下方に向けて突出する排気室11が設けられている。この排気室11には、排気管12が接続されており、この排気管12を介して真空ポンプ24に接続されている。
処理容器1の上部には、中央部が開口した環状の蓋枠13が接合されている。開口の内周は、内側(処理容器内空間)へ向けて突出し、環状の支持部13aを形成している。
処理容器1の側壁1bには、環状をなすガス導入部15が設けられている。このガス導入部15は、酸素含有ガスやプラズマ励起用ガスを供給するガス供給装置18に接続されている。なお、ガス導入部15はノズル状またはシャワー状に設けてもよい。
また、処理容器1の側壁1bには、プラズマ処理装置100と、これに隣接する搬送室103との間で、ウエハWの搬入出を行うための搬入出口16と、この搬入出口16を開閉するゲートバルブG1とが設けられている。
ガス供給装置18は、ガス供給源(例えば、不活性ガス供給源19a、酸素含有ガス供給源19b、水素ガス供給源19c)と、配管(例えば、ガスライン20a、20b、20c)と、流量制御装置(例えば、マスフローコントローラ21a、21b、21c)と、バルブ(例えば、開閉バルブ22a,22b、22c)とを有している。なお、ガス供給装置18は、上記以外の図示しないガス供給源として、例えば処理容器1内雰囲気を置換する際に用いるパージガス供給源等を有していてもよい。
不活性ガスとしては、例えばNガスや希ガスなどを用いることができる。希ガスとしては、例えばArガス、Krガス、Xeガス、Heガスなどを用いることができる。これらの中でも、経済性に優れている点でArガスを用いることが特に好ましい。また、酸素含有ガスとしては、例えば酸素ガス(O)、水蒸気(HO)、一酸化窒素(NO)、一酸化二窒素(NO)などを用いることができる。
不活性ガス、酸素含有ガスおよび水素ガスは、ガス供給装置18の不活性ガス供給源19a、酸素含有ガス供給源19bおよび水素ガス供給源19cから、それぞれガスライン20a、20b、20cを介してガス導入部15に至り、ガス導入部15から処理容器1内に導入される。なお、水素ガスは必要に応じて供給される。各ガス供給源に接続する各々のガスライン20a、20b、20cには、マスフローコントローラ21a、21b、21cおよびその前後の1組の開閉バルブ22a,22b、22cが設けられている。このようなガス供給装置18の構成により、供給されるガスの切替えや流量等の制御が出来るようになっている。
排気機構は、真空ポンプ24と、図示しない配管を備えている。真空ポンプ24は、例えばターボ分子ポンプなどの高速真空ポンプなどを備えている。前記のように、真空ポンプ24は、排気管12を介して処理容器1の排気室11に接続されている。処理容器1内のガスは、排気室11の空間11a内へ均一に流れ、さらに空間11aから真空ポンプ24を作動させることにより、排気管12を介して外部へ排気される。これにより、処理容器1内を所定の真空度、例えば0.133Paまで高速に減圧することが可能となっている。
次に、マイクロ波導入機構27の構成について説明する。マイクロ波導入機構27は、主要な構成として、透過板28、平面アンテナ31、遅波材33、カバー部材34、導波管37、マッチング回路38およびマイクロ波発生装置39を備えている。
マイクロ波を透過させる透過板28は、蓋枠13において内周側に張り出した支持部13a上に配備されている。透過板28は、誘電体、例えば石英やAl、AlN等のセラミックスから構成されている。この透過板28と支持部13aとの間は、シール部材29を介して気密にシールされている。したがって、処理容器1内は気密に保持される。
平面アンテナ31は、透過板28の上方において、載置台2と対向するように設けられている。平面アンテナ31は、円板状をなしている。なお、平面アンテナ31の形状は、円板状に限らず、例えば四角板状でもよい。この平面アンテナ31は、蓋枠13の上端に係止されている。
平面アンテナ31は、例えば表面が金または銀メッキされた銅板またはアルミニウム板から構成されている。平面アンテナ31は、マイクロ波を放射する多数のスロット状のマイクロ波放射孔32を有している。マイクロ波放射孔32は、所定のパターンで平面アンテナ31を貫通して形成されている。
個々のマイクロ波放射孔32は、例えば図3に示すように、細長い長方形状(スロット状)をなしている。そして、典型的には隣接するマイクロ波放射孔32が「T」字状に配置されている。また、このように所定の形状(例えばT字状)に組み合わせて配置されたマイクロ波放射孔32は、さらに全体として同心円状に配置されている。
マイクロ波放射孔32の長さや配列間隔は、マイクロ波の波長(λg)に応じて決定される。例えば、マイクロ波放射孔32の間隔は、λg/4〜λgとなるように配置される。なお、図3においては、同心円状に形成された隣接するマイクロ波放射孔32どうしの間隔をΔrで示している。なお、マイクロ波放射孔32の形状は、円形状、円弧状等の他の形状であってもよい。さらに、マイクロ波放射孔32の配置形態は特に限定されず、同心円状のほか、例えば、螺旋状、放射状等に配置することもできる。
平面アンテナ31の上面には、真空よりも大きい誘電率を有する遅波材33が設けられている。この遅波材33は、真空中ではマイクロ波の波長が長くなることから、マイクロ波の波長を短くしてプラズマを調整する機能を有している。遅波材33の材質としては、例えば石英、ポリテトラフルオロエチレン樹脂、ポリイミド樹脂などを用いることができる。
なお、平面アンテナ31と透過板28との間、また、遅波材33と平面アンテナ31との間は、それぞれ接触させても離間させてもよいが、接触させることが好ましい。
処理容器1の上部には、これら平面アンテナ31および遅波材33を覆うように、カバー部材34が設けられている。カバー部材34は、例えばアルミニウムやステンレス鋼等の金属材料によって形成されている。このカバー部材34と平面アンテナ31とで偏平導波路が形成されている。蓋枠13の上端とカバー部材34とは、シール部材35によりシールされている。また、カバー部材34の内部には、冷却水流路34aが形成されている。この冷却水流路34aに冷却水を通流させることにより、カバー部材34、遅波材33、平面アンテナ31および透過板28を冷却できるようになっている。なお、カバー部材34は接地されている。
カバー部材34の上壁(天井部)の中央には、開口部36が形成されており、この開口部36には導波管37が接続されている。導波管37の他端側には、マッチング回路38を介してマイクロ波を発生するマイクロ波発生装置39が接続されている。
導波管37は、上記カバー部材34の開口部36から上方へ延出する断面円形状の同軸導波管37aと、この同軸導波管37aの上端部にモード変換器40を介して接続された水平方向に延びる矩形導波管37bとを有している。モード変換器40は、矩形導波管37b内をTEモードで伝播するマイクロ波をTEMモードに変換する機能を有している。
同軸導波管37aの中心には内導体41が延在している。この内導体41は、その下端部において平面アンテナ31の中心に接続固定されている。このような構造により、マイクロ波は、同軸導波管37aの内導体41を介してカバー部材34と平面アンテナ31とで形成される偏平導波路へ放射状に効率よく均一に伝播され、平面アンテナ31のマイクロ波放射孔(スロット)32より処理容器内に導入されて、プラズマが生成される。
以上のような構成のマイクロ波導入機構27により、マイクロ波発生装置39で発生したマイクロ波が導波管37を介して平面アンテナ31へ伝搬され、さらに透過板28を介して処理容器1内に導入されるようになっている。なお、マイクロ波の周波数としては、例えば2.45GHzが好ましく用いられ、他に8.35GHz、1.98GHz等を用いることもできる。
プラズマ処理装置100の各構成部は、制御部50に接続されて制御される構成となっている。制御部50は、コンピュータを有しており、例えば図4に示したように、CPUを備えたプロセスコントローラ51と、このプロセスコントローラ51に接続されたユーザーインターフェース52および記憶部53を備えている。プロセスコントローラ51は、プラズマ処理装置100において、例えば温度、圧力、ガス流量、マイクロ波出力などのプロセス条件に関係する各構成部(例えば、ヒータ電源5a、ガス供給装置18、真空ポンプ24、マイクロ波発生装置39など)を統括して制御する制御手段である。
ユーザーインターフェース52は、工程管理者がプラズマ処理装置100を管理するためにコマンドの入力操作等を行うキーボードや、プラズマ処理装置100の稼働状況を可視化して表示するディスプレイ等を有している。また、記憶部53には、プラズマ処理装置100で実行される各種処理をプロセスコントローラ51の制御にて実現するための制御プログラム(ソフトウエア)や処理条件データ等が記録されたレシピが保存されている。
そして、必要に応じて、ユーザーインターフェース52からの指示等にて任意のレシピを記憶部53から呼び出してプロセスコントローラ51に実行させることで、プロセスコントローラ51の制御下、プラズマ処理装置100の処理容器1内で所望の処理が行われる。また、前記制御プログラムや処理条件データ等のレシピは、コンピュータ読み取り可能な記憶媒体、例えばCD−ROM、ハードディスク、フレキシブルディスク、フラッシュメモリ、DVD、ブルーレイディスクなどに格納された状態のものを利用したり、あるいは、他の装置から、例えば専用回線を介して随時伝送させてオンラインで利用したりすることも可能である。
このように構成されたプラズマ処理装置100では、600℃以下の低温で下地層等へのダメージフリーなプラズマ処理を行うことができる。また、プラズマ処理装置100は、プラズマの均一性に優れていることから、例えば300mm径以上の大型のウエハWに対してもウエハWの面内で処理の均一性を実現できる。
図5は、プロセスモジュール101a,101bを構成する熱酸化処理装置の概略構成を示す断面図である。この熱酸化処理装置101は、制御性がよい短時間加熱が可能な装置であり、例えばウエハWに形成した薄膜等を、酸化性ガス雰囲気下で800〜1100℃程度の高温領域で、短時間で熱酸化処理可能がRTP(Rapid Thermal Process)装置として用いることができる。
図5において、符号71は、円筒状の処理容器であり、この処理容器71の下方には下部発熱ユニット72が着脱可能に設けられ、また、処理容器71の上方には、下部発熱ユニット72と対向するように上部発熱ユニット74が着脱可能に設けられている。下部発熱ユニット72は、水冷ジャケット73の上面に複数配列された加熱手段としてのタングステンランプ76を有している。同様に、上部発熱ユニット74は、水冷ジャケット75と、その下面に複数配列された加熱手段としてのタングステンランプ76とを有している。なお、ランプとしては、タングステンランプ76に限らず、例えば、ハロゲンランプ、Xeランプ、水銀ランプ、フラッシュランプ等でもよい。このように、処理容器71内において互いに対向して配備された各タングステンランプ76は、図示しない電源に接続されており、そこからの電力供給量を制御部50により調節することで、発熱量を制御できるようになっている。
下部発熱ユニット72と上部発熱ユニット74との間には、ウエハWを支持するための支持部77が設けられている。この支持部77は、ウエハWを処理容器71内の処理空間に保持した状態で支持するためのウエハ支持ピン77aと、処理中にウエハWの温度を計測するためのホットライナー78を支持するライナー設置部77bを有している。また、支持部77は、図示しない回転機構と連結されており、支持部77を全体として鉛直軸廻りに回転させる。これにより、処理中にウエハWが所定速度で回転し、熱処理の均一化が図られる。
処理容器71の下方には、パイロメーター81が配置されており、熱処理中にホットライナー78からの熱線を、ポート81aおよび光ファイバー81bを介してパイロメーター81で計測することにより、間接的にウエハWの温度を把握できるようになっている。なお、直接ウエハWの温度を計測するようにしてもよい。
また、ホットライナー78の下方には、下部発熱ユニット72のタングステンランプ76との間に石英部材79が介在配備されており、図示のように前記ポート81aは、この石英部材79に設けられている。なお、ポート81aを複数配備することも可能である。さらに、ウエハWの上方にも、上部発熱ユニット74のタングステンランプ76との間に石英部材80aが介在配備されている。また、ウエハWを囲繞するように、処理容器71の内周面にも石英部材80bが配設されている。なお、ウエハWを支持して昇降させるためのリフターピン(図示せず)が、ホットライナー78を貫通して設けられており、ウエハWの搬入出に使用される。
下部発熱ユニット72と処理容器71との間、および上部発熱ユニット74と処理容器71との間には、それぞれシール部材(図示せず)が介在されており、処理容器71内は気密状態となる。
また、処理容器71の側部には、ガス導入管82に接続されたガス供給装置83が配備されており、図示しない流量制御装置によって、処理容器71の処理空間内に、例えばOガス、NO、NO、HO(OとHから水蒸気ジェネレータで生成させる)などの酸化性ガスや、必要に応じてさらに希ガスなどの不活性ガスや、N、H等を導入できるようになっている。また、処理容器71の下部には、排気管84が設けられており、図示しない真空ポンプ等の排気装置により、処理容器71内を減圧できるように構成されている。
熱酸化処理装置101の各構成部も、プラズマ処理装置100と同様に、制御部50に接続されて制御される構成となっている。そして、ユーザーインターフェース52からの指示等にて任意のレシピを記憶部53から呼び出してプロセスコントローラ51に実行させることで、プロセスコントローラ51の制御下で、熱酸化処理装置101での熱酸化処理が行われる。例えば、プロセスコントローラ51によって下部発熱ユニット72と上部発熱ユニット74に設けられた各タングステンランプ76への電力供給量を制御することにより、ウエハWの加熱速度や加熱温度を調節できる。また、ガス供給装置83から処理容器71内へ供給される酸化性ガスの流量や比率を調節できる。
次に、基板処理システム200において行われる、トンネル酸化膜としての酸化珪素膜の形成方法について図6および図7を参照しながら説明する。図6は、酸化珪素膜の成膜手順の流れを示すフロー図であり、図7は、その主要な工程を説明する工程図である。
本実施の形態の酸化珪素膜の形成方法は、例えば図6に示したステップS1からステップS5の手順により実施される。まず、図6のステップS1では、真空側搬送室103内の搬送装置109により、処理対象のウエハWをプラズマ処理装置(例えばプロセスモジュール100aまたは100b)に搬入する。
次に、ステップS2では、図7(a)に示したように、ウエハWのシリコン層501の表面をプラズマ酸化処理する。これにより、図7(b)に示したように、シリコン層501の上に酸化珪素膜503が形成される。プラズマ酸化処理の手順と条件は、以下のとおりである。
[プラズマ酸化処理の手順]
まず、プラズマ処理装置100の処理容器1内を減圧排気しながら、ガス供給装置18の不活性ガス供給源19a、酸素含有ガス供給源19bおよび必要に応じて水素ガス供給源19cから、Arガス、Oガスおよび必要に応じてHガスを所定の流量でそれぞれガス導入部15を介して処理容器1内に導入する。このようにして、処理容器1内を所定の圧力に調節する。処理ガスに水素を含めることにより、酸化レートを高めることができるので有利である。
次に、マイクロ波発生装置39で発生させた所定周波数例えば2.45GHzのマイクロ波を、マッチング回路38を介して導波管37に導く。導波管37に導かれたマイクロ波は、矩形導波管37bおよび同軸導波管37aを順次通過し、内導体41を介して平面アンテナ31に供給される。つまり、マイクロ波は、矩形導波管37b内ではTEモードで伝搬し、このTEモードのマイクロ波はモード変換器40でTEMモードに変換されて、同軸導波管37aを介してカバー部材34と平面アンテナ31とにより構成される偏平導波路を伝搬していく。そして、マイクロ波は、平面アンテナ31に貫通形成されたスロット状のマイクロ波放射孔32から透過板28を介して処理容器1内におけるウエハWの上方空間に放射される。この際のマイクロ波出力は、例えば200mm径以上のウエハWを処理する場合には、1000W以上4000W以下の範囲内から目的に応じて選択することができる。
平面アンテナ31から透過板28を経て処理容器1に放射されたマイクロ波により、処理容器1内で電磁界が形成され、ArガスおよびOガス(さらに必要に応じてHガスがそれぞれプラズマ化する。この励起されたプラズマは、マイクロ波が平面アンテナ31の多数のマイクロ波放射孔32から放射されることにより、略1×1010〜5×1012/cmの高密度で、かつウエハW近傍では、略1.2eV以下の低電子温度を有する。このようにして形成されるプラズマは、下地膜へのイオン等によるプラズマダメージがない。そして、プラズマ中の活性種O イオンやO()ラジカルの作用によりウエハWにプラズマ酸化処理が行われる。すなわち、ウエハW表面のシリコンが酸化されることにより、Si−O結合が形成されて酸化珪素膜が形成される。
[プラズマ酸化処理条件]
プラズマ酸化処理の処理ガスとしては、希ガスと酸素含有ガスとを含むガスを用いることが好ましい。希ガスとしてはArガスを、酸素含有ガスとしてはOガスを、それぞれ使用することが好ましい。このとき、全処理ガスに対するOガスの体積流量比率(Oガス流量/全処理ガス流量の百分率)は、プラズマ中の活性種としてO イオンやO()ラジカルを優勢にする観点から、0.2%以上10%以下の範囲内とすることが好ましく、0.5%以上3%以下の範囲内とすることがより好ましい。また、全処理ガスに対するHガスの体積流量比率(Hガス流量/全処理ガス流量の百分率)は、プラズマ酸化処理のレートを高める観点から、0.2%以上10%以下の範囲内とすることが好ましく、0.2%以上2%以下の範囲内とすることがより好ましい。
プラズマ酸化処理では、例えばArガスの流量は500mL/min(sccm)以上5000mL/min(sccm)以下の範囲内、Oガスの流量は0.5mL/min(sccm)以上1000mL/min(sccm)以下の範囲内から、Hガスの流量は0.5mL/min(sccm)以上100mL/min(sccm)以下の範囲内から、上記流量比になるように設定することが好ましい。
また、処理圧力は、プラズマ中の活性種としてO イオンおよびO()ラジカルを優勢にする観点から、6.7Pa以上267Pa以下の範囲内が好ましく、6.7Pa以上133Pa以下の範囲内がより好ましい。プラズマ酸化処理における処理圧力が267Paを超えると、プラズマ中の酸化活性種としてラジカルが支配的になるため、酸化レートが低下するとともに、Si/SiO界面の平坦性が得られにくくなる。
また、マイクロ波のパワー密度は、プラズマ中で活性種のO イオンやO()ラジカルを効率よく生成させる観点から、0.51W/cm以上2.56W/cm以下の範囲内とすることが好ましい。なお、マイクロ波のパワー密度は、透過板28の面積1cmあたりに供給されるマイクロ波パワーを意味する(以下、同様である)。例えば200mm径以上のウエハWを処理する場合には、マイクロ波パワーを1000W以上5000W以下の範囲内とすることが好ましい。
また、ウエハWの加熱温度は、載置台2の温度として、例えば200℃以上600℃以下の範囲内とすることが好ましく、400℃以上600℃以下の範囲内に設定することがより好ましい。
以上の条件は、制御部50の記憶部53にレシピとして保存されている。そして、プロセスコントローラ51がそのレシピを読み出してプラズマ処理装置100の各構成部例えばガス供給装置18、真空ポンプ24、マイクロ波発生装置39、ヒータ電源5aなどへ制御信号を送出することにより、所望の条件でプラズマ酸化処理が行われる。
以上のプラズマ酸化処理工程でウエハWのシリコン層501に形成される酸化珪素膜503の膜厚Tは、最終的な目標膜厚から、後に行われる熱酸化処理工程での増膜分を差し引いた膜厚とすることが好ましい。すなわち、膜厚Tは、目標膜厚の70%〜98%の範囲内とすることが好ましく、80%〜95%の範囲内とすることがより好ましい。酸化珪素膜503の膜厚Tが、目標膜厚の70%未満では、プラズマ酸化による界面平坦化の効果が十分に得られない可能性があり、膜厚Tが目標膜厚の98%超の場合には、熱酸化処理による膜質の改善効果が十分に得られない場合がある。
次に、ステップS3では、酸化珪素膜503が形成されたウエハWを熱酸化処理装置101(プロセスモジュール101aまたは101b)に移送する。この移送は、真空側搬送室103内の搬送装置109によって真空状態のまま実施される。次に、ステップS4では、図7(c)に示したように、酸化珪素膜503に対して熱酸化処理を実施する。熱酸化処理装置101を用いて行われる熱酸化処理の手順および条件は、以下のとおりである。
[熱酸化処理の手順]
まず、熱酸化処理装置101において、処理容器71内のウエハ支持部77にウエハWをセットした後、気密な空間を形成する。次いで、プロセスコントローラ51の制御の下、図示しない電源から所定の電力を下部発熱ユニット72および上部発熱ユニット74の各タングステンランプ76の発熱体(図示省略)に供給してオン(入)にすると、各発熱体が発熱し、発生した熱線が石英部材79および石英部材80aを通過してウエハWに至り、レシピに基づく条件(昇温レート、加熱温度、ガス流量など)でウエハWが上下から急速に加熱される。ウエハWを加熱しながら、ガス供給装置83から所定の流量でOガス等の酸素含有ガスを導入するとともに、図示しない排気装置を作動させて排気管84から排気を行うことにより、処理容器71内を減圧状態の酸化雰囲気とする。
熱酸化処理の間は、図示しない回転機構により支持部77を全体として鉛直軸廻り、つまり水平方向に例えば80rpmの回転速度で回転させることにより、ウエハWを回転させる。その結果、ウエハWへの供給熱量の均一性が確保される。また、熱処理中にはホットライナー78の温度をパイロメーター81により計測し、間接的にウエハWの温度を計測できる。パイロメーター81により計測された温度データは、プロセスコントローラ51にフィードバックされ、レシピにおける設定温度との間に差がある場合には、タングステンランプ76への電力供給が調節される。
熱処理が終了した後は、下部発熱ユニット72および上部発熱ユニット74のタングステンランプ76をオフ(切)にするとともに、処理容器71内に、図示しないパージポートより窒素等のパージガスを流し込みつつ排気管84から排気してウエハWを冷却した後、搬出する。
[熱酸化処理の条件]
熱酸化処理の酸素含有ガスとしては、処理容器71内で酸化雰囲気を形成できるガスであれば特に制約はないが、例えばOガス、NOガス、NOガス、HO(水蒸気)などが好ましく、これらに不活性ガスとしてのAr等の希ガスや、N、H等を混入してもよい。本発明方法では、特にHOを用いるウエット熱酸化処理がTDDB特性(RdおよびQbd)の改善効果が大きいので望ましい。このとき、酸素含有ガスの流量は0.5mL/min(sccm)以上1000mL/min(sccm)以下の範囲内で設定することができる。
また、処理圧力は、10Pa以上20,000Pa以下の範囲内が好ましく、12Pa以上18,000Pa以下の範囲内がより好ましい。
また、ウエハWの加熱温度は、パイロメーター81の計測温度として、例えば8000℃以上1100℃以下の範囲内とすることが好ましく、900℃以上1100℃以下の範囲内に設定することがより好ましい。
以上の条件は、制御部50の記憶部53にレシピとして保存されている。そして、プロセスコントローラ51がそのレシピを読み出して熱酸化処理装置101の各構成部例えばガス供給装置83、真空ポンプ24、下部発熱ユニット72および上部発熱ユニット74(タングステンランプ76)などへ制御信号を送出することにより、所望の条件で熱酸化処理が行われる。
ステップS4の熱酸化処理により、図7(d)に示したように、膜厚Tで酸化珪素膜505が形成される。この膜厚Tは、目標膜厚であり、T>Tである。膜厚Tは、フラッシュメモリ素子のトンネル酸化膜としての用途の場合、4nm以上10nm以下とすることが好ましく、4nm以上8nm以下とすることがより好ましい。
以上のように酸化珪素膜505を形成した後、ステップS5で真空搬送室103内の搬送装置109により処理済のウエハWを熱酸化処理装置101(プロセスモジュール101aまたは101b)から搬出し、前記手順でロードポートLPのウエハカセットCRに収納する。
次に、本発明の基礎となった実験データについて説明する。
試験例1:
以下に示す成膜方法で成膜した酸化珪素膜をゲート絶縁膜として用い、p型シリコンの(100)面上にポリシリコン電極を形成したMOSキャパシタ[アクティブサイズ(ゲート面積)2×2μm]を製造し、定電流ストレス0.1A/cm、測定点56箇所で絶縁膜経時破壊(TDDB)試験を行い、Rd特性およびQbd特性を測定した。また、成膜した酸化珪素膜の物理的性質についても調べた。
方法P:シリコン基板をプラズマ酸化して酸化珪素膜(P−Ox膜)を形成した。
・処理時間100秒;膜厚8.5nm
方法Th:シリコン基板を熱酸化して酸化珪素膜(Th−Ox膜)を形成した。
・処理時間420秒;膜厚8.5nm
方法TP:シリコン基板を熱酸化後、酸化珪素膜をプラズマ酸化処理して酸化珪素膜(TP−Ox膜)を形成した。
・熱酸化420秒(膜厚8.5nm)
・プラズマ酸化100秒(膜厚0.5nm)
方法PT:シリコン基板をプラズマ酸化処理して形成した酸化珪素膜を、熱酸化処理して酸化珪素膜(PT−Ox膜)を形成した。
・プラズマ酸化100秒(膜厚8.5nm)
・熱酸化30秒(膜厚0.5nm)
[プラズマ酸化条件]
図2と同様の構成のプラズマ処理装置を使用した。
Arガス流量;500mL/min(sccm)
ガス流量;5mL/min(sccm)
ガス流量;5mL/min(sccm)
流量百分率(O/Ar+O+H);約1%
処理圧力;133Pa
載置台2の温度;400℃
マイクロ波パワー;2750W
マイクロ波パワー密度;1.4W/cm(透過板の面積1cmあたり)
[熱酸化条件]
水蒸気ジェネレータ(WVG)付きファーネスを使用した。
ガス流量;900mL/min(sccm)
ガス流量;450mL/min(sccm)
処理圧力;15000Pa
処理温度;950℃
図8は、0.1A/cmで定電流ストレスを加えた場合のΔVgの電荷ストレス依存性(V−t測定)の結果を示しており、横軸は電圧ストレスによる注入電荷量(Qinj)である。また、Rd特性を図中に記載した。PT−Ox膜はTh−Ox膜と同等に低く優れたRd特性を示す一方で、P−Ox膜およびTP−Ox膜はPT−Ox膜やTh−Ox膜よりもRdが高かった。
図9は、Qbd測定の結果であり、縦軸はワイブルプロット、横軸はQbd値である。また、図中のmの値は、プロットの傾きを示している。図9から、Qbd特性は、PT−Ox膜、P−Ox膜、Th−Ox膜、TP−Ox膜の順に優れており、特にPT−Ox膜はTh−Ox膜やP−Ox膜よりも優れたQbd特性を示した。一方、TP−Ox膜は、Th−Ox膜、P−Ox膜よりもQbd特性が悪化していた。
このように、プラズマ酸化と熱酸化の組み合わせでも、処理順序によって電気的特性に大きな違いが生じており、プラズマ酸化処理で形成した酸化珪素膜に熱酸化処理を行った場合、Rd特性やQbd特性を改善する効果が得られた。
また、ワイブルプロットの傾きmは、PT−Ox膜とP−Ox膜が共に7.7と急峻で良好な傾きを示しており、Qbdのばらつきが少ない酸化珪素膜であることが確認できた。
また、図10は、上記方法で形成された酸化珪素膜(SiO)の表面およびと酸化珪素膜(SiO)とSiとの界面の原子間力顕微鏡(AFM)による平均粗さ(RMS)を示している。この図10から、PT−Ox膜のSiO表面およびSiO/Si界面は、Th−Ox膜のSiO表面およびSiO/Si界面よりも格段に平坦であり、P−Ox膜と同等の界面平坦性を示すことが確認された。この結果は、図9のワイブルプロットの分布(傾きm)の結果と整合していた。
図11は、上記方法で成膜された酸化珪素膜について希フッ酸(DHF;HF:HO=1:300)を用いてウエットエッチングした結果を示している。P−Ox膜は、Th−Ox膜に比べてエッチングレートが速かった。一方、PT−Ox膜はTh−Ox膜と近似しており、特に界面から4nm以内の領域では、二つの膜のエッチングレートはほぼ同等であった。この結果は、プラズマ酸化膜が熱処理によって緻密に改質された可能性を示唆している。
図12および図13は、SISuR法[Stress Induced etched oxide Surface Roughness method;K.Yamabe,et al.,Jpn.J.Appl.Phys.,38,L1453(1999)参照]に従い、酸化珪素膜の半分までエッチングした露出面のストレス前後の平均粗さ(RMS)の変化量(ストレス後RMS−ストレス前RMS)を示している。図12は、10−3A/cmの定電流ストレスにおけるRMS変化量の注入電荷量(Qinj)依存性を示し、図13は、注入電荷量(Qinj)が1C/cmであるときのRMS変化量の定電流ストレス(CCS)依存性を示している。図12および図13より、エッチング露出面の粗さは、ストレス後に増加していることから、ストレスによってトラップサイトが形成されたことがわかる。しかし、PT−Ox膜のRMS変化量は、Th−Ox膜に比べて明らかに小さく、ストレスによる影響を受けにくいことがわかった。また、図10に示したSiO表面およびSiO/Si界面の結果と図12および図13のSISuR法の結果とは同様の傾向を示していることから、SiO表面やSiO界面の平坦性は酸化珪素膜のダメージを制御する上で重要な要素であることが判明した。
酸化珪素膜の絶縁破壊には、二つの成分が関与していると考えられる。一つは、絶縁膜全体が平均的に劣化する「平均成分」であり、もう一つは、絶縁膜が局所的に劣化する「変動成分」である。平均成分の評価は、V−t測定(図8参照)において現れる直線領域の傾き(Rd)の大小によって判断が可能であり、Rdの値が小さいほど劣化の進行が遅く、耐久性に優れた膜になる。一方、変動成分は、SiO表面やSiO/Si界面の粗さに依存すると考えられ、平坦であるほど変動成分が小さく、耐久性に優れた膜になる。従って、Rdの値が小さく、かつ、SiO表面やSiO/Si界面が平坦な酸化珪素膜を作成できれば、優れた絶縁特性を持つはずである。本発明方法では、プラズマ酸化処理して形成した酸化珪素膜に熱酸化処理を行うことによって、熱酸化処理による酸化珪素膜の全体的な膜質の改善と、プラズマ酸化処理によるSiO表面やSi/SiO界面の平坦性の改善とを両立させることができた。つまり、本発明方法により、熱酸化処理による平均成分の改善の優位性と、プラズマ酸化処理による変動成分の改善の優位性を兼ね備えた酸化珪素膜を形成できた。
以上に示した結果において、PT−Ox膜では、通常のプラズマ処理(方法P)と同等の平坦なSiO表面、SiO/Si界面を維持しながら、膜中のトラップサイトの生成は、Th−Ox膜よりも抑制されていた。従って、プラズマ酸化処理して形成した酸化珪素膜に熱酸化処理を行うことによって、緻密で耐久性に優れた信頼性の高い酸化珪素膜を形成できることが確認された。
試験例2:
試験例1において、酸化珪素膜の膜厚を5.5nmとした以外は、試験例1と同様にしてP−Ox膜、Th−Ox膜およびTP−Ox膜を形成した。なお、PT−Ox膜では、プラズマ酸化処理して形成した膜厚4.5nm+熱酸化処理して形成した膜厚1.0nmの酸化珪素膜とした。そして、MOSキャパシタ[アクティブサイズ(ゲート面積)2×2μm]を製造し、定電流ストレス0.5A/cm、測定点56箇所で絶縁膜経時破壊(TDDB)試験を行い、試験例1と同様にQbd特性を測定した。
図14に示すとおり、膜厚が5.5nmと薄くした場合でも、Qbd特性は試験例1と同様の傾向であった(ここでは、結果のみ図示する)。
また、P−Ox膜、Th−Ox膜およびTP−Ox膜について、定電流ストレス(CCS)を加え(注入電荷量は1C/cmとした)、初期リーク電流(JFresh)が10−7A/cmに達する電圧におけるSILC(Stress Induced Leakage Current;JSILC)を測定した。図15に示すとおり、SILCは、PT−Ox膜が最も低く、Th−Ox膜、P−Ox膜の順に高くなっており、PT−Ox膜は、Th−Ox膜よりも30%も低い値を示した。以上の結果から、プラズマ酸化処理して形成した酸化珪素膜に熱酸化処理を行うことによって形成される酸化珪素膜は、熱酸化処理により形成した酸化珪素膜に比べて、優れたQbd特性およびSILC特性を有することが確認できた。
試験例3:
プラズマ酸化処理により形成した酸化珪素膜に、異なる条件での熱処理(熱酸化処理を含む)を組み合わせて酸化珪素膜を形成し、試験例1と同様にMOSキャパシタを作成し、電気的特性の評価を行った。目標膜厚はいずれも8nmとし、熱処理における昇温、降温のタイミングは条件を揃えて行った。
成膜方法P:シリコン基板を103秒間プラズマ酸化処理して酸化珪素膜(P−Ox膜)を形成した。
成膜方法PN:シリコン基板を103秒間プラズマ酸化処理した後、30秒間Nアニール処理して酸化珪素膜(PN−Ox膜)を形成した。
成膜方法PD:シリコン基板を93秒間プラズマ酸化処理した後、30秒間ドライ酸化処理して酸化珪素膜(PD−Ox膜)を形成した。
成膜方法PW:シリコン基板を83秒間プラズマ酸化処理した後、30秒間ウエット酸化処理して酸化珪素膜(PW−Ox膜)を形成した。
[プラズマ酸化条件]
試験例1と同様の条件とした。
[Nアニール条件]
減圧アニール装置を使用した。
ガス流量;1350mL/min(sccm)
処理圧力;15000Pa
処理温度;950℃
[ドライ酸化条件]
ガス流量;1350mL/min(sccm)
処理圧力;15000Pa
処理温度;950℃
[ウエット酸化条件]
水蒸気ジェネレータ付きファーネスを使用した。
ガス流量;900mL/min(sccm)
ガス流量;450mL/min(sccm)
処理圧力;15000Pa
処理温度;950℃
図16は、ΔVgの電荷ストレス依存性を示しており、横軸は電圧ストレスによる注入電荷量(V−t測定)である。PW−Ox膜は最も優れたRd特性(Rd=0.0060V・cm/C)を示し、次に、PD−Ox膜(Rd=0.0091V・cm/C)、さらにP−Ox膜(Rd=0.0116V・cm/C)、PN−Ox膜(Rd=0.0156V・cm/C)の順であった。
図17は、Qbd特性の結果であり、縦軸はワイブルプロット、横軸はQbd値である。図17から、Qbd特性は、PW−Ox膜、PD−Ox膜、P−Ox膜/PN−Ox膜(ほぼ同じ)の順に優れていた。
以上の結果から、プラズマ酸化処理後に、ウエット酸化処理またはドライ酸化処理を行うことにより酸化珪素膜の耐久性が高まり、膜を長寿命化できるが、Nアニールでは効果がないことが判明した。これは、Nアニールよりも熱酸化の方がプラズマ酸化膜の改質効果が大きいこと、並びにNアニールでは、Si−OH結合、Si−H結合などの弱い結合からH原子の脱離が生じ、結合欠損サイトが増加してトラップサイトが増加したことが原因であると考えられる。また、熱酸化処理の中でも、ウエット酸化が特に好ましいことが判明した。これは、膜中のトラップサイトに−OHが結合して、結合欠損を減少させたためと考えられる。なお、酸化珪素膜の耐久性を向上させる効果は、ウエット酸化の一種であるISSGによる熱ラジカル酸化でも同様に得られる。
以上のように、プラズマ酸化処理後に熱酸化処理を行うことにより、Qbd特性とRd特性を両立させて酸化珪素膜の寿命を長期化できることが確認された。従って、本発明方法によって形成された酸化珪素膜は、不純物やダングリングボンド等の欠陥が少なく、電気的ストレスが繰り返し加えられるアプリケーション、例えばフラッシュメモリ等の半導体メモリ装置におけるトンネル酸化膜やフローティングゲート電極・コントロールゲート電極間の絶縁用の酸化珪素膜、パワートランジスタ、パワーMOSFETなどのパワーデバイス(電力用半導体素子)におけるゲート絶縁膜等の用途に好ましく利用できる。
また、本発明方法により形成されるシリコン酸化膜は、フラッシュメモリ素子のトンネル酸化膜として利用できる。例えば、図18に示したようなSONOS構造の半導体メモリ装置300のトンネル酸化膜として好適に利用できる。この半導体メモリ装置300は、半導体層としてのp型のシリコン基板201と、このp型のシリコン基板201上に積層形成されたトンネル酸化膜211と、第1の窒化珪素膜212と、第2の窒化珪素膜213と、第3の窒化珪素膜214と、ブロック酸化珪素膜215と、さらにその上に積層されたコントロールゲート電極216とを備えている。このうち、第1の窒化珪素膜212、第2の窒化珪素膜213、第3の窒化珪素膜214は、主に電荷を蓄積する領域としての窒化珪素膜積層体202aを形成している。また、シリコン基板201には、ゲート電極216の両側に位置するように、表面から所定の深さでn型拡散層である第1のソース・ドレイン204および第2のソース・ドレイン205が形成され、両者の間はチャネル形成領域206となっている。なお、図18における符号220は、半導体メモリ装置300の素子領域を区画する二酸化珪素(SiO)からなる素子分離膜である。そして、トンネル酸化膜211の形成に本発明方法を適用することにより、電気的ストレスを繰返し加えても耐久性に優れたトンネル酸化膜211が得られるので、半導体メモリ装置300に高い信頼性を付与することができる。
また、本発明方法により形成されるシリコン酸化膜は、例えば図19に示したようなフローティングゲート構造の半導体メモリ装置301のトンネル酸化膜としても好適に利用できる。この半導体メモリ装置301は、半導体層としてのp型のシリコン基板201と、このp型のシリコン基板201上に積層形成されたトンネル酸化膜221と、フローティングゲート電極222と、ONO構造をなす酸化珪素膜223、窒化珪素膜224および酸化珪素膜225と、さらにその上に積層されたコントロールゲート電極226を備えている。また、シリコン基板201には、表面から所定の深さでn型拡散層である第1のソース・ドレイン204および第2のソース・ドレイン205が形成され、両者の間はチャネル形成領域206となっている。図19における符号220は、半導体メモリ装置301の素子領域を区画する二酸化珪素(SiO)からなる素子分離膜である。そして、トンネル酸化膜221の形成に本発明方法を適用することにより、電気的ストレスを繰返し加えても耐久性に優れたトンネル酸化膜221が得られるので、半導体メモリ装置301に高い信頼性を付与することができる。
ここでは代表的な手順の一例を挙げて、本発明方法を半導体メモリ装置300の製造に適用した例について説明を行う。まず、LOCOS(Local Oxidation of Silicon)法やSTI(Shallow Trench Isolation)法などの手法で素子分離膜220が形成されたシリコン基板201を準備し、その表面に、例えば本発明方法によってトンネル酸化膜211を形成する。
次に、トンネル酸化膜211の上に、プラズマCVD法によって第1の窒化珪素膜212、第2の窒化珪素膜213および第3の窒化珪素膜214を順次形成する。
次に、第3の窒化珪素膜214の上に、ブロック酸化珪素膜215を形成する。このブロック酸化珪素膜215は、例えばCVD法によって形成することができる。さらに、ブロック酸化珪素膜215の上に、例えばCVD法によってポリシリコン層や金属層、あるいは金属シリサイド層などを成膜してコントロールゲート電極216となる電極層を形成する。
次に、フォトリソグラフィー技術を用い、パターン形成したレジストをマスクとして、前記電極層、ブロック酸化珪素膜215〜トンネル酸化膜211をエッチングすることにより、パターン形成されたコントロールゲート電極216と複数の絶縁膜を有するゲート積層構造体が得られる。次に、ゲート積層構造体の両側に隣接するシリコン表面にn型不純物を高濃度にイオン注入し、第1のソース・ドレイン204および第2のソース・ドレイン205を形成する。このようにして、図18に示した構造の半導体メモリ装置300を製造できる。
なお、本発明方法を適用可能な半導体メモリ装置は、図18および図19の構成に限るものではない。
また、本発明方法は、Si/SiO界面を平坦化する効果が大きく電気的ストレスへの耐久性に優れた酸化珪素膜を形成できるので、例えば図19に示したような構成の半導体メモリ装置301において、ポリシリコンなどからなるフローティングゲート電極222とコントロールゲート電極226との間を絶縁するONO構造の一部である酸化珪素膜223の形成にも好ましく適用できる。
さらに、半導体メモリ装置に限らず、各種半導体デバイスにおける素子分離膜(一例として、図18、図19における素子分離膜220を参照)の形成にも、本発明方法を適用することが可能であり、その場合も優れたSi/SiO界面の制御性が期待できる。
また、本発明方法は、半導体メモリ装置のトンネル酸化膜の形成に限らず、例えばパワートランジスタ、パワーMOSFETなどのパワーデバイス(電力用半導体素子)におけるゲート絶縁膜等の形成にも適用できる。
以上、本発明の実施の形態を述べたが、本発明は上記実施の形態に制約されることはなく、種々の変形が可能である。例えば、上記実施の形態では、プラズマ酸化処理にRLSA方式のマイクロ波プラズマ処理装置を用いたが、例えばICPプラズマ方式、ECRプラズマ方式、表面反射波プラズマ方式、マグネトロンプラズマ方式等の他の方式のプラズマ処理装置を用いることができる。また、熱酸化処理についても、枚葉方式の熱酸化処理装置に限らず、他の方式の熱酸化処理装置例えばバッチ式の熱酸化炉、枚葉式またはバッチ式の熱ラジカル酸化装置等を用いることが可能である。
1…処理容器、2…載置台、3…支持部材、5…ヒータ、12…排気管、15…ガス導入部、16…搬入出口、18…ガス供給装置、19a…不活性ガス供給源、19b…酸素含有ガス供給源、19c…水素ガス供給源、24…真空ポンプ、28…透過板、29…シール部材、31…平面アンテナ、32…マイクロ波放射孔、37…導波管、37a…同軸導波管、37b…矩形導波管、39…マイクロ波発生装置、50…制御部、51…プロセスコントローラ、52…ユーザーインターフェース、53…記憶部、100…プラズマ処理装置、101…熱酸化処理装置、200…基板処理システム、501…シリコン層、503,505…酸化珪素膜、W…半導体ウエハ(基板)

Claims (12)

  1. 被処理体の表面に露出したシリコンをプラズマ密度が1×10 10 〜5×10 12 /cm の高密度プラズマによってプラズマ酸化処理し、酸化珪素膜を形成する第1の酸化処理工程と、
    前記酸化珪素膜を、さらに熱酸化処理する第2の酸化処理工程と、
    を備え、
    前記第2の酸化処理工程後の酸化珪素膜の目標膜厚が、4nm以上10nm以下の範囲内であるとともに、前記第1の酸化処理工程では、前記目標膜厚の70%以上98%以下の範囲内の膜厚で前記酸化珪素膜を形成し、前記第2の酸化処理工程では、前記目標膜厚に達するまで増膜させることを特徴とする酸化珪素膜の形成方法。
  2. 前記第1の酸化処理工程の処理圧力が、6.7Pa以上267Pa以下の範囲内であることを特徴とする請求項1に記載の酸化珪素膜の形成方法。
  3. 前記第1の酸化処理工程では、希ガスと酸素ガスと水素ガスと含有する処理ガスによりプラズマを生成させ、前記処理ガスの全流量に対して前記酸素ガスの流量比率が0.2%以上10%以下の範囲内であることを特徴とする請求項1または請求項2に記載の酸化珪素膜の形成方法。
  4. 前記第1の酸化処理工程における処理温度が、200℃以上600℃以下の範囲内であることを特徴とする請求項1から請求項3のいずれか1項に記載の酸化珪素膜の形成方法。
  5. 前記第1の酸化処理工程は、複数の孔を有する平面アンテナにより処理容器内にマイクロ波を導入して処理ガスのプラズマを生成させるプラズマ処理装置において行うことを特徴とする請求項1から請求項4のいずれか1項に記載の酸化珪素膜の形成方法。
  6. 前記第2の酸化処理工程は、酸化雰囲気において被処理体を800℃以上1100℃以下の範囲内の温度に加熱して行うことを特徴とする請求項1から請求項5のいずれか1項に記載の酸化珪素膜の形成方法。
  7. 前記第2の酸化処理工程では、ウエット熱酸化処理を行うことを特徴とする請求項1から請求項6のいずれか1項に記載の酸化珪素膜の形成方法。
  8. 前記酸化珪素膜が、半導体メモリ装置のトンネル酸化膜であることを特徴とする請求項1から請求項7のいずれか1項に記載の酸化珪素膜の形成方法。
  9. 前記酸化珪素膜が、半導体メモリ装置において、フローティングゲート電極とコントロールゲート電極との間を絶縁するための絶縁膜であることを特徴とする請求項1から請求項7のいずれか1項に記載の酸化珪素膜の形成方法。
  10. 前記酸化珪素膜が、半導体装置の素子領域を区画する素子分離膜であることを特徴とする請求項1から請求項7のいずれか1項に記載の酸化珪素膜の形成方法。
  11. シリコン層上に、トンネル酸化膜を介して電荷蓄積層とゲート電極が形成されてなる半導体メモリ装置の製造方法であって、
    前記トンネル酸化膜を、請求項1から請求項7のいずれか1項に記載の酸化珪素膜の形成方法により形成することを特徴とする半導体メモリ装置の製造方法。
  12. コンピュータ上で動作する制御プログラムが記憶されたコンピュータ読み取り可能な記憶媒体であって、
    前記制御プログラムは、実行時に、被処理体に対して所定の処理を行うための複数の処理チャンバを有する処理システムにおいて、被処理体の表面に露出したシリコンをプラズマ密度が1×10 10 〜5×10 12 /cm の高密度プラズマによってプラズマ酸化処理し、酸化珪素膜を形成する第1のステップと、前記酸化珪素膜を、酸化雰囲気中で熱酸化処理する第2のステップと、を含み、前記第2のステップ後の酸化珪素膜の目標膜厚が、4nm以上10nm以下の範囲内であるとともに、前記第1のステップでは、前記目標膜厚の70%以上98%以下の範囲内の膜厚で前記酸化珪素膜を形成し、前記第2のステップでは、前記目標膜厚に達するまで増膜させる酸化珪素膜の形成方法が行なわれるように、コンピュータに前記処理システムを制御させるものであることを特徴とするコンピュータ読み取り可能な記憶媒体。
JP2009011027A 2009-01-21 2009-01-21 酸化珪素膜の形成方法、半導体メモリ装置の製造方法およびコンピュータ読み取り可能な記憶媒体 Active JP5166297B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009011027A JP5166297B2 (ja) 2009-01-21 2009-01-21 酸化珪素膜の形成方法、半導体メモリ装置の製造方法およびコンピュータ読み取り可能な記憶媒体
US12/550,788 US8026187B2 (en) 2009-01-21 2009-08-31 Method of forming silicon oxide film and method of production of semiconductor memory device using this method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009011027A JP5166297B2 (ja) 2009-01-21 2009-01-21 酸化珪素膜の形成方法、半導体メモリ装置の製造方法およびコンピュータ読み取り可能な記憶媒体

Publications (3)

Publication Number Publication Date
JP2010171128A JP2010171128A (ja) 2010-08-05
JP2010171128A5 JP2010171128A5 (ja) 2012-03-08
JP5166297B2 true JP5166297B2 (ja) 2013-03-21

Family

ID=42337295

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009011027A Active JP5166297B2 (ja) 2009-01-21 2009-01-21 酸化珪素膜の形成方法、半導体メモリ装置の製造方法およびコンピュータ読み取り可能な記憶媒体

Country Status (2)

Country Link
US (1) US8026187B2 (ja)
JP (1) JP5166297B2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5479304B2 (ja) * 2010-11-10 2014-04-23 信越半導体株式会社 シリコン単結晶ウェーハの熱酸化膜形成方法
KR101854609B1 (ko) 2011-12-27 2018-05-08 삼성전자주식회사 게이트 절연층의 형성 방법
US10622449B2 (en) * 2012-04-05 2020-04-14 X-Fab Semiconductor Foundries Gmbh Method of fabricating a tunnel oxide layer and a tunnel oxide layer for a semiconductor device
EP2772934A1 (en) 2013-02-28 2014-09-03 Singulus Technologies AG Method and system for naturally oxidizing a substrate
US10945313B2 (en) * 2015-05-27 2021-03-09 Applied Materials, Inc. Methods and apparatus for a microwave batch curing process
CN110945632A (zh) 2017-07-19 2020-03-31 环球晶圆日本股份有限公司 三维结构体的制造方法、垂直晶体管的制造方法、垂直晶体管用晶元以及垂直晶体管用基板
KR102516580B1 (ko) 2018-09-13 2023-03-30 가부시키가이샤 코쿠사이 엘렉트릭 반도체 장치의 제조 방법, 기판 처리 장치 및 기록 매체
US11629409B2 (en) * 2019-05-28 2023-04-18 Applied Materials, Inc. Inline microwave batch degas chamber
TW202141693A (zh) * 2020-03-10 2021-11-01 美商應用材料股份有限公司 選擇性氧化及簡化預清潔

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5314470B2 (ja) * 1974-05-22 1978-05-17
JPS51125698A (en) * 1975-04-03 1976-11-02 Mitsubishi Electric Corp The formation of silicon dioxide film
JP3439580B2 (ja) * 1995-09-26 2003-08-25 株式会社リコー シリコン酸化膜の形成方法および形成装置
JPH09223752A (ja) * 1996-02-16 1997-08-26 Hitachi Ltd 不揮発性半導体記憶装置の製造方法
US6461984B1 (en) * 1997-03-18 2002-10-08 Korea Advanced Institute Of Science & Technology Semiconductor device using N2O plasma oxide and a method of fabricating the same
JP3233281B2 (ja) * 1999-02-15 2001-11-26 日本電気株式会社 ゲート酸化膜の形成方法
JP3384795B2 (ja) * 1999-05-26 2003-03-10 忠弘 大見 プラズマプロセス装置
KR20060009395A (ko) 2001-01-25 2006-01-31 동경 엘렉트론 주식회사 기판의 처리 방법
CN100390945C (zh) * 2002-03-29 2008-05-28 东京毅力科创株式会社 基底绝缘膜的形成方法
JP4408653B2 (ja) 2003-05-30 2010-02-03 東京エレクトロン株式会社 基板処理方法および半導体装置の製造方法
JP4965849B2 (ja) 2004-11-04 2012-07-04 東京エレクトロン株式会社 絶縁膜形成方法およびコンピュータ記録媒体
JP4718189B2 (ja) * 2005-01-07 2011-07-06 東京エレクトロン株式会社 プラズマ処理方法
CN101069274B (zh) * 2005-04-15 2010-05-19 东京毅力科创株式会社 半导体装置的制造方法和等离子体氮化处理方法
KR100648194B1 (ko) * 2005-07-27 2006-11-23 삼성전자주식회사 반도체 장치의 제조 방법
JP2007201507A (ja) 2007-05-01 2007-08-09 Tokyo Electron Ltd 基板処理方法および基板処理装置

Also Published As

Publication number Publication date
US20100184267A1 (en) 2010-07-22
JP2010171128A (ja) 2010-08-05
US8026187B2 (en) 2011-09-27

Similar Documents

Publication Publication Date Title
JP5166297B2 (ja) 酸化珪素膜の形成方法、半導体メモリ装置の製造方法およびコンピュータ読み取り可能な記憶媒体
US8034179B2 (en) Method for insulating film formation, storage medium from which information is readable with computer, and processing system
JP5955394B2 (ja) 基板処理装置、半導体装置の製造方法及びプログラム
JP2012216631A (ja) プラズマ窒化処理方法
JPWO2009099252A1 (ja) 絶縁膜のプラズマ改質処理方法
JP4633729B2 (ja) 半導体装置の製造方法およびプラズマ酸化処理方法
JP5339327B2 (ja) プラズマ窒化処理方法および半導体装置の製造方法
JP6721695B2 (ja) 基板処理装置、半導体装置の製造方法およびプログラム
WO2008038787A1 (en) Method for forming silicon oxide film, plasma processing apparatus and storage medium
JP2012216632A (ja) プラズマ処理方法、及び素子分離方法
US7910495B2 (en) Plasma oxidizing method, plasma processing apparatus, and storage medium
JP4739215B2 (ja) 酸化膜の形成方法、制御プログラム、コンピュータ記憶媒体およびプラズマ処理装置
JP5357487B2 (ja) シリコン酸化膜の形成方法、コンピュータ読み取り可能な記憶媒体およびプラズマ酸化処理装置
JP2006310736A (ja) ゲート絶縁膜の製造方法および半導体装置の製造方法
JP2012079785A (ja) 絶縁膜の改質方法
JP5374748B2 (ja) 絶縁膜の形成方法、コンピュータ読み取り可能な記憶媒体および処理システム
JP5374749B2 (ja) 絶縁膜の形成方法、コンピュータ読み取り可能な記憶媒体および処理システム
JP5291467B2 (ja) プラズマ酸化処理方法、記憶媒体、及び、プラズマ処理装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120118

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120118

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120208

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120705

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120724

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120919

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121204

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121220

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151228

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5166297

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250