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KR100545161B1 - 반도체 장치 - Google Patents

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KR100545161B1
KR100545161B1 KR1020040038201A KR20040038201A KR100545161B1 KR 100545161 B1 KR100545161 B1 KR 100545161B1 KR 1020040038201 A KR1020040038201 A KR 1020040038201A KR 20040038201 A KR20040038201 A KR 20040038201A KR 100545161 B1 KR100545161 B1 KR 100545161B1
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KR
South Korea
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gate
sgt
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current
silicon filler
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마스오카후지오
사쿠라바히로시
야마모토야수에
Original Assignee
마수오카 후지오
샤프 가부시키가이샤
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Abstract

본 발명에 의한 반도체 장치는, 1017cm-3이하의 불순물 농도의 고저항 영역과 이 고저항 영역을 사이에 두는 제 1 및 제 2 고도핑 영역을 갖는 실리콘 필러; 상기 고저항 영역을 둘러싸는 절연체; 및 상기 절연체를 둘러싸는 도전체로서, 이에 인가된 전압이 상기 제 1 고도핑 영역과 제 2 고도핑 영역사이를 흐르는 전류를 제어하도록 하며, 상기 제 1 고도핑 영역과 제 2 고도핑 영역사이에 전류가 흐르는 동안 상기 고저항 영역을 완전 공핍화 상태로 가져가는 일함수를 가진 물질로 이루어진 도전체를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1의 (a) 및 (b)는 인핸스먼트형 SGT(enhancement type SGT)를 실현하기 위한 종래의 기술과 본 발명의 기술의 차이점을 설명하기 위한 도면,
도 2의 (a)는 본 발명의 반도체 장치의 개략 조감도, (b)는 (a)에 도시된 반도체 장치의 채널 길이방향에 따른 개략 단면도, (c)는 (a)의 I-I' 선에 따른 개략 단면도,
도 3의 (a)는 종래 기술의 Fin FET의 개략 조감도, (b)는 (a)에 도시된 Fin FET의 채널 길이 방향에 따른 개략 단면도, (c)는 (a)의 II-II' 선에 따른 개략 단면도,
도 4는 본 발명의 BI-SGT와 종래기술의 BI-DG 각각에 있어서의 임계 전압의 게이트장 의존성을 도시하는 그래프,
도 5는 본 발명의 BI-SGT와 종래기술의 BI-DG의 각각에 있어서의 서브쓰레홀드 스윙(subthreshold swing)(S)의 게이트장 의존성을 도시하는 그래프,
도 6은 본 발명의 BI-SGT와 종래기술의 BI-DG의 각각에 있어서의 DIBL 효과의 게이트장 의존성을 도시하는 그래프,
도 7은 실리콘 필러 직경(BI-SGT: 본 발명)과 실리콘 필러 두께(BI-DG: 종래 기술) 각각에 대한 DIBL 효과의 의존성을 도시하는 그래프,
도 8은 본 발명의 BI-SGT와 종래 기술의 BI-DG에 있어서 드레인 전류 대 게이트 전압 특성을 도시하는 그래프[log 스케일로 플로팅(plotting)됨],
도 9는 본 발명의 BI-SGT와 종래 기술의 BI-DG에 있어서 드레인 전류 대 게이트 전압 특성을 도시하는 그래프[리니어 스케일(linear scale)로 플로팅됨],
도 10은 본 발명의 BI-SGT와 종래 기술의 BI-DG에 있어서 온 전류 대 오프 전류 특성을 도시하는 그래프,
도 11은 본 발명의 BI-SGT와 종래 기술의 BI-DG 각각에 있어서 게이트 일함수와 오프 전류의 관계를 도시하는 그래프,
도 12는 MOSFET 구조의 표면 전계와 전자 이동도 사이의 관계를 도시하는 그래프,
도 12의 (a)는 임계 전압 이상의 게이트 전압의 인가에 의해 전류가 흐를때에 p형 영역에 전하 중성 영역이 존재할 경우의 밴드 갭도(band-gap diagram)도,
도 12의 (b)는 임계 전압 이상의 게이트 전압의 인가에 의해 전류가 흐를때에 p영역이 완전 공핍화되는 경우의 밴드 갭도,
도 13a는 본 발명의 BI-SGT의 게이트 및 게이트 절연막이 실리콘 필러와 접촉되기전의 에너지밴드도,
도 13b는 본 발명의 BI-SGT의 게이트 전압이 0V시의 에너지밴드도,
도 13c는 본 발명의 BI-SGT에 있어서 게이트로 둘러싸인 p-형 영역이 정확히 완전 공핍화되는 값을 게이트 전압이 갖는 에너지밴드도,
도 13d는 본 발명의 BI-SGT에 있어서 게이트 전압에 대응하여 p-형 영역의 포텐셜이 평행이동할 때의 에너지밴드도,
도 13e는 본 발명의 BI-SGT에 있어서 p-형 영역이 강반전하여 전류를 유발할 때, 그리고 p-형 영역이 완전 공핍화되어 있을 때의 에너지밴드도,
도 14a는 본 발명의 BI-SGT에 있어서 게이트 및 게이트 절연막이 실리콘 필러와 접촉되기 전의 에너지밴드도,
도 14b는 본 발명의 BI-SGT에 있어서 게이트 전압이 0V시의 에너지밴드도,
도 14c는 본 발명의 BI-SGT에 있어서 p-형 영역이 정확히 완전 공핍화되는 값을 게이트 전압이 갖게 될 때의 에너지밴드도,
도 14d는 본 발명의 BI-SGT에 있어서의 게이트 전압에 대응하여 p-형 영역의 포텐셜이 평행이동할 때의 에너지밴드도,
도 14e는 본 발명의 BI-SGT에 있어서 p-형 영역이 강반전하여 전류를 유발할 때, 그리고 p-형 영역이 완전 공핍화되어 있을 때의 에너지밴드도,
도 15a는 본 발명의 BI-SGT에 있어서 게이트 및 게이트 절연막이 실리콘 필러와 접촉되기 전의 에너지밴드도,
도 15b는 본 발명의 BI-SGT에 있어서 게이트 전압이 0V시의 에너지밴드도,
도 15c는 p-형 영역이 정확히 완전 공핍화하는 값을 게이트 전압이 갖을 때의 에너지밴드도,
도 15d는 본 발명의 BI-SGT에 있어서 게이트 전압에 대응하여 p-형 영역의 포텐셜이 평행이동할 때의 에너지밴드도,
도 15e는 본 발명의 BI-SGT에 있어서의 p-형 영역이 강반전하여 전류를 유발할 때, 그리고 p-형 영역이 완전 공핍화되어 있을 때의 에너지밴드도.
* 도면의 주요부분에 대한 부호의 설명
1, 7: 게이트 2, 8: 게이트 절연막
3, 9: 제 1 고도핑 영역 4: 고저항 영역
6, 12 : 실리콘 산화막 5, 11: 제 2 고도핑 영역
10: 직육면체형의 고저항 영역
본 발명은 반도체 장치에 관한 것으로, 특히 나노미터 스케일의 장치에 대한 설계방법을 채택할 수 있는 반도체 장치에 관한 것이다.
최근 LSI의 고속화와 저소비 전력화의 요구에 따라 2002년 International Technology Roadmap for Semiconductors(ITRS) 2002년 update판에 의하면 속도 향상을 위한 LSI의 경우 2009년에 그리고, 저소비 전력 향상의 LSI의 경우는 2013년 에 게이트장 20nm의 MOSFET가 요구되고 있다. 일반적으로, MOSFET의 게이트 장을 짧게 하면 임계전압의 저하, 스위칭 특성을 결정하는 서브쓰레홀드 스윙(subthreshold swing)(S)의 증가, Drain-Induced Barrier Lowering(DIBL) 효과의 증대 등의 문제가 발생하기 때문에 MOSFET의 안정성이 저하한다.
상기 문제를 해결할 수 있는 LSI, 특히 3차원 게이트 구조를 갖는 새로운 3차원 MOSFET를 내장하는 LSIs에 대한 요구가 증가할 것이다. 상기 새로운 3차원 MOSFET는 CMOS 스케일링으로부터 도출된 단 채널 효과를 억제한다. 이와 같은 3차원 MOSFET의 예로서 Doble-Gate MOSFET(FinFET이라고도 함), Surrounding Gate Transistor(SGT)가 일본 특개 평4-264776호 공보 및 일본 특개 평6-53513호 공보에 제안되어 있다.
이 SGT는 기판에 대해서 소오스, 게이트, 드레인이 수직 방향으로 배치되어 있고, 게이트가 필러형 반도체 층(pillar semiconductor layer)을 둘러싸는 구조를 하고 있다. 따라서, SGT는 평면형 MOSFET에 비해 작은 면적을 차지하며, SGT는 DRAM, Flash EEPROM 및 CMOS로의 응용이 매우 기대되고 있다.
종래의 폴리실리콘 게이트를 사용한 MOSFET의 스케일링 방법을 나노미터 스케일의 SGT에 적용하면 임계 전압을 조정하기 위해 게이트로 둘러싼 필러형 반도체층(채널)은 높은 불순물 농도를 필요로 한다. 그러나, 채널의 불순물 농도를 증가시키는 것이 어렵기 때문에 게이트로 둘러싸인 채널을 완전 공핍 상태로 하는 것은 어렵다. 더욱이, 채널의 캐리어 이동도의 열화에 의해 구동 전류가 저하하는 등의 문제가 생긴다.
본 발명은 상기와 같은 문제점을 해결하기 위해 이루어진 것으로서, 본 발명의 목적은 고구동 전류를 실현할 수 있으며, 초고속으로 동작하며, 초저전력을 소비하는 ULSI를 실현할 수 있는 반도체 장치를 제공하는데에 있다.
본 발명은 1017cm-3이하의 불순물 농도의 고저항 영역과 이 고저항 영역을 사이에 둔 제 1 고도핑 영역과 제 2 고도핑 영역을 갖는 실리콘 필러, 상기 고저항 영역을 둘러싸는 절연체, 및 상기 절연체를 둘러싸는 도전체를 구비하고: 상기 도전체는 이에 인가되는 전압에 의해 상기 제 1 고도핑 영역과 제 2 고도핑 영역 사이에 흐르는 전류를 제어하고, 또한 상기 제 1 고도핑 영역과 제 2 고도핑 영역 사이에 전류가 흐르고 있을 때에 상기 고저항 영역을 완전 공핍화상태로 만드는 일함수를 갖는 재료로 이루어지는 것을 특징으로 하는 반도체 장치를 제공한다.
상기 구성을 갖는 본 발명의 반도체 장치는 도전체의 실리콘 필터의 높이 방향의 길이(게이트장)이 70nm 이하, 특히 20nm이하에 있어서도 우수한 안정성을 나타내고, 저오프전류와 고온전류를 실현할 수 있으며, 초고속으로 동작하며 초저전력을 소비하는 ULSI(초대규모 집적회로)를 실현할 수 있는 디바이스 설계 방법을 채용할 수 있다.
본 발명의 목적은 이하에 주어진 상세 설명으로부터 보다 명백해지게 될 것이다. 그러나, 본 발명의 바람직한 실시예를 나타내는 동안 상세 설명 및 특정 실 시예를 단지 예시적으로 제공된 것이며, 본 발명의 사상 및 범위내에서의 다양한 변경 및 수정은 당업자에게는 상세 설명으로부터 명백하다.
본 발명에 의하면, 도전체(이하, 게이트라 함)로 둘러싸인 실리콘 필러의 영역(이하, 채널이라 함)은 1017cm-3이하와 같이 낮은 불순물 농도를 함유한다. 또한, 본 발명에 의하면, 채널이 이와 같은 낮은 불순물 농도를 함유하여도 게이트 재료의 일함수를 변경함으로써 임계 전압 또는 오프 전류 Ioff를 결정할 수 있다. 한편, 종래의 반도체 장치에서는 임계 전압 또는 오프 전류 Ioff를 채널의 불순물 농도를 변경함으로써 조절함으로써 불순물 농도를 1017cm-3이하로 하는 것은 곤란하다.
도 1의 (A)와 (B)를 참조하여 인핸스먼트형 SGT를 실현하기 위한 종래의 기술과 본 발명의 기술의 차이를 설명한다. 여기서, 전류가 흐르기 시작할 때의 게이트 전압을 "임계 전압"으로 하며, 채널은 "p형 영역"이라 한다.
종래의 기술에서는 채널의 불순물 농도를 상승시킴으로써 0V의 게이트 전압에서 드레인 전류가 0A인 인핸스먼트형 NMOS 트랜지스터를 실현하는 한편, 본 발명의 기술에서는 게이트 재료의 일함수를 변경함으로써 인핸스먼트형 NMOS 트랜지스터를 실현한다. 이때문에 본 발명은 채널의 불순물 농도를 1017cm-3이하만큼 낮게 줄일 수 있음므로써 채널의 저항 을 증가시켜 높은 캐리어 이동도를 실현할 수 있다. 결국, 본 발명은 구동전류의 열화를 완화할 수 있다. 채널의 불순물농도는 바람직하게는 1010~1017cm-3이다.
또한, 전형적인 채널에 함유된 p형 불순물은 불소 및 플로오르화 불소를 함유하며, 전형적인 n형 불순물은 인 및 비소를 함유한다.
본 발명에서는 채널의 불순물 농도를 1017cm-3이하로 조절하기 위해 게이트 재료의 일함수를 변경함으로써 임계 전압 또는 오프 전류 Ioff를 결정할 수 있다. 게이트 재료는 소망의 일함수를 갖는한 특히 한정되지는 않는다. 게이트 재료의 예는 몰리브덴 실리사이드(MoSi2), 텅스텐 실리사이드(WSi2), 니켈 실리사이드(NiSi 2) 를 함유한다.
구체적으로는, NMOS의 경우 실리콘 필러가 10nm의 직경을 가지고, 게이트장이 20nm, 절연체(게이트 절연막)의 두께(산화막 환산두께)가 1nm일 때 오프 전류 Ioff를 10-12A/㎛로 실현하기 위해서는 4.668eV의 일함수를 갖는 게이트 재료를 채용하는 것이 바람직하다. 이와 같은 재료로서 몰리브덴 실리사이드가 언급될 수 있다.
한편, PMOS의 경우 실리콘 필러의 직경이 10nm, 게이트장이 20nm, 절연체의 두께(산화막 환산두께)가 1nm일때 오프 전류 Ioff를 10-12A/㎛로 실현하기 위해서는 4.789eV의 일함수를 갖는 게이트 재료를 채용하는 것이 바람직하다. 이와 같은 재료로서 몰리브덴실리사이드가 언급될 수 있다.
이 몰리브덴 실리사이드는 일함수의 값을 4.6~4.8eV까지 변경할 수 있다.
몰리브덴 실리사이드의 일함수를 조정하는 방법으로서는 몰리브덴과 실리콘 의 조성비를 변경하여 일함수를 조정하는 방법, 규화전에 폴리실리콘으로 도핑된 불순물의 농도를 변경하여 일함수를 조정하는 방법등이 있다.
그런데, 채널을 1017cm-3이하의 불순물 농도를 함유하는 고저항 영역으로 형성하면 펀치스루(punchthrough)가 발생하여 채널에 대한 게이트의 제어성을 열화함으로써 안정한 동작이 억제된다. 이경우, 실리콘 필러의 직경(각 기둥형 실리콘 필러의 경우는 두께)을 작게하면 펀치스루의 원인이 되는 제 1 또는 제 2 고도핑 영역(소오스 또는 드레인)과 채널간의 용량이 감소하고, 이에 따라 채널에 대한 게이트의 제어성을 향상시킬수 있다. 따라서, 실리콘 필러의 직경을 제어함으로써 게이트장을 스케일링 룰에 따라 효과적으로 줄일 수 있게 한다.
또한, 채널의 불순물 농도가 1017cm-3 이하이며 게이트 장이 70nm 이하인 경우, 실리콘 필러의 직경은 0.7~35nm인 것이 바람직하고, 게이트 장이 20nm 이하인 경우 0.2~10nm인 것이 바람직하다.
채널에 대응하는 실리콘 필러의 영역을 완전히 공핍화함으로써 스위칭 특성을 결정하는 서브슬레스홀드 스윙 S는 이상값을 가질 것이다. 그 결과, 오프 전류가 감소될 수 있어 고전류에서 구동시킬 수 있는 반도체 장치를 실현할 수 있다.
특히, 본 발명에서는 반도체 장치를 고속으로 동작시킬 수 있고, 저 전력을 소비할 수 있게 하는 70nm 이하, 특히, 20nm 이하의 게이트장으로의 스케일링을 실현할 수 있는 반도체 장치를 제공할 수 있다. 또한, 본 발명은 70nm이하의 게이트 장을 가진 반도체 장치 뿐아니라 70nm 보다 큰 게이트 장의 반도체 장치에도 적용 할 수 있다.
이하, 본 발명의 반도체 장치의 구성을 더욱 설명한다. 본 발명의 반도체 장치는 고저항 영역(채널)과 이 고저항 영역을 사이에 두는 제 1 고도핑 영역과 제 2 고도핑 영역(소오스/드레인)을 갖는 실리콘 필러와, 이 고저항 영역을 둘러싸는 절연체(게이트 절연막)와, 이 절연체를 둘러싸는 도전체(게이트)를 포함한다. 게이트는 이에 인가되는 전압이 이 소오스/드레인 사이에 흐르는 전류를 제어하게 한다.
소오스/드레인을 위해서 채널의 불순물과 동종의 불순물을 사용할 수 있고, 통상, 소오스/드레인에 도핑되는 불순물은 채널에 도핑된 불순물과 역의 도전형을 갖는다. 소오스/드레인의 불순물 농도는 각각 소망하는 반도체 장치의 특성에 의해 상이하게 되나 1018~1022cm-3 정도이다.
게이트 절연막은 특히 한정되는 것은 아니므로 공지의 재료를 절연막을 위해 사용할 수 있다. 이와 같은 게이트 절연막의 예는 실리콘 산화막, 실리콘 질화막, 및 이들 막의 적층체(구체적으로는 ONO막등), 실리콘 산화질화막이나, 산화알루미늄막, 산화티타늄막, 산화탄탈막, 산화하프늄막등의 고 유전율 막을 포함한다. 또한, 게이트 절연막의 두께(산화막 환산 두께)는 0.1~10nm가 바람직하다.
실리콘 필러의 형상 및 사이즈는 특히 한정되지는 않고, 소망 특성의 반도체 장치를 제공할 필요가 있을 수 있다. 형상의 예는 원기둥형, 각기둥형(각기둥형인 경우 실리콘 필러는 기판에 걸쳐 취해진 단면이 삼각, 사각 또는 다각형일 수 있다) 및 원추형을 포함한다. 더욱이, 1개의 실리콘 필러에 복수의 반도체 장치를 배 치하여도 좋고, 이 경우 실리콘 필러는 복수의 반도체 장치가 존재할 수 있게 하는높이를 갖는다.
특히, 실리콘 필러는 게이트 장의 2분의 1이하의 직경을 갖는 것이 바람직하고, 게이트 장의 2분의 1이하 게이트 장의 100분의 1이상의 직경을 갖는 것이 보다 바람직하다.
이하, 본 발명을 도면에 도시된 바람직한 실시예에 기초하여 구체적으로 설명한다. 본 발명은 동실시예에 한정되지 않는 것으로 이해해야 한다.
본 발명의 반도체 장치(완전 공핍형 SGT 구조)의 개략 조감도를 도 2의 (a)에, 도 2의 (a)에 도시된 반도체 장치의 채널 길이 방향에 따른 개략 단면도를 도 2의 (b)에, 도 2의 (a)의 A-A'선에 따른 개략 단면도를 도 2의 (c)에 도시한다.
도 2의 (a)에 도시하는 반도체 장치는 실리콘 산화막(6), 실리콘 산화막 위에 형성된 실리콘 필러, 게이트 절연막(2), 게이트 절연막(2)을 둘러싸는 게이트(1)를 포함한다. 실리콘 필러는 제 1 고도핑 영역(3), 1017cm-3 이하의 불순물 농도의 고저항 영역(4), 및 제 2 고도핑 영역(5)을 포함한다. 고저항 영역(4)은 게이트 절연막(2)에 의해 둘러싸여 있다. 제 1 고도핑 영역(3)과 제 2 고도핑 영역(5) 사이에 흐르는 전류는 게이트(1)에 인가하는 전압에 의해 제어된다. 게이트(1)는 제 1 고도핑 영역(3)과 제 2 고도핑 영역(5) 사이에 전류가 흐르는 동안 고저항 영역(4)을 완전히 공핍화할 수 있는 일함수를 갖는 재료로 이루어진다. 예로서 도 2의 (a)에 도시하는 반도체 장치를 참조하여 본 발명을 설명하기로 한다.
또한, 본 발명의 장점을 도시하기 위해 최근 3차원구조의 MOSFET로서 주목되고 있는 FinFET와 본 발명을 비교한다. 비교하려고 하는 FinFET의 개략 조감도를 도 3의 (a)에, 도 3의 (a)에 도시된 FinFET의 채널장방향에 따른 개략 단면도를 도 3의 (b)에, 도 3의 (a)의 Ⅱ-Ⅱ'선에 따른 개략 단면도를 도 3의 (c)에 도시한다. 도 3의 (a)중 참조번호 7은 게이트, 참조번호 8은 게이트 절연막, 참조번호 9는 제 1 고도핑 영역, 참조번호 10은 불순물 농도 1017cm-3 이하의 직육면체의 고저항 영역, 참조번호 11은 제 2 고도핑 영역, 참조번호 12는 실리콘 산화막을 의미한다. 제 1 고도핑 영역(9), 직육면체의 고저항 영역(10) 및 제 2 고도핑 영역(11)은 실리콘 필러를 구성한다.
이후, 본 발명의 반도체 장치를 Body Intrinsic Surrounding Gate Transistor(BI-SGT)라 하고, 본 발명의 반도체 장치와 비교하기 위한 FinFET를 Body Intrinsic Double Gate MOSFET(BI-DG)라 하자.
본 발명의 BI-SGT와 비교 디바이스인 BI-DG에 대해서 Silvaco 사의 3차원 디바이스 시뮬레이터를 이용하여 전기적 특성을 비교 결과에 대해서 설명하기로 한다. 그 결과는 BI-SGT가 BI-DG이상의 우수한 특성을 갖는 것을 설명한다.
고저항 영역(4)(BI-SGT) 및 직육면체(BI-DG)의 고저항 영역(10)의 불순물 농도는 각 장치에 있어서 캐리어 이동도의 감소를 억제하기 위해 1017cm-3 이하로 각기 설정할 필요가 있다. 3차원 디바이스 시뮬레이션에 있어서 고저항 영역의 불순물 농도는 0이라 하자.
게이트(1)(BI-SGT) 및 게이트(7)(BI-DG)는 각기 메탈 게이트 또는 메탈 실리사이드 게이트이다. 게이트 절연막(2)(BI-SGT)의 두께 및 게이트(8)(BI-DG)의 두께는 각기 1nm이다. 산화막 환산 두께인 1nm의 값은 게이트 장 20nm의 세대에 있어서 적당한 값이며, 게이트 절연막이 보다 큰 물리적 두께를 가질 수 있도록 고유전율 을 갖는 막을 사용하는 것이 보다 바람직하다.
고저항 영역(4)에 대응하는 실리콘 필러 영역의 직경(이하, 단지 실리콘 필러 직경이라 함)(BI-SGT) 및 직육면체의 고저항 영역(10)의 실리콘 필러 영역의 두께(이하, 단지 실리콘 필러 두께라 함)(BI-DG)가 각각 5nm, 10nm 및 25nm일 때, 게이트 1의 길이(BI-SGT의 게이트 장) 및 게이트 7의 길이(BI-DG의 게이트 장) 각각에 대해서 10, 20, 30, 40, 50, 60, 70, 80, 90, 100, 200nm의 게이트 장을 가진 BI-SGT 및 BI-DG상에서 3차원 디바이스 시뮬레이션을 수행함으로써 BI-SGT 및 BI-DG의 전기적 특성을 평가한다. 3차원 디바이스 시뮬레이션 결과는 이하에 설명하는 바와 같이 BI-SGT가 단 채널 효과를 억제하기 위한 우수한 특성 및 온 전류 IOM 대 오프 전류 IOFF 특성을 갖는 것을 나타낸다.
<단 채널 효과의 억제>
도 4에 BI-SGT와 BI-DG의 각각에 있어서의 임계값 전압의 게이트 장 의존성을 도시하는 그래프를, 도 5에 BI-SGT와 BI-DG 각각에 있어서 서브스레시홀드 스윙(S)의 게이트 장 의존성을 도시하는 그래프를, 도 6에 BI-SGT와 BI-DG 각각에 있어서의 DIBL 효과의 게이트 장 의존성을 도시하는 그래프를 나타낸다.
실리콘 필러 직경(BI-SGT) 및 실리콘 필러 두께(BI-DG)는 5nm, 10nm, 25nm이며, 게이트 절연막(2)(BI-SGT) 및 게이트 절연막(8)(BI-DG)의 산화막 환산 두께는 각각 1nm이다.
도 4에서는 실리콘 필러 직경(BI-SGT)이 5nm일 때 임계값 전압 시프트 △Vth 는 0의 기준값을 갖는다. 도 6에서는 DIBL 효과를 1V의 드레인 전압에서 획득된 임계 전압으로부터 0.05V의 드레인 전압에서 획득된 임계 전압을 감산함으로써 주어진 값(DIBL 효과 값)으로 표현한다.
도 4는 BI-SGT 및 BI-DG 모두 게이트 장이 작아짐에 따라 임계값 전압 시프트 △Vth 가 증가하며, 또한, BI-SGT의 실리콘 필러 직경이 BI-DG의 실리콘 필러 두께와 같을 때 BI-SGT가 BI-DG보다 게이트 장의 1 세대분 만큼 더욱 임계값 전압의 저하를 억제한다.
구체적으로는, 게이트장이 20nm이고, 실리콘 필러 직경이 10nm인 경우, BI-SGT는 우수한 특성, 즉 63mV/dec의 서브스레시홀드 스윙 S, 및 -17mV의 DIBL 효과 값을 나타낸다(도 5 및 도 6의 ●참조).
한편, BI-DG는 실리콘 필러 두께가 10nm인 경우 77mV/dec의 서브스레시홀드 스윙(S), 및 -75mV의 DIBL 효과값을 나타낸다(도 5 및 도 6의 ○참조).
서브스레시홀드 스윙(S)의 허용값이 65mV/dec이고, 허용가능한 DIBL 효과 값이 -25mV라 하면, 실리콘 필러 직경(BI-SGT) 및 실리콘 필러 두께(BI-DG)가 각기 10nm일 때 BI-SGT가 20nm의 최소 게이트 장을 가지는 반면, BI-DG는 30nm의 최소 게이트 장을 갖는다.
채널이 게이트에 의해서 둘러싸인 BI-SGT는 채널이 게이트사이에 놓인 BI-DG보다 채널에 대한 게이트의 제어성이 높다. 따라서, BI-SGT는 BI-DG보다 단 채널 효과(게이트 장을 짧게하고 있을 때에 발생하는, 임계값 전압의 저하, 서브 스레시홀드 스윙(S)의 열화, DIBL 효과의 증가등)를 효과적으로 억제할 수 있고, 게이트 장의 보다 어그레시브(aggressive)한 스케일링을 실현할 수 있다.
구체적으로는, 게이트 절연막이 1nm의 산화막 환산 두께를 갖는 경우, 단채널 효과를 억게함으로써 동작을 안정화시키기 위해 게이트 장 L을 가진 BI-SGT는 실리콘 필러 직경을 게이트 장 L의 2분의 1 이하가 되도록 설계할 수 있다. 한편, BI-DG에서는 실리콘 필러 두께를 게이트 장 L의 1/3이 되도록 설계해야 한다. 이는, BI-DG가 BI-SGT와 동일한 게이트장을 실현하도록 되어 있을 때 BI-SGT보다 엄격한 프로세스 요구에 부합할 필요가 있다.
도 7은 실리콘 기둥 직경(BI-SGT) 및 실리콘 필러 두께(BI-DG) 각각에 대한 DIBL 효과의 의존성을 도시하는 그래프이다. BI-SGT 및 BI-DG의 게이트 장은 각각, 20nm, 30nm, 40nm이다.
도 7은 BI-SGT와 BI-DG 각각이 BI-SGT의 실리콘 필러 직경 또는 BI-DG의 실리콘 필러 두께를 작게 함에 따라서 DIBL 효과를 억제하는 것을 도시한다. 보다 상세하게는, BI-SGT의 실리콘 필러 직경 또는 BI-DG의 실리콘 필러 두께를 작게함으로써 소오스/드레인과 채널 간 용량이 각각 감소하고, 이에 따라서, 게이트에 의한 채널의 제어성을 증가시킬 수 있다. 따라서, 단채널 효과를 억제하기 위해 BI-SGT 의 실리콘 필러 직경, BI-DG의 실리콘 필러 두께를 작게함은 매우 중요하다. 또한, BI-SGT가 원기둥상 실리콘 필러를 채용하면 실리콘 필러가 직육면체인 BI-DG보다 채널에 대한 게이트의 제어성이 높으므로 BI-DG보다도 효과적으로 DIBL 효과를 억제할 수 있다.
<온 전류 Ion 대 오프 전류 Ioff 특성과 임계전압 제어>
도 8 및 도 9는 드레인 전류 대 게이트 전압 특성(Id-Vg 특성)을 도시하는 그래프이다. 도 8은 로그 스케일로 플로팅(plotting)되고, 도 9는 리니어 스케일로 플로팅된다. BI-SGT에서는 게이트 장이 20nm, 실리콘 필러 직경이 10nm인 반면, BI-DG에서는 게이트 장이 20nm이며, 실리콘 필러 두께가 10nm이다. 오프 전류 Ioff는 게이트 전압 Vg이 0V시에 얻어진 단위 채널 폭 당 드레인 전류로 정의되고, 온 전류 Ion은 게이트 전압 Vg 및 드레인 전압 Vd 가 각각 1V시에 얻어진 단위 채널 폭당 드레인 전류로 정의된다. 금회 오프 전류 Ioff는 BI-SGT 및 BI-DG 모두 1nA/μm로 설정되었다.
게이트 전압 및 드레인 전압이 각각 1V(Vg=Vd=1V)인 경우, BI-SGT의 온 전류 Ion은 BI-DG의 온 전류 Ion의 1.24배로 된다(도 9참조). BI-SGT와 BI-DG의 서브스레시홀드 스윙(S)은 각각 63mV/dec와 77mV/dec이다(도 8 참조).
따라서, BI-SGT의 고구동 성능은 거의 이상적인 서브스레시홀드 스윙(S)에 의한 것이다(완전 공핍화를 도시하는 이상 서브스레시홀드 스윙(S)은 60mV/dec임). 따라서, BI-SGT는 고속 및 저소비 전력의 CMOS 설계가 실현가능하다.
도 10은 BI-SGT와 BI-DG의 온 전류 Ion 대 오프 전류 특성 Ioff을 나타내는 그래프이다. 구체적으로는, 도 10은 BI-SGT와 BI-DG 각각에 있어서의 온 전류 Ion 의 오프 전류 Ioff 에 대한 의존성을 도시한다. BI-SGT에 있어서 실리콘 필러 직경이 10nm, 게이트 절연막의 산화막 확산 두께가 1nm, 게이트 장이 20nm, 드레인 전압 1V인 반면, BI-DG에 있어서는 실리콘 필러 두께가 10nm, 게이트 절연막의 산화막 환산 두께가 1nm, 게이트 장이 20nm, 드레인 전압이 1V이다.
도 10에 의하면, BI-SGT와 BI-DG가 동일 오프 전류 Ioff를 가질 경우 BI-SGT의 온 전류 Ion를 BI-DG의 온 전류 Ion와 비교할 수 있다. 예컨대, 오프 전류 I off가 10-12A/μm인 경우 BI-SGT의 온 전류 Ion는 BI-DG의 온 전류 Ion의 1.52배로 된다. 이는 BI-SGT가 거의 이상적인 서브스레시홀드 스윙(S)을 갖는 반면 BI-DG가 77mV/dec의 서브스레시홀드 스윙(S)을 갖는다.
또한, 오프 전류 Ioff를 증가시킴에 따라 BI-SGT와 BI-DG간의 온 전류 Ion의 차가 좁다. BI-SGT 및 BI-DG를 오프전류 Ioff가 10-6 A/μm가 되도록 설계한 때에는 BI-SGT의 온 전류 Ion는 BI-DG의 온 전류 Ion 의 1.05배로 된다. 이는 BI-SGT를 높은 오프 전류 Ioff를 제공하도록 설계하고자 하면 서브스레시홀드 영역에 있어서 BI- SGT가 이상적인 서브스레시홀드 스윙(S)을 달성하기 어렵게 되기 때문이다.
따라서, 이상적인 서브스레시홀드 스윙을 이용하여 저오프 전류 Ioff를 설정함으로써 BI-SGT의 장점을 충분히 이용할 수 있다. 또한, BI-SGT를 이용함으로써 10-12 A/μm의 저오프 전류 Ioff와 함께 1170 μA/μm의 고온전류 Ion 를 실현할 수 있다. 이 때문에, BI-SGT는 고속이며 저소비 전력의 CMOS 설계가 가능해진다.
도 11은 BI-SGT와 BI-DG 각각의 오프 전류와 게이트 일함수의 관계를 도시하는 그래프이다. BI-SGT에 있어서 실리콘 필러 직경이 10nm, 게이트 절연막의 산화막 환산 두께가 1nm, 게이트 장이 20nm, 드레인 전압이 1V인 반면, BI-DG에 있어서실리콘 필러 두께가 10nm, 게이트 절연막의 산화막 환산 두께가 1nm, 게이트 장이 20nm, 드레인 전압이 1V이다. 도 11은 4.2eV로부터 4.8eV까지 범위의 일함수를 가진 게이트 재료를 이용함으로써 게이트 장이 20nm의 BI-SGT를 실현할 수 있는 것을 도시한다.
구체적으로는, NMOSFET에 있어서 실리콘 필러 직경이 10nm, 게이트 장이 20nm, 게이트 절연막의 게이트 산화막 환산 두께가 1nm일 때 10-12 A/μm의 오프 전류 Ioff를 가진 NMOSFET를 설계하기 위해서는 4.668eV의 일함수를 갖는 게이트 재료를 사용할 수 있다. 이와 같은 게이트 재료의 예는 몰리브덴 실리사이드(MoSi2)를 포함한다.
한편, PMOSFET에 있어서 실리콘 필러 직경이 10nm, 게이트 장이 20nm, 게이 트 절연막의 산화막 환산 두께가 1nm일 때 10-12 A/μm의 오프 전류 Ioff를 가진 PMOSFET를 설계하기 위해서는 4.789eV의 일함수를 갖는 게이트 재료를 사용할 수 있다. 이와 같은 게이트 재료의 예는 몰리브덴 실리사이드(MoSi2)를 포함한다.
몰리브덴 실리사이드(MoSi2)는 일함수의 값을 4.6eV로부터 4.8eV까지 변경할 수 있다.
이상과 같이, BI-SGT에 있어서 임계전압 또는 오프 전류는 게이트의 일함수에 의해 결정될 수 있다.
<전류가 흐를 때의 게이트로 둘러싸인 고저항 영역의 완전 공핍화>
도 12는 MOSFET 구조의 표면 전계와 전자 이동도의 관계를 도시하는 그래프이다. 더욱이, 도 12의 (a)는 임계 전압 이상의 게이트 전압의 인가에 의해 전류가 흐를 때에 p형 영역(고저항 영역)에 전하 중성영역이 존재하는 것을 도시하는 밴드 갭도이다. 도 12의 (b)는 임계전압 이상의 게이트 전압의 인가에 의해 전류가 흐를 때에 p형 영역이 완전 공핍화되는 것을 도시하는 밴드 갭도이다. 여기서, MOS 구조의 표면 전계라는 것은 본 발명의 완전 공핍형 SGT 구조의 도 2의 (b)의 개략 단면도에 도시된 게이트 산화막과 채널 사이의 인터페이스에 직교하는 방향으로 인가되는 전계를 의미한다.
도 12는 전자의 이동도가 MOS 구조의 표면 전계가 작을 수록 증가되는 것이 도시되어 있다. 채널을 흐르는 전류 I는 식 I=qnμES로 표현된다. 여기서, q는 소 전하량, n은 전자 밀도, μ는 전자의 이동도, E는 전류 방향의 전계, S는 채널의 단면적이다. 요컨대, 채널을 흐르는 전류는 전자의 이동도에 비례함에 따라 채널을 흐르는 전류는 MOS 구조의 표면 전계가 작을 수록 증가된다.
본 발명의 BI-SGT에서는 임계 전압 이상의 게이트 전압의 인가에 의해 전류가 흐를 때에 p형 영역이 완전 공핍화하는 경우[도 12의 (b)]와 임계 전압 이상의 게이트 전압의 인가에 의해 전류가 흐를 때에 p형 영역(고저항 영역)에 전하중성영역이 존재하는 경우[도 12의 (a)]를 비교하면 전자인 경우의 MOS구조의 표면 전계는 후자인 경우에 비해 작다. 그 결과, 본 발명의 BI-SGT는 이동도를 향상시킬 수 있으며, 그결과 채널을 흐르는 전류를 증가, 즉 구동전류를 증가시킬 수 있다.
이하, 본 발명의 BI-SGT의 에너지 밴드의 메카니즘에 대해서 설명한다. 게이트 일함수 ΦM과 반도체의 일함수 ΦS의 대소(ΦM>ΦS, Φ M=ΦS 또는 ΦM<ΦS)에 따라, 게이트 전압 0V시의 에너지 밴드에 의해 플랫 밴드 상태(flat-band condition), 축적상태 및 공핍상태 중 어느 하나에 대한 추정이 결정된다. 게이트 전압을 증가시킴으로써 공핍상태로된 후의 키 포인트로서 작용하는 완전 공핍의 동작 메카니즘은 상기한 바와 동일하다.
도 13a~도 13e는 본 발명의 BI-SGT에 있어서 p-영역(고저항영역)의 불순물 농도가 1015cm-3이며, 게이트 일함수 ΦM와 반도체의 일함수 ΦS (=4.998eV)가 같은 경우의 에너지밴드도이다. 구체적으로는, 도 13a는 게이트, 게이트 절연막(SiO2막) 및 실리콘 필러를 접촉시키기전의 에너지 밴드도이다. 도 13b는 게이트 전압이 0V시의 에너지 밴드도이다. 도 13c는 p-영역이 정확히 완전 공핍화되는 값을 게이트 전압이 가질 때의 에너지 밴드도이다. 도 13d는 게이트 전압에 대응하여 p-형 영역의 포텐셀이 평행 이동할 때의 에너지 밴드도이다. 도 13e는 p-영역이 강반전하여 전류가 흐를 때에 그리고 p-형 영역이 완전 공핍화되어 있을 때의 에너지 밴드도이다.
우선, 게이트 일함수 ΦM와 반도체의 일함수 ΦS(=4.998eV)가 같으므로, 게이트 전압이 0V시, 에너지 밴드를 플랫 밴드 상태로 하자(도 13b 참조). 포지티브의 게이트 전압이 인가될 때 p- 형 영역이 정확히 완전 공핍화될 때 까지 p- 형 영역의 공핍층이 필러 중심을 향해 동심원 상으로 확대된다(도 13c 참조). 도 13b에 도시된 상태로부터 도 13c에 도시된 상태로의 천이중에 게이트 전하로부터 발생하는 전기력선이 p-형 영역에 존재하는 이온화한 불순물 원자로 인해 종단되기 때문에 인가된 게이트 전압이 둘로 분리되어 게이트 절연막과 p-형 영역에 인가된다.
도 13c에 도시된 바와 같이 p-형 영역이 완전 공핍화된 후, 포지티브의 게이트 전압이 더욱 증가하기 때문에 게이트 전하로부터 발생하는 전기력선이 종단에 실패한다. 그리고 게이트의 용량 결합으로 인해 p-영역이 정확히 완전 공핍화된 후에 추가된 게이트 전압 분만큼 p-형 영역의 포텐셜 전체가 도 13d에 도시된 바와 같 이 평행이동한다. 도 13d에 도시된 바와 같은 평행 축으로 게이트 절연막 및 p-형 영역에 인가되는 전계는 도 13c의 상태로부터 변하지 않는다.
도 13d에 도시된 상태에 도달한 후 포지티브 게이트 전압이 더욱 증가함에 따라서, 소오스로부터 p-형 영역으로 캐리어가 주입되기 시작하여, 게이트 전하로부터 발생하는 전기력선이 p-형 영역으로 주입된 캐리어에서 종단되기 시작하여 도 13e의 상태로 된다. 그러나, 전체 p-형 영역 전면으로 주입된 캐리어가 게이트의 정전유도에 의해 소오스의 단부에서 p-형 영역의 표면으로 인가되게 된다. 도 13d에 도시된 상태로부터 도 13e에 도시된 강반전 상태로 천이할 때 p-형 영역에 인가되는 포텐셜은 변화하지 않고, 게이트 절연막에 인가되는 포텐셜 만큼 증가한다.
도 14a~도 14e는 본 발명의 BI-SGT에 대한 에너지 밴드도로서, p-형 영역(고저항 영역)의 불순물 농도가 1015cm-3이며, 게이트 일함수 ΦM가 반도체의 일함수 ΦS(=4.998eV)보다 큰 경우의 에너지 밴드도이다. 구체적으로는 도 14a는 게이트, 게이트 절연막(SiO2 막), 실리콘 필러가 접촉되기 전 에너지 밴드도이다. 도 14b는 게이트 전압이 0V시의 에너지 밴드도이다. 도 14c는 p-형 영역이 정확히 완전 공핍화되는 값을 게이트 전압이 가질 때의 에너지 밴드도이다. 도 14d는 게이트 전압에 대응하여 p-형 영역의 포텐셜이 평행이동할 때의 에너지 밴드도이다. 도 14e는 p-형 영역이 강반전하여 전류가 흐를 때에, 그리고 p-형 영역이 완전 공핍화될 때의 에너지 밴드도이다.
도 14b에 도시된 바와 같이 게이트 전압 0V시에 축적상태가 발생한 후, 포지티브의 게이트 전압을 더욱 증가시킴에 따라 에너지 밴드는 플랫 상태라고 추정한다. 그후의 동작 메카니즘은 도 14c~도 14e와 동일하다.
도 15a~도 15e는 본 발명의 BI-SGT에 있어서의 p-영역의 에너지 밴드도로서, 불순물 농도가 1015cm-3이며, 게이트 일함수 ΦM가 반도체의 일함수 Φ S(=4.998eV)보다 작은 경우의 에너지 밴드도이다. 구체적으로는 도 15a는 게이트 및 게이트 절연막(SiO2 막)이 실리콘 필러와 접촉하기 전의 에너지 밴드도이다. 도 15b는 게이트 전압이 0V시의 에너지 밴드도이다. 도 15c는 게이트 전압이 p-형 영역이 정확히 완전 공핍화되는 값을 가질 때의 에너지 밴드도이다. 도 15d는 게이트 전압에 대응하여 p-형 영역의 포텐셜이 평행이동할 때의 에너지 밴드도이다. 도 15e는 p-영역이 강반전하여 전류가 흐를 때에 그리고 p-형 영역이 완전 공핍화될 때의 에너지 밴드도이다.
도 15b에 도시된 바와 같이, 게이트 전압 0V시의 공핍상태후 포지티브 게이 트 전압이 증가함에 따라서 p-형 영역이 정확히 완전 공핍화된다. 완전한 공핍 상태후의 동작 메카니즘은 도 13c~도 13e의 경우와 동일하다.
상술한 바와 같이, 본 발명은 게이트 재료의 일함수를 선택함으로써 1017cm-3 이하의 불순물 농도를 함유하는 고저항 영역으로 채널을 형성할 수 있다. 따라서, 본 발명은 채널을 완전 공핍화하기가 용이해지고, 캐리어 이동도를 최적화할 수 있다. 결국, 본 발명은 고구동 전류를 실현할 수 있다.
더욱이, 게이트장을 70nm이하, 특히 20nm이하로 스케일링하여도 실리콘 필러 직경을 작게함으로써 임계 전압의 억제, 이상적인 서브스레시홀드 스윙(S)의 실현 및 DIBL의 증가 억제가 가능하다. 이 때문에 저오프전류와 고온전류를 실현할 수 있다. 그러나, 본 발명은 반도체의 게이트 장을 70nm이하로 한정하는 것은 아니다.
따라서, 본 발명에 의하면 초고속으로 동작하며 초저전력을 소비하는 ULSI를 실현할 수 있다.

Claims (7)

1017cm-3 이하의 불순물 농도를 갖는 고저항 영역과, 이 고저항 영역을 사이에 두는 제 1 고도핑 영역과 제 2 고도핑 영역을 갖는 실리콘 필러와;
상기 고저항 영역을 둘러싸는 절연체; 및
상기 절연체를 둘러싸는 도전체를 포함하며:
상기 도전체는 이에 인가되는 전압이 상기 제 1 고도핑 영역과 제 2 고도핑 영역 사이에 흐르는 전류를 제어하게 하고, 상기 제 1 고도핑 영역과 제 2 고도핑 영역 사이에 전류가 흐르고 있을 때에 상기 고저항 영역을 완전 공핍화시키는 일함수를 갖는 재료로 이루어지는 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서,
상기 고저항 영역은 1010~1017cm-3의 불순물 농도를 갖는 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서,
상기 도전체는 4.2~4.8eV의 일함수를 갖는 재료로 이루어지는 것을 특징으로 하는 반도체 장치.
제 3 항에 있어서,
상기 도전체는 MoSi2로 이루어지는 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서,
상기 실리콘 필러는 상기 도전체의 실리콘 필러의 높이 방향 길이의 1/2 이하의 직경을 갖는 것을 특징으로 하는 반도체 장치.
제 5 항에 있어서,
상기 실리콘 필러는 상기 도전체의 실리콘 필러의 높이 방향 길이의 1/100 이상 1/2 이하의 직경을 갖는 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서,
상기 제 1 고도핑 영역 및 제 2 고도핑 영역은 각각 1018~1022cm-3의 불순물을 갖는 것을 특징으로 하는 반도체 장치.
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