DE4327132C2 - Dünnfilmtransistor und Verfahren zu dessen Herstellung - Google Patents

Description

Dünnfilmtransistoren, die auch als TFT bezeichnet werden, werden in polykristallinen oder amorphen Halbleiterschichten realisiert. Diese Halbleiterschichten werden z. B. durch Ab­ scheiden von Polysilizium, amorphem Silizium, Si-C oder Dia­ mant und, falls erforderlich, anschließender Rekristallisa­ tion hergestellt. Die Halbleiterschicht ist dabei auf einem Substrat aufgebracht.

Dünnfilmtransistoren werden in planarer Form realisiert (s. z. B. US 5064775). Um einen Kurzschluß zwischen Source- und Drain-Gebiet über das Substrat zu vermeiden, muß das Substrat daher mindestens an der Grenzfläche zur polykristallinen Halbleiterschicht isolierend sein. Für Dünnfilmtransistoren werden bevorzugt isolierende Substrate aus Glas, Oxiden oder Nitriden verwendet.

Soll ein planarer Dünnfilmtransistor auf einer elektrisch leitenden Unterlagen gefertigt werden, so muß zwischen der Unterlage und der polykristallinen Halbleiterschicht eine elektrisch isolierende Zwischenschicht abgeschieden werden. Eingefangene Ladungen an der Grenzfläche zwischen der poly­ kristallinen Halbleiterschicht und der isolierenden Zwischen­ schicht oder in der Unterlage befindliche Leiterbahnen führen zu elektrischen Feldern, die den Ladungstransport im Dünn­ filmtransistor nachteilig beeinflussen.

Aus U. Mitra et al. J. Electochem. Soc. 138, p3420, 1991 ist be­ kannt, störende Grenzflächenladungen in Oxiden durch Tempern in Formiergas zu reduzieren.

In N. Ibaraki et al. IEEE Tr. o. El. Dev., vol. ED36, p2971, 1989 ist vorgeschlagen wor­ den, die isolierende Zwischenschicht aus einem anderen Mate­ rial, z. B. Nitrid, auszubilden, das günstigere Grenzflä­ cheneigenschaften hat. Auf diese Weise soll durch Auswahl des Materials der Zwischenschicht die Anzahl der störenden Grenz­ flächenladungen reduziert werden.

Durch eine unter dem Dünnfilmtransistor verlaufende Leiter­ bahn hervorgerufene elektrische Felder, die die Funktionswei­ se des Dünnfilmtransistors beeinträchtigen, können durch Ein­ fügen einer zusätzlichen Abschirmschicht abgeschirmt werden (s. Nakashima et al. Electronics Lett. 19, p1095 (1983)).

Polykristalline Halbleiterschichten weisen Korngrenzen auf. Diese Korngrenzen führen im Dünnfilmtransistor zu Störungen des Ladungstransports im MOS-Kanal. Es ist bekannt, (s. H.N. Chern et al. IEEE El. Dev. Lett. EDL14, p115 (1993)), durch Passivierung von Defek­ ten die Störungen des Ladungstransports an den Korngrenzen zu reduzieren. Dazu wird eine polykristalline Siliziumschicht in Wasserstoffatmosphäre oder in einem Plasma, das wasserstoff­ und/oder sauerstoffhaltig ist, getempert.

Durch Ladungsträgereinfang und Ladungsträgerstreuung an Korn­ grenzen werden die Eigenschaften der Dünnfilmtransistoren verschlechtert. Im Vergleich zu in monokristallinem Silizium integrierten MOS-Transistoren weisen Dünnfilmtransistoren derzeit eine um einen Faktor 20-100 verringerte Stromergie­ bigkeit auf. Die geringe Stromergiebigkeit von Dünnfilmtran­ sistoren muß durch größere geometrische Abmessungen kompen­ siert werden. Dieses führt zu einem erhöhten Flächenver­ brauch.

In A. O. Adam et al., VLSI Symp. 1990, p19 ist vorgeschlagen worden, die Stromergiebigkeit eines Dünnfilmtransistors da­ durch zu erhöhen, daß an der Unterseite des Dünnfilmtransi­ stors eine zusätzliche Steuerelektrode angebracht wird. Diese erhöht die Komplexität des Bauelementes.

Der Erfindung liegt das Problem zugrunde, einen Dünnfilmtran­ sistor anzugeben, der eine gegenüber bekannten Dünnfilmtran­ sistoren verbesserte Stromergiebigkeit aufweist, der auf be­ liebigen Substratoberflächen aufgebracht werden kann und bei dem der Flächenverbrauch reduziert ist. Weiterhin liegt der Erfindung das Problem zugrunde, ein Herstellungsverfahren für einen derartigen Dünnfilmtransistor anzugeben.

Dieses Problem wird erfindungsgemäß gelöst durch einen Dünn­ filmtransistor nach Anspruch 1 sowie ein Verfahren zu dessen Herstellung nach Anspruch 6. Weitere Ausgestaltungen der Er­ findung gehen aus den übrigen Ansprüchen hervor.

Der erfindungsgemäße Dünnfilmtransistor weist einen reduzier­ ten Platzbedarf auf, da die Source/Kanal/Drain-Folge nicht parallel zur Oberfläche des Substrats, sondern entlang der Seitenwand der Polysiliziumstruktur angeordnet ist. Da nur die Polysiliziumschicht, die das eine Source/Drain-Gebiet des Dünnfilmtransistors bildet, mit der Oberfläche des Substrats in Verbindung steht, kann die Oberfläche des Substrats sowohl elektrisch leitend als auch isolierend sein. Das Substrat kann daher in dem erfindungsgemäßen Dünnfilmtransistor ent­ sprechend den Anforderungen der vorgesehenen Anwendung ausge­ wählt werden. Insbesondere ist es möglich, daß die Oberfläche des Substrats elektrisch leitend ist. Dadurch ist der erfin­ dungsgemäße Dünnfilmtransistor auch für die Integration in eine dreidimensionale Schaltungsanordnung geeignet. In diesem Fall kann die Oberfläche des Substrats Kontakte oder An­ schlüsse von Bauelementen umfassen, die mit dem durch die Po­ lysiliziumschicht gebildeten Source/Drain-Gebiet des Dünn­ filmtransistors verbunden werden sollen.

Die Polysiliziumstruktur weist eine im wesentlichen senkrecht zur Oberfläche des Substrats verlaufende Seitenwand auf.

Dadurch verläuft der Ladungsträgertransport im Kanal des Dünnfilmtransistors im wesentlichen senkrecht zur Oberfläche des Substrats. Da Polysilizium bevorzugt in zur Oberfläche des Substrats vertikaler Richtung rekristallisiert, bilden sich längliche Kristallite aus, die im wesentlichen senkrecht zur Oberfläche des Substrats ausgerichtet sind. In dem erfindungsgemäßen Dünnfilmtransistor verläuft der Ladungsträ­ gertransport damit weitgehend in den Körnern. Dadurch wird von vorn herein die Wechselwirkung der Ladungsträger mit De­ fekten an den Korngrenzen reduziert, wodurch die Stromergie­ bigkeit erhöht wird.

In Takato et al, IEEE Transaction on Electron Devices, Band 38, No. 3. März 1991, Seite 573 bis 578 ist ein MOS-Transi­ stor vorgeschlagen worden, der vertikal in einer Säule aus monokristallinem Silizium angeordnet ist. Dabei sind Drain- und Kanal-Gebiet in der Säule aus monokristallinem Silizium angeordnet, während Source in einer auf einem Silizium­ substrat angeordnete Silziumschicht angeordnet ist. Die Säule wird durch anisotropes Ätzen der Siliziumschicht gebildet. Das Source-Gebiet ist seitlich von der Säule in der Silizium­ schicht angeordnet. Gateoxid und Gateelektrode sind auf der Seitenwand der Säule angeordnet. Durch die vertikale Anord­ nung unter Verwendung der Säule aus monokristallinem Silizium soll in diesem MOS-Transistor das Problem der Kurzkanaleffek­ te, der Substratsteuerung sowie der Degradation durch heiße Ladungsträger gelöst werden. Das Problem der Wechselwirkung von Ladungsträgern an Korngrenzen tritt bei monokristallinem Silizium nicht auf.

Umfaßt die Polysiliziumstruktur an der Grenzfläche zur Poly­ siliziumschicht ein vom ersten leitfähigkeitsdotiertes Ge­ biet, so erstreckt sich das eine Source/Drain-Gebiet über die Polysiliziumschicht und das dotierte Gebiet bis in die Poly­ siliziumstruktur hinein. Bei diesem Aufbau wird der Überlapp der Gateelektrode über das Kanalgebiet des Dünnfilmtransi­ stors verbessert, was zu einer Reduktion des Serienwider­ stands im Transistor führt.

Gemäß einer besonders vorteilhaften Ausgestaltung der Erfin­ dung umgeben das Gatedielektrikum und die Gateelektrode die Polysiliziumstruktur ringförmig. In diesem Dünnfilmtransistor verläuft der Ladungsträgertransport im Inneren der Polysili­ ziumstruktur und ist keinerlei äußeren elektrischen Feldern ausgesetzt. Da die Gateelektrode den Dünnfilmtransistor voll­ ständig umschließt, wird die Gatefläche optimal genutzt und der Flächenverbrauch des Dünnfilmtransistors weiter redu­ ziert.

In vielen Schaltungsanwendungen werden das Source-Gebiet mit dem Substrat eines MOS-Transistors auf gleiches Potential ge­ legt. Dazu liegt es im Rahmen der Erfindung, daß in der Poly­ siliziumstruktur vorgesehene Source/Drain-Gebiet ringförmig auszubilden, so daß es über den gesamten Umfang an die Sei­ tenwand der Polysiliziumstruktur angrenzt. Die Polysilizium­ struktur umfaßt ein vom zweiten Leitfähigkeitstyp mit erhöh­ ter Dotierstoffkonzentration dotiertes Anschlußgebiet, das an die der Polysiliziumschicht angewandte Oberfläche der Polysi­ liziumstruktur angrenzt. Es liegt im Rahmen der Erfindung, das Anschlußgebiet und das Source/Drain-Gebiet über einen Me­ tallkontakt miteinander elektrisch zu verbinden und auf glei­ ches Potential zu legen.

Im folgenden wird die Erfindung anhand eines Ausführungsbei­ spiels und der Figuren näher erläutert.

Fig. 1 zeigt ein Substrat mit einer ersten Polysilizium­ schicht und einer zweiten Polysiliziumschicht.

Fig. 2 zeigt das Substrat nach einem Ätzschritt zur Erzeugung einer Polysiliziumstruktur.

Fig. 3 zeigt das Substrat nach Abscheiden einer dielektri­ schen Schicht.

Fig. 4 zeigt das Substrat nach Herstellung einer ringförmi­ gen Gateelektrode.

Fig. 5 zeigt das Substrat nach Passivierung der Gatelek­ trode.

Fig. 6 zeigt das Substrat nach ganzflächigem Aufbringen und Planarisieren einer isolierenden Schicht.

Fig. 7 zeigt das Substrat bei einer Implantation zur Erzeu­ gung eines ringförmigen Source/Drain-Gebietes entlang der Seitenwand der Polysiliziumstruktur.

Fig. 8 zeigt das Substrat bei einer weiteren maskierten Im­ plantation zur Herstellung eines Anschlußgebietes für die Polysiliziumstruktur.

Fig. 9 zeigt das Substrat nach ganzflächigem Aufbringen ei­ ner Passivierungsschicht.

Fig. 10 zeigt das Substrat nach Öffnung von Kontaktlöchern und Herstellung von Metallisierungen in den Kontakt­ löchern.

Auf ein Substrat 1 wird eine in situ n⁺-dotierte amorphe Si­ liziumschicht und darauf eine in situ p-dotierte amorphe Si­ liziumschicht abgeschieden. In einem Temperschritt bei z. B. 600°C in Stickstoffatmosphäre wird das amorphe Silizium re­ kristallisiert. Dabei bildet sich eine erste Polysilizium­ schicht 2, die n⁺-dotiert ist mit einer Dotierstoffkonzentra­ tion von z. B. 1·10²⁰ P/cm³ und die eine Schichtdicke zwi­ schen 50 und 1000 nm aufweist. Außerdem bildet sich eine zweite Polysiliziumschicht 3, die p-dotiert mit einer Dotier­ stoffkonzentration von z. B. 5·10¹⁶ B/cm³ ist und die eine Schichtdicke zwischen 50 und 1000 nm aufweist (s. Fig. 1).

Unter Verwendung einer Fotolackmaske wird in einem Trockenätzprozeß durch Strukturierung der zweiten Polysilizi­ umschicht 3 und der ersten Polysiliziumsschicht 2 eine Poly­ siliziumstruktur 31 erzeugt (s. Fig. 2). Die Ätzung wird so ausgelegt, daß die erste Polysiliziumschicht 2 nur geringfü­ gig angeätzt wird. Dadurch umfaßt die Polysiliziumstruktur 31 an der Grenzfläche zur ersten Polysiliziumschicht 2 ein n⁺­ dotiertes Gebiet 21. Die erste Polysiliziumschicht 2 und das n⁺-dotierte Gebiet 21 bilden ein Drain-Gebiet für den Dünn­ filmtransistor. Der p-dotierte Anteil der Polysiliziumstruk­ tur 31 entspricht dem sogenannten Body-Polysilizium bei einem konventionellen, planaren Dünnfilmtransistor.

Als Trockenätzprozeß ist z. B. eine HBr/Cl₂-Chemie geeignet. Die Polysiliziumstruktur 31 weist parallel zur Oberfläche des Substrats 1 einen z. B. rechteckigen Querschnitt auf. Entlang den Seiten des Rechtecks wird die Polysiliziumstruktur 31 von einer ringförmig zusammenhängenden Seitenwand 4 begrenzt. Die Seitenwand 4 verläuft im wesentlichen senkrecht zur Oberflä­ che des Substrats 1.

Anschließend wird ganz flächig eine dielektrische Schicht 5 mit im wesentlichen konformer Kantenbedeckung abgeschieden (s. Fig. 3). Die dielektrische Schicht 5 wirkt im Dünnfilm­ transistor als Gatedielektrikum. Die dielektrische Schicht 5 wird z. B. CVD-Abscheidung von SiO₂ oder Si₃N₄ oder durch thermische Oxidation in einer Dicke von 5 bis 100 nm herge­ stellt.

Anschließend wird ganzflächig eine z. B. in situ n⁺-dotierte amorphe oder polykristalline Siliziumschicht mit im wesentli­ chen konformer Kantenbedeckung abgeschieden. Durch anisotrope Trockenätzung wird das abgeschiedene Silizium rückgeätzt, so daß sich entlang der mit der dielektrischen Schicht 5 bedeck­ ten Seitenwände der Polysiliziumschicht 3 ein Spacer 6 aus­ bildet. Der Spacer 6 umgibt die Polysiliziumstruktur ringför­ mig. Der Spacer 6 bildet eine Gatelektrode für den herzustel­ lenden Dünnfilmtransistor (s. Fig. 4). Die Gateelektrode kann aus n⁺- oder p⁺-dotiertem Silizium gebildet werden. Die Do­ tierstoffkonzentration beträgt vorzugsweise 10²⁰ Atome/cm³.

Anschließend wird die Oberfläche des Spacers 6 mit einer dün­ nen passivierenden Schicht 7 versehen. Die dünne passivie­ rende Schicht 7 wird z. B. durch Aufoxidation der Oberfläche des Spacers 6 oder durch CVD-Abscheidung von SiO₂ oder Si₃N₄ in einer Dicke von z. B. 5 bis 20 nm hergestellt (s. Fig. 5).

Anschließend wird auf die Struktur ganz flächig mit einer planarisierten, isolierenden Schicht 8 versehen (s. Fig. 6). Dazu wird z. B. ganzflächig ein CVD-Plasmaoxid von ausrei­ chender Dicke abgeschieden und nachfolgend z. B. mit Lack und Rückätzen oder über ein elektrochemisches Polierverfahren planarisiert. Bei der Planarisierung wird der auf der zur Substratoberfläche parallelen Oberfläche der Polysilizium­ struktur 31 angeordnete Teil 51 der dielektrischen Schicht soweit gedünnt, daß er bei einer nachfolgenden Implantation als Streuoxid geeignet ist.

Unter Verwendung einer Fotolackmaske 9 wird anschließend eine erste Ionenimplantation, angedeutet durch die Pfeile 10, mit Arsen oder Phosphor durchgeführt. Dabei wird ein entlang der Seitenwand der Polysiliziumstruktur 31 angeordnetes ringför­ miges Source-Gebiet 11 implantiert (s. Fig. 7.).

Nach Entfernen der Fotolackmaske 9 wird eine weitere Foto­ lackmaske 12 hergestellt. Unter Verwendung der weiteren Foto­ lackmaske 12 wird eine zweite Ionenimplantation, angedeutet durch Pfeile 13, mit Bor oder BF₂ Ionen durchgeführt (s. Fig. 8). Dabei wird innerhalb des ringförmigen Source-Gebie­ tes 11 an der Oberfläche der Polysiliziumstruktur 31 ein p⁺­ dotiertes Anschlußgebiet 14 erzeugt.

Anschließend wird ein Temperschritt durchgeführt zur Aktivie­ rung des Dotierstoffes. Dabei entsteht das aktivierte Source- Gebiet 111 und das aktivierte Anschlußgebiet 141 (s. Fig. 9).

Es wird ganzflächig eine Passivierungsschicht 15 aufgebracht. Die Passivierungsschicht 15 wird z. B. als SiO₂/Si₃N₄-Schicht oder als SiO₂/Borphosphorsilikatglas aufgebracht.

In der Passivierungsschicht 15 werden Kontaktlöcher zu dem Anschlußgebiet 141 und dem Source-Gebiet 111 sowie zu dem als Gateelektrode wirkenden Spacer 6 geätzt. Die Kontaktlöcher werden mit Metallisierungen 16 aufgefüllt (s. Fig. 10). Dabei werden das Anschlußgebiet 141 und das Source-Gebiet 111 über einen gemeinsamen Kontakt kurzgeschlossen.

Das Substrat 1 kann sowohl aus Isolatormaterial wie z. B. Glas als auch aus leitendem Material oder Halbleitermaterial bestehen. Für dreidimensionale Schaltungsanordnungen ist es vorteilhaft, an der Oberfläche des Substrats 1 Kontakte zu im Substrat 1 realisierten Schaltelementen vorzusehen, die mit dem Drain-Gebiet des Dünnfilmtransistors elektrisch verbunden werden sollen. Durch Aufbringen der ersten Polysilizium­ schicht 2 werden derartige Kontakte selbstjustiert mit dem Drain-Gebiet des Dünnfilmtransistors verbunden.

Die Erfindung wurde am Beispiel eines n-Kanal-Transistors be­ schrieben. Die Erfindung ist analog übertragbar auf einen p- Kanal-Transistor.

Claims (12)

1. Dünnfilmtransistor

• - mit einem Substrat (1)
• - mit einer an der Oberfläche des Substrats (1) angeordneten Polysiliziumschicht (2), die von einem ersten Leitfähig­ keitstyp dotiert ist,
• - mit einer Polysiliziumstruktur (31), die an der Oberfläche der Polysiliziumschicht (2) angeordnet ist, die durch eine im wesentlichen senkrecht zur Oberfläche des Substrats (1) verlaufende Seitenwand (4) begrenzt ist, die mindestens ein der Grenzfläche zur Polysiliziumschicht (2) gegenüber­ liegendes, vom ersten Leitfähigkeitstyp dotiertes Sour­ ce/Drain-Gebiet (111) umfaßt, das mindestens an einen Teil der Seitenwand (4) angrenzt, und die im übrigen von einem zweiten, zum ersten entgegengesetzten Leitfähigkeitstyp dotiert ist,
• - mit einem Gatedielektrikum (5), das mindestens auf der Sei­ tenwand (4) der Polysiliziumstruktur (31) zwischen dem Source/Drain-Gebiet (111) und der Grenzfläche zur Polysi­ liziumschicht (2), die ebenfalls als Source/Drain-Gebiet wirkt, angeordnet ist,
• - mit einer Gateelektrode (6), die auf der Oberfläche des Ga­ tedielektrikums (5) im Bereich der Seitenwand (4) angeord­ net ist und die gegenüber der Polysiliziumschicht (2) und der Polysiliziumstruktur (31) isoliert ist.

2. Dünnfilmtransistor nach Anspruch 1, bei dem die Polysiliziumstruktur (31) an der Grenzfläche zur Polysiliziumschicht (2) ein vom ersten Leitfähigkeitstyp do­ tiertes Gebiet (21) umfaßt, das unmittelbar an die Polysili­ ziumschicht (2) angrenzt.

3. Dünnfilmtransistor nach Anspruch 1 oder 2, bei dem die Gateelektrode dotiertes Polysilizium umfaßt.

4. Dünnfilmtransistor nach einem der Ansprüche 1 bis 3, bei dem das Gatedielektrikum (5) und die Gateelektrode (6) die Polysiliziumstruktur (3) ringförmig umgeben.

5. Dünnfilmtransistor nach Anspruch 4,

• - bei dem das Source/Drain-Gebiet (111) ringförmig ausgebil­ det ist und über den gesamten Umfang an die Seitenwand (4) der Polysiliziumstruktur (31) angrenzt,
• - bei dem die Polysiliziumstruktur (31) ein vom zweiten Leit­ fähigkeitstyp mit erhöhter Dotierstoffkonzentration dotier­ tes Anschlußgebiet (141) umfaßt, das an die der Polysilizi­ umschicht (2) abgewandte Oberfläche der Polysiliziumstruk­ tur (31) angrenzt.

6. Verfahren zur Herstellung eines Dünnfilmtransistors,

• - bei dem auf die Oberfläche eines Substrats (1) eine erste Polysiliziumschicht (2), die von einem ersten Leitfähig­ keitstyp dotiert ist, aufgebracht wird,
• - bei dem auf die erste Polysiliziumschicht (2) eine zweite Polysiliziumschicht (3) aufgebracht wird, die von einem zweiten, zum ersten entgegengesetzten Leitfähigkeitstyp dotiert ist,
• - bei dem durch Strukturierung mindestens der zweiten Polysi­ liziumschicht (3) eine von einer Seitenwand (4) begrenzte Polysiliziumstruktur (31) erzeugt wird, wobei die Seiten­ wand (4) im wesentlichen senkrecht zur Oberfläche des Substrats (1) verläuft,
• - bei dem ein Gatedielektrikum (5) erzeugt wird, daß die Sei­ tenwand (4) der Polysiliziumstruktur (31) mindestens teil­ weise bedeckt,
• - bei dem eine Gateelektrode, die auf der Oberfläche des Ga­ tedielektrikums (5) im Bereich der Seitenwand (4) angeord­ net ist und die gegenüber der ersten Polysiliziumschicht (2) und der Polysiliziumstruktur (3) isoliert ist, erzeugt wird,
• - bei dem in der Polysiliziumstruktur (31) ein der Grenzflä­ che zur ersten Polysiliziumschicht (2) gegenüberliegendes, vom ersten Leitfähigkeitstyp dotiertes Source/Drain-Gebiet (111) erzeugt wird, das mindestens an einen Teil der Sei­ tenwand (4) angrenzt.

7. Verfahren nach Anspruch 6, bei dem die Polysiliziumstruktur (31) unter Verwendung eines Trockenätzprozesses hergestellt und bei dem die Dauer der Ät­ zung so ausgelegt wird, daß die erste Polysiliziumschicht (2) angeätzt wird, so daß die Polysiliziumstruktur (31) an der Grenzfläche zur ersten Polysiliziumschicht (2) ein vom ersten Leitfähigkeitstyp dotiertes Gebiet (21) aufweist.

8. Verfahren nach Anspruch 6 oder 7, bei dem zur Herstellung des Gatedielektrikums ganz flächig ei­ ne dielektrische Schicht (5) mit im wesentlichen konformer Kantenbedeckung aufgebracht wird.

9. Verfahren nach Anspruch 8, bei dem die Gateelektrode (6) aus dotiertem Polysilizium ge­ bildet wird.

10. Verfahren nach Anspruch 8 oder 9, bei dem die Gateelektrode (6) durch ganzflächige Abscheidung einer leitfähigen Schicht mit im wesentlichen konformer Kan­ tenbedeckung und anisotropes Ätzen der leitfähigen Schicht in Form eines an der Seitenwand (4) der Polysiliziumstruktur (31) verbliebenen Spacers (6) hergestellt wird.

11. Verfahren nach einem der Ansprüche 8 bis 10,

• - bei dem das Source/Drain-Gebiet (111) so ringförmig erzeugt wird, daß es über seinen gesamten Umfang an die Seitenwand (4) der Polysiliziumstruktur angrenzt,
• - bei dem in der Polysiliziumstruktur (31) ein vom zweiten Leitfähigkeitstyp mit erhöhter Dotierstoffkonzentration do­ tiertes Anschlußgebiet (141) gebildet wird, daß an die der ersten Polysiliziumschicht (2) abgewandte Oberfläche der Polysilizumstruktur (31) angrenzt.

12. Verfahren nach Anspruch 11,

• - bei dem nach der Herstellung der Gateelektrode (6) ganzflä­ chig eine isolierende Schicht (8) aufgebracht und planari­ siert wird,
• - bei dem bei der Planarisierung der isolierenden Schicht (8) der auf der zur Substratoberfläche parallelen Oberfläche der Polysiliziumstruktur (31) angeordnete Teil der dielek­ trischen Schicht (5) soweit gedünnt wird, daß er bei einer nachfolgenden Implantation als Streuoxid (51) geeignet ist,
• - bei dem das Source/Drain-Gebiet (111) durch Ionenimplanta­ tion unter Verwendung einer Maske (9) hergestellt wird,
• - bei dem das Anschlußgebiet (14) durch eine weitere Ionenim­ plantation unter Verwendung einer weiteren Maske (12) her­ gestellt wird,
• - bei dem ganzflächig eine Passivierungsschicht (15) aufge­ bracht wird, in der Kontaktlöcher zu der Gateelektrode (6), zu dem Source/Drain-Gebiet (111) und zu dem Anschlußgebiet (141) geöffnet und mit einer Metallisierung (16) versehen werden.