DE69419806T2 - Herstellungsverfahren von Kontakten mit niedrigem Widerstand an den Übergang zwischen Gebieten mit verschiedenen Leitungstypen - Google Patents
Herstellungsverfahren von Kontakten mit niedrigem Widerstand an den Übergang zwischen Gebieten mit verschiedenen LeitungstypenInfo
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Description
- Die vorliegende Erfindung betrifft im allgemeinen die Verarbeitung bzw. Fertigung von integrierten Halbleiterschaltungen und genauer eine Transistorstruktur mit einem niedrigen Kontaktwiderstand bei dem P-N-Übergang oder der Diode, wo ein Kontakt oder eine Verbindung zwischen wenigstens zwei Bereichen mit einem unterschiedlichen Leitfähigkeitstyp auftritt, wie z. B. bei der Dünnfilmtechnologie.
- Die PN-Dioden-Verbindungstechnologie, wie z. B. die Dünnfilmtransistor-(TFT) oder polycristalline Silizium-Technologie wird bei einer SRAM und Videoanzeigentechnologie wegen des Vorteils der hohen Dichte verwendet, den sie bereitstellt. Bei der Dünnfilm-Transistortechnologie werden polycristalline Siliziumtransistoren mit einem P-Kanal im allgemeinen als die PMOS-Last verwendet, wobei die NMOS-Treiber und die Durchlaßgatter bzw. Durchlaßgates in das Einkristallsubstrat eingebaut sind. Die Verwendung von P-Kanal-Transistoren als Last für die SRAM-Zelle führt üblicherweise zu besseren elektrischen Charakteristiken als N-Kanal-Transistoren und sie sind typischerweise schneller als resistive Lasten. Zusätzlich stellen P-Kanal-Transistoren eine stärkere Unempfindlichkeit gegenüber Rauschen bereit.
- Trotz der Vorteile, die mit der Verwendung von polykristallinen Silizium-P-Kanal- Transistoren als Lasttransistoren in Verbindung stehen, ergibt sich ein Nachteil, wenn eine Verbindung zwischen polykristallinen Siliziumleitungen mit unterschiedlichen Leitfähigkeitstypen auftritt, was dazu führt, daß Kontakte hohen Widerstands ausgebildet werden. Die TFT-Technologie der drei polykristallinen Siliziumschichten unterschiedlicher Leitfähigkeitstypen wird zu polykristallinen Siliziumverbindungsleitungen unterschiedlicher Leitfähigkeit führen, die einen Kontakt machen. Z. B. führt eine Verbindung zwischen einer polykristallinen P+- Siliziumschicht und einer benachbarten polykristallinen N+-Siliziumschicht zu einem Kontakt mit hohem Widerstand, der bei dem sich ergebenden P-N-Übergang ausgebildet wird. Bei einem dreischichtigen polykristallinen Siliziumtransistor, dessen zweite und dritte Schicht aus N+- und P+-Materialien jeweilig besteht, wird ein Kontakt mit hohem Widerstand bei dem P-N-Übergang zwischen der zweiten und dritten polykristallinen Siliziumschicht ausgebildet.
- Bei dem Dokument US-A-4 333 099 gemäß dem Stand der Technik wird ein aktiver Bereich einer Halbleitervorrichtung durch eine Polysiliziumleitung entgegengesetzter Leitfähigkeit kontaktiert und der sich ergebende PN-Übergang wird durch selektives Abscheiden von Metall - hier Sputtern gefolgt von einer Glühung - aufgelöst.
- Ein zweites Dokument des Standes der Technik EP-A-0 503 904 offenbart ein Verfahren der Herstellung eines statischen RAMs und eine statische RAM-Struktur, bei der ein Silicid am oberen Ende eines ersten leitfähigen Bereichs abgeschieden wird, bevor weitere Bereiche eines zweiten Leitfähigkeitstyps über dem ersten Bereich abgeschieden werden.
- Es ist ein Ziel der vorliegenden Erfindung die Schwierigkeiten des Standes der Technik wenigstens zu mildern.
- Gemäß Anspruch 1 der vorliegenden Erfindung wird ein Verfahren zur Ausbildung eines Abschnitts einer integrierten Schaltung vorgesehen, das folgendes umfaßt:
- In einem Substrat wird ein Feldeffektbauelement ausgebildet, das einen ersten Bereich (22) eines ersten Leitfähigkeitstyps umfaßt;
- eine erste polykristalline Siliziumschicht (36) des ersten Leitfähigkeitstyps wird ausgebildet, wobei die erste polykristalline Siliziumschicht einen Abschnitt auf dem ersten Bereich aufweist,
- eine erste isolierende Schicht (38) wird über der ersten polykristallinen Siliziumschicht ausgebildet,
- die erste isolierende Schicht (38) wird mit einem Muster versehen und geätzt, um einen Abschnitt der ersten polykristallinen Siliziumschicht (36) freizulegen;
- eine zweite polykristalline Siliziumschicht (40) wird ausgebildet, die einen zweiten Leitfähigkeitstyp aufweist und die einen Kontaktbereich mit der ersten polykristallinen Siliziumschicht (36) aufweist, wobei die zweite polykristalline Siliziumschicht einen Kontakt mit dem freigelegten Abschnitt der ersten polykristallinen Siliziumschicht herstellt;
- eine zweite isolierende Schicht (44) wird über der zweiten polykristallinen Siliziumschicht ausgebildet;
- die zweite polykristalline Schicht (40) wird über dem Kontaktbereich freigelegt;
- eine hitzebeständige Metallschicht wird über der zweiten polykristallinen Siliziumschicht ausgebildet; und
- die hitzebeständige Metallschicht wird geglüht, um so ein Metallsilicid (56) in dem Kontaktbereich auszubilden, indem die zweite polykristalline Siliziumschicht in dem Kontaktbereich und ein Abschnitt der ersten polykristallinen Siliziumschicht in dem Kontaktbereich zu Silicid konvertiert wird.
- Gemäß Anspruch 12 der vorliegenden Erfindung wird ein Abschnitt einer integrierten Schaltung bereitgestellt, die ein Substrat aufweist, wobei das Substrat einen ersten aktiven Bereich mit einer ersten Leitfähigkeit eines Feldeffektbauelements darin aufweist, und der folgenden umfaßt:
- Eine erste isolierende Schicht (34) über dem Substrat, eine erste polykristalline Siliziumschicht (36) eines ersten Leitfähigkeitstyps, die auf der ersten isolierenden Schicht abgeschieden ist und die sich erstreckt, um den zweiten aktiven Bereich (22) zu berühren;
- eine zweite isolierende Schicht (38), die eine Öffnung über der ersten polykristallinen Siliziumschicht aufweist, und
- eine zweite polykristalline Siliziumschicht (40) eines zweiten Leitfähigkeitstyps, die über der zweiten isolierenden Schicht ausgebildet ist;
- wobei die zweite polykristalline Siliziumschicht und die Öffnung einen Kontaktbereich festlegt; und
- ein metallisches Silicid (56), das den Kontaktbereich füllt, wobei keine der zweiten polykristallinen Siliziumschicht über dem Silicid in dem Kontaktbereich abgeschieden wird.
- Eine erläuternde Ausführungsform der vorliegenden Erfindung wird nun unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, in denen:
- Fig. 1 bis 7 ein bevorzugtes Verfahren der Ausbildung- eines P-N-Übergangs mit einem reduzierten Widerstand gemäß der vorliegenden Erfindung erläutern,
- eine erste polykristalline Siliziumschicht mit einem ersten Leitfähigkeitstyp;
- eine Isolierschicht mit einer Öffnung, die einen Abschnitt der ersten polykristallinen Siliziumschicht freilegt;
- eine zweite polykristalline Siliziumschicht mit einem zweiten Leitfähigkeitstyp und mit einem Kontaktbereich mit der ersten polykristallinen Siliziumschicht; und
- ein metallisches Silicid, das den Kontaktbereich füllt.
- Vorzugsweise handelt es sich bei dem metallischen Silicid um ein hitzebeständiges Metallsilicid.
- Vorzugsweise ist das hitzebeständige Metallsilicid entweder Titansilicid, Kobaltsilicid oder Molybdensilicid.
- Die neuen Merkmale, von denen man glaubt, daß sie für die vorliegende Erfindung charakteristisch sind werden in den beigefügten Ansprüchen dargelegt. Die Erfindung selbst sowie eine bevorzugte Art und Weise der Verwendung und weitere Ziele und Vorteile davon werden jedoch am besten unter Bezugnahme auf die folgende detaillierte Beschreibung einer erläuternden Ausführungsform verstanden, wenn sie in Verbindung mit den beigefügten Zeichnungen gelesen wird, in denen:
- Fig. 1 bis 7 ein bevorzugtes Verfahren der Ausbildung eines P-N-Übergangs mit einem reduzierten Widerstands gemäß der vorliegenden Erfindung zeigen.
- Die Verfahrensschritte und Strukturen, die unten beschrieben wurden, bilden nicht einen vollständigen Prozeßablauf zur Herstellung integrierter Schaltungen. Die vorliegende Erfindung kann eher in Verbindung mit Herstellungstechniken für integrierte Schaltungen praktiziert werden, die gegenwärtig in der Fachwelt bekannt sind, und es wurden nur so viele der allgemein praktizierten Prozeßschritte aufgenommen, wie notwendig sind, um ein Verständnis der vorliegenden Erfindung zu ermöglichen. Die Figuren, die die Querschnitte von Abschnitten einer integrierten Schaltung während der Herstellung darstellen, sind nicht maßstabsgerecht gezeichnet, sondern sie sind statt dessen so gezeichnet, um die wichtigen Merkmale der vorliegenden Erfindung zu erläutern.
- Nimmt man Bezug auf Fig. 1, so ist ein integriertes Schaltungsbauelement in einem Siliziumsubstrat 10 auszubilden. Ausgewählte Bereiche des Substrats 10 werden oxidiert, um einen Feldoxid-Isolierbereich 12 auszubilden. Ein erstes N- Kanal-Feldeffekt-Bauelement 14 mit einer Gateoxidschicht 16, einer ersten Gateelektrode 18, Seitenwandoxid-Abstandshaltern 20 und Source-Drain-Bereiche 22, 24 werden durch Verfahren hergestellt, die in der Fachwelt gut bekannt sind. Ein zweites N-Kanal-Feldeffektbauelement 26 wird durch Verfahren ausgebildet, die in der Fachwelt gut bekannt sind, und weist eine Gate-Oxidschicht 28 und eine zweite Gateelektrode 30 auf. Wie bei dem ersten N-Kanal-Feldeffektbauelement 14, wird das zweite N-Kanal-Feldeffektbauelement 26 im allgemeinen aus einer ersten polykristallinen Siliziumschicht ausgebildet. Der Source-Drain-Bereich 22 des Bauelements 14 und die Gateelektrode 30 bilden die verbundenen leitenden Strukturen der N-Kanal-Bauelemente.
- Nimmt man Bezug auf Fig. 2, so ist eine erste isolierende Oxidschicht 34 über der integrierten Schaltung durch bekannte Verfahren ausgebildet. Die Isolierschicht 34 wird gemustert und geätzt, um einen Abschnitt des darunterliegenden Source-Drain- Bereichs 22 mit leitender Struktur des Bauelements 14 freizulegen. Ein Abschnitt der zweiten Gateelektrode 30 des zweiten N-Kanal-Bauelements 26 kann ebenso während des Muster- und Ätzschrittes freigelegt werden. Der Source-Drain-Bereich 22 des ersten N-Kanal-Feldeffekt-Bauelements wird typischerweise mit einem Dotiermittel vom N+-Typ implantiert, wie z. B. Arsen oder Phosphor. Die Gateelektrode 30 wird üblicherweise in situ dotiert oder mit Phosphor dotiert, indem POCl&sub3; während einer Phosphorabscheidung verwendet wird.
- Eine zweite Gateelektrode und eine polykristallinen Siliziumschicht 30 wird vor einer chemischen Dampfabscheidung (CVD) eines Oxids 34 auf einer polykristallinen Siliziumschicht 30 in dem Bereich von 300 bis 2000 Angström gemustert und geätzt. Die polykristalline Siliziumschicht 36 wird dann auf dem Bauelement abgeschieden und geätzt, um Verbindungsbereiche festzulegen, gefolgt von einem Dünnfilmtransistor-Gate, das mit Phosphor von ungefähr 1 · 10¹&sup8;/cm³ implantiert ist, das aus der polykristallinen Siliziumschicht 36 N+ ein leitfähiges Material macht; anstelle der Implantierung kann ein Phosphormaterial oder ein anderes Material vom N+-Typ ebenso abgeschieden werden. Die polykristalline Siliziumschicht 36 wird das Gate eines Transistors bilden, der hier nicht gezeigt ist. Abgesehen von Phosphor ist ein anderes N+-Dotiermittel, das verwendet werden kann, Arsen. Als nächstes führt die Abscheidung eines Dünnfilmtransistor-Gateoxids zu einer Oxidisolierschicht 38, der eine Gateoxid-Verdichtung folgt. Die Verdichtung der Oxidisolierschicht 38 kann in verdünntem O&sub2;, N&sub2; oder H&sub2;O durchgeführt werden.
- Für die TFT-Technologie, die in Fig. 2 gezeigt ist, wird der geteilte Kontakt zwischen polykristallinen Siliziumschichten 36 und 40 ausgebildet, wenn eine Oxidschicht 38 auf einer polykristallinen Siliziumschicht 36 abgeschieden wird und dann gemustert und geätzt wird. Ein amorphes Silizium mit einer P+-Leitfähigkeit wird abgeschieden, gefolgt von einem Festphasen-Epitaxie-Wachstums-(SPG)- Glühen, um eine polykristalline Siliziumschicht 40 auszubilden. Eine amorphe Abscheidung von Silizium mit großen Körnern, so nahe an einem Einkristalltransistor wie möglich wird erwünscht. Deshalb wird eine Polyabscheidung niedriger Temperatur von weniger als 600ºC verwendet; eine Laser-Rekristallisierung und ein Glühen kann ebenso verwendet werden, um die Korngröße zu erhöhen. Zusätzlich kann eine Wasserstoffpassivierung durchgeführt werden, um die Integrität bzw. Unversehrtheit des Bauelements zu verbessern. Falls gewünscht kann eine Implantation eines Dünnfilmtransistorkanals durchgeführt werden. Als nächstes wird eine polykristalline Siliziumschicht 40 durch Verfahren, die in der Fachwelt bekannt sind, gemustert und geätzt. Da polykristalline Siliziumschichten 36 und 40 unterschiedliche Leitfähigkeitstypen aufweisen, ist der sich ergebende P-N-Übergang 42 zwischen polykristallinen Siliziumschichten 36 und 40 ein Kontaktübergang mit hohem Widerstand. Die Struktur gemäß dem Stand der Technik der Fig. 2 weist einen Kontakt mit ungewünschtem hohem Widerstand bei dem P-N-Übergang 42 auf. Die Erfindung des Anmelders schlägt vor, den Kontaktwiderstand zu reduzieren, in dem TiSi&sub2; (Titandisilizid) oder andere hitzebeständige Metallsilicid, wie z. B. Kobalt oder Molybden in bestimmten Bereichen, nämlich dem P-N-Übergangskontakt auszubilden.
- Nimmt man Bezug auf Fig. 3, so wird eine Siliziumnitrid-Isolierschicht 44 über einer polykristallinen Siliziumschicht 40 abgeschieden. Die Siliziumnitridschicht 44 weist üblicherweise eine Dicke von ungefähr 50 bis 500 Angström auf. Abgesehen von Siliziumnitrid kann Siliziumdioxid ebenso über einer polykristallinen Siliziumschicht 40 angeschieden werden. Als nächstes wird, wie in Fig. 4 gezeigt ist, der Fotowiderstand 46 bei einem Versatz bzw. Offset plaziert werden, so daß die polykristalline Siliziumschicht 40 implantiert 48 werden kann und zwar mit Dosierungen des P+-Dotiermaterials, wie z. B. Bohr- oder BF&sub2;. Als nächstes definiert die strategische Plazierung des Fotowiderstands 50 die Source- und Drainbereiche, die mit schwereren Dosierungen 52, P++ z. B. von Bohr- oder BF&sub2; implantiert werden können, wie in Fig. 5 gezeigt ist. Bemerkenswert ist, daß die Versatzimplantierung 48, die in Fig. 4 gezeigt ist, ein optionaler Prozeßschritt ist. Falls die Offsetimplantierung 48 abgeschlossen ist, sollte der Fotowiderstand 46 anstelle des Fotowiderstandes 50 verwendet werden, um die Source-Drain- Implantierung durchzuführen. Zusätzlich können die Offsetimplantierung und die Source/Drainimplantierung beide durchgeführt werden, bevor die Abscheidung von Siliziumnitrid oder Siliziumdioxid durchgeführt ist.
- Wie in Fig. 6 gezeigt ist, wird der Fotowiderstand 54 positioniert, um eine Silicidmaskenöffnung 55 derartig zu erzeugen, daß der Kontakt, der bei dem P-N- Übergang 42 zwischen polykristallinen Siliziumschichten 36 und 40 ausgebildet wird, gemustert werden kann und dann einem Siliziumnitrid oder Siliziumdioxid Ätz- und Widerstandsstreifen unterzogen wird. Als nächstes, wie in Fig. 7 gezeigt ist, wird Titan über einer polykristallinen Siliziumschicht 40 abgeschieden, gefolgt von einem schnellen thermischen Glühen, um Titandisilicid in dem P-N- Übergangskontakts 43 auszubilden; abgesehen von Titan können andere hitzebeständige Metalle, wie z. B. Kobalt oder Molybden verwendet werden, um ein Metallsilicid auszubilden. Das Glühen von Titan kann ebenso in einem Ofen durchgeführt werden, wo ein Glühen mit 600 bis 800ºC durchgeführt wird. Wenn Titandisilicid ausgebildet wird, wird eine Schicht aus Titannitrid am oberen Ende der abgeschiedenen Schicht aus Titan ausgebildet. Es ist wünschenswert, die Dicke des Titansilicids zu maximieren, während die Dicke des Titannitrids minimiert wird. In dem die Temperatur und das Umgebungsgas während des Glühens verändert wird, ist es möglich, die Dicke von Titannitrid-und Titandisilicidkombinationen zu steuern.
- Schließlich wird die Titannitridschicht weggestreift in einer Kombination von Schwefelsäure und Wasserstoffperoxide, um eine Titandisilicidschicht 56 in dem P- N-Übergangskontakt 42 zu belassen; zusätzlich können Standardprozeßschritte, die in der Fachwelt gut bekannt sind, verwendet werden. Die Titan-Disilicidschicht 56 verbraucht den Abschnitt der polykristallinen Siliziumschicht 40 in dem P-N- Kontaktübergang 42 und gleichzeitig verbraucht sie einen kleinen Teil der darunterliegenden polykristallinen Siliziumschicht 36, so daß der P-N-Übergang 42 nicht länger vorhanden ist. Auf diese Art und Weise wird der Kontakt zwischen den polykristallinen Siliziumschichten 36 und 40, die unterschiedliche Leitfähigkeitstypen aufweisen, kurzgeschlossen und deshalb wird der Kontakt zwischen diesen drastisch reduziert.
- P-N-Übergänge weisen typischerweise Kontakte mit hohem Widerstand auf, die ein Ergebnis der Verbindung eines P-Kanal-Bauelements und eines N-Kanal- Bauelements sind, wobei Materialien unterschiedlicher Leitfähigkeitstypen verbunden werden. Die Plazierung einer Metall- oder Metall-Silicid- Zwischenverbindungsschicht als ein geteilter bzw. gemeinsamer Kontakt zwischen Schichten von unterschiedlichen Leitfähigkeitstypen verhindert, daß sich dieser P-N- Übergang hohen Widerstands ausbildet.
Claims (18)
1. Verfahren zum Ausbilden eines Abschnittes einer integrierten Schaltung, das
folgendes umfaßt:
in einem Substrat wird ein Feldeffekt-Bauelement ausgebildet, das einen ersten Bereich
(22) eines ersten Leitfähigkeitstyps aufweist;
eine erste polykristalline Siliziumschicht (36) des ersten Leitfähigkeitstyps wird
ausgebildet, wobei die erste polykristalline Siliziumschicht einen Abschnitt aufweist,
der den ersten Bereich kontaktiert,
eine erste isolierende Schicht (38) wird über der ersten polykristallinen Siliziumschicht
ausgebildet,
die erste isolierende Schicht (38) wird gemustert und geätzt, um einen Abschnitt der
ersten polykristallinen Siliziumschicht (36) über dem ersten Bereich freizulegen;
eine zweite polykristalline Siliziumschicht (40) wird ausgebildet, die einen zweiten
Leitfähigkeitstyp aufweist und die einen Kontaktbereich mit der ersten polykristallinen
Siliziumschicht (36) hat, wobei die zweite polykristalline Siliziumschicht einen Kontakt
mit dem freigelegten Abschnitt der ersten polykristallinen Siliziumschicht herstellt;
eine zweite isolierende Schicht (44) wird über der zweiten polykristallinen
Siliziumschicht ausgebildet;
die zweite polykristalline Schicht (40) wird über den Kontaktbereich freigelegt;
eine hitzebeständige bzw. feuerfeste Metallschicht wird über der zweiten
polykristallinen Siliziumschicht ausgebildet; und
die hitzebeständige Metallschicht wird geglüht, um so ein Metallsilicid (56) in dem
Kontaktbereich auszubilden, indem die zweite polykristalline Siliziumschicht in dem
Kontaktbereich und ein Abschnitt der ersten polykristallinen Siliziumschicht in dem
Kontaktbereich zu einem Silicid konvertiert wird.
2. Verfahren, wie im Anspruch 1 beansprucht, bei welchem der Schritt des
Freilegens der zweiten polykristallinen Schicht (40) das Ätzen einer Öffnung durch die
zweite isolierende Schicht (44) umfaßt, um eine Silicidmaskenöffnung über dem
Kontaktbereich zu erzeugen.
3. Verfahren, wie im Anspruch 1 oder 2 beansprucht, bei welchem vor dem
Schritt der Ausbildung der ersten polykristallinen Siliziumschicht die folgenden
zusätzlichen Schritte durchgeführt werden:
eine untere isolierende Schicht (34) wird über einem Substrat derartig ausgebildet, daß
ein Abschnitt der ersten Siliciumschicht (36) über der unteren isolierenden Schicht
ausgebildet wird; und
die untere isolierende Schicht (34) wird gemustert und geätzt, um einen Abschnitt des
ersten Bereichs freizulegen.
4. Verfahren wie im Anspruch 3 beansprucht, bei welchem die untere isolierende
Schicht (34) gemustert und geätzt wird, um einen Abschnitt einer zweiten
Gateelektrode (30) des zweiten Feldeffektbauelements (26) freizulegen.
5. Verfahren nach Anspruch 4, bei welchem die untere Schicht (34) eine Dicke
zwischen ungefähr 300 bis 2000 Angström aufweist.
6. Verfahren wie im Anspruch 1 beansprucht, bei welchem entweder vor dem
Schritt der Ausbildung der zweiten isolierenden Schicht (44) oder danach über der
zweiten polykristallinen Siliziumschicht (40) eine Implantierung (48) der zweiten
polykristallinen Siliziumschicht und eine Implantierung eines Source/Drain-Bereichs
des ersten Dünnfilm-Feldeffekttransistors durchgeführt wird.
7. Verfahren wie im Anspruch 1 beansprucht, bei welchem der Schritt der
Ausbildung der zweiten polykristallinen Siliziumschicht (40), die folgenden Schritte
aufweist:
amorphes Silicium wird bei einer Temperatur von weniger als ungefähr 600ºC
abgeschieden, und
das amorphe Silicium wird geglüht, um die zweite polykristalline Siliziumschicht (40)
auszubilden.
8. Verfahren nach Anspruch 1, bei welchem der Schritt des Glühens der
hitzebeständigen Metallschicht eine metallenthaltene Schicht über der hitzebeständigen
Metallschicht erzeugt.
9. Verfahren nach Anspruch 8, bei welchem die metallenthaltene Schicht entfernt
wird.
10. Verfahren nach einem der vorhergehenden Ansprüche, bei welchem die erste
Siliziumschicht vom N-Typ ist.
11. Verfahren nach irgendeinem der vorhergehenden Ansprüche, bei welchem die
zweite isolierende Schicht (44) Siliciumnitrid aufweist.
12. Teil- oder Abschnitt einer integrierten Schaltung mit einem Substrat, wobei das
Substrat einen ersten leitfähigen aktiven Bereich eines Feldeffektbauelements darin
aufweist, und der bzw. das folgendes umfaßt:
eine erste isolierende Schicht (34) über dem Substrat,
eine erste polykristalline Siliziumschicht (36) vom ersten Leitfähigkeitstyp, die auf der
ersten isolierenden Schicht abgeschieden ist und die sich durch die erste isolierende
Schicht hindurch erstreckt, um den aktiven Bereich (22) zu kontaktieren;
eine zweite isolierende Schicht (38), die eine Öffnung über der ersten polykristallinen
Siliziumschicht aufweist und
eine zweite polykristalline Siliziumschicht (40) vom zweiten Leitfähigkeitstyp, die über
der zweiten isolierenden Schicht ausgebildet ist;
wobei die zweite polykristalline Siliziumschicht und die Öffnung einen Kontaktbereich
festlegen; und
ein Metallsilicid (56), das den Kontaktbereich füllt, wobei keine der zweiten
polykristallinen Siliziumschicht über Silicid in dem Kontaktbereich abgeschieden
ist.
13. Struktur gemäß Anspruch 12, bei welcher die untere isolierende Schicht (34)
über dem Substrat abgeschieden ist, die erste Siliciumschicht (36) über der unteren
isolierenden Schicht (34) abgeschieden ist und die untere isolierende Schicht eine
Öffnung aufweist, durch die die erste Siliciumschicht mit dem aktiven Bereich (22) in
Kontakt steht.
14. Struktur gemäß Anspruch 12 oder 13, bei welcher die zweite polykristalline
Siliziumschicht (40) eine große Korngrößencharakteristik eines amorphen Siliciums
aufweist, das abgeschieden, rekristallisiert und geglüht worden ist.
15. Struktur nach irgendeinem der Ansprüche 12 bis 14, bei welcher die zweite
isolierende Schicht Siliciumnitrid umfaßt.
16. Struktur nach Anspruch 13 oder 14, bei welchem der leitende Bereich ein
Source/Drain eines Feldeffektbauelements ist.
17. Struktur nach Anspruch 13 oder 14, bei welcher die zweite polykristalline
Siliziumschicht eine große Korngrößencharakteristik eines amorphen Siliciums
aufweist, das abgeschieden, rekristallisiert und geglüht worden ist.
18. Struktur nach irgendeinem der Ansprüche 13 bis 17, bei welcher die isolierende
Schicht (44), Siliciumnitrid umfaßt.
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---|---|---|---|---|
JP2978736B2 (ja) * | 1994-06-21 | 1999-11-15 | 日本電気株式会社 | 半導体装置の製造方法 |
US5661081A (en) * | 1994-09-30 | 1997-08-26 | United Microelectronics Corporation | Method of bonding an aluminum wire to an intergrated circuit bond pad |
US5534451A (en) * | 1995-04-27 | 1996-07-09 | Taiwan Semiconductor Manufacturing Company | Method for fabricating a reduced area metal contact to a thin polysilicon layer contact structure having low ohmic resistance |
US5734179A (en) * | 1995-12-12 | 1998-03-31 | Advanced Micro Devices, Inc. | SRAM cell having single layer polysilicon thin film transistors |
KR100189997B1 (ko) * | 1995-12-27 | 1999-06-01 | 윤종용 | 불휘발성 메모리 장치 |
US5869391A (en) | 1996-08-20 | 1999-02-09 | Micron Technology, Inc. | Semiconductor method of making electrical connection between an electrically conductive line and a node location, and integrated circuitry |
JPH10150198A (ja) | 1996-11-18 | 1998-06-02 | Mitsubishi Electric Corp | 薄膜トランジスタおよびその製造方法 |
EP0847081A1 (de) * | 1996-12-09 | 1998-06-10 | Texas Instruments Incorporated | Verbesserungen in, an oder in Bezug auf Halbleitervorrichtungen |
US6121663A (en) * | 1997-05-22 | 2000-09-19 | Advanced Micro Devices, Inc. | Local interconnects for improved alignment tolerance and size reduction |
US5895264A (en) * | 1997-07-30 | 1999-04-20 | Chartered Semiconductor Manufacturing Ltd. | Method for forming stacked polysilicon |
US6444553B1 (en) * | 1997-09-15 | 2002-09-03 | University Of Houston | Junction formation with diffusion barrier for silicide contacts and method for forming |
US6143617A (en) * | 1998-02-23 | 2000-11-07 | Taiwan Semiconductor Manufacturing Company | Composite capacitor electrode for a DRAM cell |
US6335294B1 (en) * | 1999-04-22 | 2002-01-01 | International Business Machines Corporation | Wet cleans for cobalt disilicide processing |
US6180462B1 (en) * | 1999-06-07 | 2001-01-30 | United Microelectronics Corp. | Method of fabricating an analog integrated circuit with ESD protection |
US6794295B1 (en) | 2000-05-26 | 2004-09-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method to improve stability and reliability of CVD low K dielectric |
US6365446B1 (en) | 2000-07-03 | 2002-04-02 | Chartered Semiconductor Manufacturing Ltd. | Formation of silicided ultra-shallow junctions using implant through metal technology and laser annealing process |
US6593234B2 (en) * | 2001-07-24 | 2003-07-15 | Micron Technology, Inc. | Methods of utilizing metal rich silicide in forming semiconductor constructions |
US20040166687A1 (en) * | 2003-02-26 | 2004-08-26 | Yung-Chang Lin | Method for forming a polycide gate and structure of the same |
KR100615085B1 (ko) | 2004-01-12 | 2006-08-22 | 삼성전자주식회사 | 노드 콘택 구조체들, 이를 채택하는 반도체소자들, 이를채택하는 에스램 셀들 및 이를 제조하는 방법들 |
US7829400B2 (en) * | 2005-01-12 | 2010-11-09 | Sharp Kabushiki Kaisha | Semiconductor device fabrication method and semiconductor device |
USD579969S1 (en) | 2006-07-12 | 2008-11-04 | Jonathan David Hirsch | Guitar |
KR100815956B1 (ko) * | 2006-09-05 | 2008-03-21 | 동부일렉트로닉스 주식회사 | 반도체 소자의 게이트 콘택 제조 방법 |
US10763207B2 (en) | 2017-11-21 | 2020-09-01 | Samsung Electronics Co., Ltd. | Interconnects having long grains and methods of manufacturing the same |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4333099A (en) * | 1978-02-27 | 1982-06-01 | Rca Corporation | Use of silicide to bridge unwanted polycrystalline silicon P-N junction |
US4463491A (en) * | 1982-04-23 | 1984-08-07 | Gte Laboratories Incorporated | Method of fabricating a monolithic integrated circuit structure |
JPS6191974A (ja) * | 1984-10-11 | 1986-05-10 | Kanegafuchi Chem Ind Co Ltd | 耐熱性マルチジヤンクシヨン型半導体素子 |
US5059554A (en) * | 1989-06-23 | 1991-10-22 | Sgs-Thomson Microelectronics, Inc. | Method for forming polycrystalline silicon contacts |
KR920004368B1 (ko) * | 1989-09-04 | 1992-06-04 | 재단법인 한국전자통신연구소 | 분리병합형 홈의 구조를 갖는 d램셀과 그 제조방법 |
US5151387A (en) * | 1990-04-30 | 1992-09-29 | Sgs-Thomson Microelectronics, Inc. | Polycrystalline silicon contact structure |
JPH0541378A (ja) * | 1991-03-15 | 1993-02-19 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP3074758B2 (ja) * | 1991-03-28 | 2000-08-07 | 日本電気株式会社 | スタティック半導体記憶装置及びその製造方法 |
US5187114A (en) * | 1991-06-03 | 1993-02-16 | Sgs-Thomson Microelectronics, Inc. | Method of making SRAM cell and structure with polycrystalline P-channel load devices |
-
1993
- 1993-04-29 US US08/055,077 patent/US5432129A/en not_active Expired - Lifetime
-
1994
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-
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US5541455A (en) | 1996-07-30 |
EP0622844A1 (de) | 1994-11-02 |
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