[go: up one dir, main page]

KR100542986B1 - 박막 트랜지스터, 상기 박막 트랜지스터 제조 방법 및 이를 이용한 표시장치 - Google Patents

박막 트랜지스터, 상기 박막 트랜지스터 제조 방법 및 이를 이용한 표시장치 Download PDF

Info

Publication number
KR100542986B1
KR100542986B1 KR1020030027339A KR20030027339A KR100542986B1 KR 100542986 B1 KR100542986 B1 KR 100542986B1 KR 1020030027339 A KR1020030027339 A KR 1020030027339A KR 20030027339 A KR20030027339 A KR 20030027339A KR 100542986 B1 KR100542986 B1 KR 100542986B1
Authority
KR
South Korea
Prior art keywords
region
source
drain
active layer
body contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
KR1020030027339A
Other languages
English (en)
Other versions
KR20040092916A (ko
Inventor
최병덕
배성식
김원식
Original Assignee
삼성에스디아이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성에스디아이 주식회사 filed Critical 삼성에스디아이 주식회사
Priority to KR1020030027339A priority Critical patent/KR100542986B1/ko
Priority to JP2004112707A priority patent/JP2004327979A/ja
Priority to US10/827,326 priority patent/US7274037B2/en
Priority to EP04090168A priority patent/EP1473779A3/en
Priority to CNA2004100420555A priority patent/CN1542986A/zh
Publication of KR20040092916A publication Critical patent/KR20040092916A/ko
Application granted granted Critical
Publication of KR100542986B1 publication Critical patent/KR100542986B1/ko
Priority to US11/760,876 priority patent/US8013337B2/en
Priority to US11/760,864 priority patent/US8624298B2/en
Priority to US11/760,869 priority patent/US8652885B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6708—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device for preventing the kink effect or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
    • H10D30/6711—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device for preventing the kink effect or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect by using electrodes contacting the supplementary regions or layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6727—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device having source or drain regions connected to bulk conducting substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6731—Top-gate only TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6745—Polycrystalline or microcrystalline silicon

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

본 발명은 킹크효과를 제거할 수 있는박막 트랜지스터, 상기 박막 트랜지스터 제조 방법 및 이를 이용한 표시장치를 개시한다.
본 발명의 박막 트랜지스터는 기판상에 형성되고, 채널영역 및 소오스/드레인영역을 구비한 액티브층과; 상기 액티브층의 채널영역상부에 형성된 게이트전극과; 상기 액티브층의 소오스/드레인영역상부에 형성된 소오스/드레인 전극과; 일측면이 상기 채널영역과 접하고 상기 소오스/드레인영역과는 분리되도록 상기 액티브층에 형성된 바디콘택영역을 구비하고, 상기 바디콘택영역을 상기 소오스전극 또는 드레인 전극에 연결하기 위한 콘택배선을 포함하는 것을 특징으로 한다.
본 발명의 박막 트랜지스터는 채널영역과 드레인영역의 경계부분에서 발생되는 핫캐리어를 바디콘택영역으로 방전시켜 줌으로써, 킹크효과를 감소시킬 수 있다.

Description

박막 트랜지스터, 상기 박막 트랜지스터 제조 방법 및 이를 이용한 표시장치{TFT, Method for fabricating the TFT and Flat panel device using the same}
도 1a은 본 발명의 실시예에 따른 박막 트랜지스터의 레이아웃도,
도 1b는 본 발명의 실시예에 따른 액티브층의 레이아웃도,
도 2a 및 도 2b는 본 발명의 박박 트랜지스터의 단면구조도,
도 3은 본 발명의 실시예에 따른 박막 트랜지스터를 이용한 평판표시장치의 레이아웃도,
도 4a 및 도 4b는 종래의 플로팅 바디 TFT와 본 발명의 바디콘택영역을 구비한 TFT의 동작특성도를 도시한 도면,
도 5는 종래의 플로팅바디 TFT와 본 발명의 바디콘택영역을 구비한 TFT에 있어서, 드레인전압에 따른 문턱전압의 변화를 도시한 도면,
*도면의 주요 부분에 대한 부호의 설명*
30 : 액티브층 31, 33 : 소오스/드레인용 고농도 불순물영역
35 : 채널영역 37 : 바디콘택용 고농도 불순물영역
본 발명은 표시장치에 사용되는 박막 트랜지스터에 관한 것으로서, 보다 구체적으로는 액티브층에 바디콘택용 불순물영역을 형성하여 킹크효과를 방지할 수 있는 박막 트랜지스터, 상기 박막 트랜지스터 제조 방법 및 이를 이용한 표시장치에 관한 것이다.
종래의 평판표시장치에 사용되는 폴리 실리콘 박막 트랜지스터는 섬형태의 액티브층이 플로팅되어 있는 플로팅바디(floating body) TFT 이다. 플로팅바디 TFT는 크기가 축소됨에 따라 드레인측에서의 강한 횡방향 전계에 의한 브레이크다운 및 문턱전압이 변동되는 등의 킹크효과(kink effect)가 발생되는 문제점이 있었다. 즉, 플로팅 바디 TFT는 액티브층이 섬형태의 구조를 가지므로, 드레인측의 강한 횡방향 전계에 의해 발생된 원하지 않는 핫캐리어(hot carrier), 예를 들어 정공을 방전시켜 주기위한 통로가 없어 Kink 효과가 발생되는 문제점이 있었다.
따라서, 본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 액티브층에 핫캐리어를 방전시키기 위한 바디콘택영역을 형성하여 킹크효과를 방지할 수 있는 박막 트랜지스터, 상기 박막 트랜지스터 제조 방법 및 이를 이용한 표시장치를 제공하는 데 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명은 기판상에 형성되고, 채널영역, 소오스/드레인영역 및 일측면이 상기 채널영역과 접하고, 상기 소오스/드레인영역과는 분리되도록 활성층내에 형성된 바디콘택영역을 구비하는 액티브층을 적어도 포함하며, 상기 바디콘택영역에 연결되어 상기 채널영역에 소정의 전압을 인가하기 위한 콘택배선을 포함하는 박막 트랜지스터를 제공하는 것을 특징으로 한다.
상기 바디콘택영역은 상기 소오스/드레인영역과 반대도전형을 갖으며, 상기 소오스영역 또는 드레인 영역에 인가되는 전압과 동일한 전압이 인가되는 것을 특징으로 한다.
또한, 본 발명은 기판상에 형성되고, 채널영역 및 소오스/드레인영역을 구비한 액티브층과; 상기 액티브층의 채널영역상부에 형성된 게이트전극과; 상기 액티브층의 소오스/드레인영역상부에 형성된 소오스/드레인 전극과; 일측면이 상기 채널영역과 접하고 상기 소오스/드레인영역과는 분리되도록 상기 액티브층에 형성된 바디콘택영역을 구비하고, 상기 바디콘택영역을 상기 소오스전극 또는 드레인 전극에 연결하기 위한 콘택배선을 포함하는 박막 트랜지스터를 제공하는 것을 특징으로 한다.
또한, 본 발명은 게이트라인, 데이터라인 및 전원공급라인과; 상기 라인들에 연결되는 다수의 화소를 구비하고, 각 화소는 액티브층에 채널영역, 소오스/드레인영역을 구비하는 적어도 하나이상의 박막 트랜지스터를 구비하며, 상기 박막 트랜지스터는 일측면이 상기 채널영역과는 접하고, 상기 소오스/드레인 영역과는 분리되도록 활성층내에 형성된 바디콘택영역과; 상기 바디콘택영역에 연결되어 상기 채널영역에 소정의 전압을 인가하기 위한 콘택배선을 더 포함하는 평판표시장치를 제공하는 것을 특징으로 한다.
상기 바디콘택영역은 상기 소오스/드레인영역과 반대도전형을 갖으며, 상기 데이터라인 또는 전원공급라인에 연결되는 것을 특징으로 한다.
또한, 본 발명은 매트릭스형태로 배열되어, 각각 적어도 하나의 박막 트랜지스터를 구비하는 다수의 화소를 포함하며, 각 박막 트랜지스터는 채널영역, 소오스/드레인영역 및 일측면이 상기 채널영역과는 접하고, 상기 소오스/드레인 영역과는 분리되도록 활성층내에 형성된 바디콘택영역을 구비하는 액티브층과, 상기 소오스/드레인 영역에 연결되는 소오스/드레인전극을 적어도 포함하며, 상기 바디콘택영역은 상기 소오스전극 또는 드레인전극중 하나에 연결되는 평판표시장치를 제공하는 것을 특징으로 한다.
또한, 본 발명은 게이트 절연막을 형성하는 제1단계와; 상기 액티브층내에 서로 분리되는 소오스/드레인 영역과 바디콘택영역을 형성하고, 상기 게이트 절연막상에 게이트를 형성하는 제2단계와; 기판전면에 층간 절연막을 형성하는 제3단계와; 상기 층간 절연막상에 상기 소오스/드레인 영역과 전기적으로 콘택되는 소오스/드레인 전극과 상기 바디콘택영역과 전기적으로 연결되는 콘택배선을 형성하는 제4단계를 포함하는 박막 트랜지스터 제조방법을 제공하는 것을 특징으로 한다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1a는 본 발명의 실시예에 따른 박막 트랜지스터의 레이아웃도이고, 도 1b는 도 1a의 박막 트랜지스터에 있어서, 액티브층의 레이아웃도를 도시한 것이다.
도 1a 및 도 1b를 참조하면, 본 발명의 실시예에 따른 박막 트랜지스터는 액티브층(30), 게이트전극(50) 및 소오스/드레인 전극(71), (73)을 구비한다. 상기 액티브층(30)은 채널영역(35)을 사이에 두고 형성된 소오스/드레인영역(31), (33)과, 상기 소오스/드레인영역(31), (33)과 분리되어 형성된 바디콘택영역(37)을 구비한다.
상기 게이트전극(50)은 상기 액티브층(30)중 채널영역(35)에 대응하여 형성된다. 상기 소오스전극(71)은 상기 소오스영역(31)에 대응하여 형성되어, 콘택(61)을 통해 소오스영역(31)과 전기적으로 연결된다. 상기 드레인전극(73)은 상기 드레인영역(32)에 대응하여 형성되어, 콘택(63)을 통해 드레인영역(33)과 전기적으로 연결된다. 한편, 상기 바디콘택영역(37)에 대응하여 콘택배선(77)이 형성되는데, 상기 콘택배선(77)은 콘택(67)을 통해 상기 바디콘택영역(37)과 전기적으로 연결되며, 또한 상기 소오스전극(71)과 연결된다.
본 발명의 실시예에서, 상기 소오스/드레인영역(31), (33)과 바디콘택영역(37)은 서로 다른 도전형을 갖는다. 예를 들어, 소오스/드레인영역(31), (33)이 고농도의 n형 불순물영역으로 이루어지면, 바디콘택영역(37)은 고농도의 p형 불순물영역으로 이루어진다. 반면에, 소오스/드레인영역(31), (33)이 고농도의 p형 불순물영역으로 이루어지면, 바디콘택영역(37)은 고농도의 n형 불순물영역으로 이루어진다. 이때, 액티브층(30)의 채널영역(35)은 제1 또는 제2도전형의 불순물이 도핑되지 않은 진성영역이다.
또한, 본 발명의 실시예에서는 상기 바디콘택영역(37)에 전원을 인가하기 위한 콘택배선(77)을 도 1에서와 같이 소오스전극(71)과 일체로 형성하였지만, 소오스전극(71)과 분리형성하여 소오스전극(71)에 인가되는 전원과 동일한 전원을 인가할 수도 있다. 또한, 콘택배선(77)이 소오스전극(71)과 연결되도록 형성하였으나, 드레인전극(73)에 연결 구성할 수도 있다.
도 2a 및 도 2b는 도 1a의 1A-1A'선과 2A-2A' 선에 따른 단면구조를 각각 도시한 것이다. 도 2a 및 도 2b를 참조하여 본 발명의 박막 트랜지스터의 제조방법을 설명하면 다음과 같다.
먼저, 절연기판상에 버퍼층(20)을 형성하고, 버퍼층상에 비정질 실리콘막을 증착한 다음 통상적인 결정화방법을 이용하여 폴리실리콘막으로 결정화하며, 폴리실리콘막을 패터닝하여 도 1b와 같은 섬형태의 액티브층(30)을 형성한다. 이어서, 상기 액티브층(30)중 바디콘택영역(37)이 형성될 부분만이 노출되도록 제1감광막(도면상에는 도시되지 않음)을 형성한다. 상기 제1감광막을 마스크로 하여 노출된 액티브층으로 제1도전형의 고농도 불순물을 이온주입하여 바디콘택영역(37)을 형성한다. 상기 바디콘택영역(37)은 일측면에 상기 채널영역(35)과 접하도록 형성되어, 상기 채널영역(35)에 의해 상기 소오스/드레인 영역(31), (33)과 서로 분리되도록 형성된다.
다음, 기판전면에 게이트 절연막(40)을 형성하고, 게이트 절연막(40)상에 금속물질과 같은 도전성물질을 증착한 다음 패터닝하여 게이트전극(50)을 형성한다. 게이트절연막(40)중 상기 바디콘택영역(37)에 대응하는 부분에 제2감광막(도면상에는 도시되지 않음)을 형성하고, 게이트전극(50)과 제2감광막을 마스크로 하여 상기 바디콘택영역(37)과는 반대도전형을 갖는 제2도전형의 불순물을 상기 액티브층(30)으로 이온주입하여 소오스/드레인영역(31), (33)을 형성한다.
기판전면에 층간 절연막(60)을 증착한 다음 층간 절연막(60)과 게이트 절연 막(40)을 식각하여 상기 소오스/드레인영역(31), (33) 및 바디콘택영역(37)을 각각 노출시키는 콘택(61), (63) 및 (67)을 형성한다. 이어서, 기판전면에 금속물질과 같은 도전성물질을 증착한 다음 패터닝하여 콘택(61), (63)을 통해 상기 소오스/드레인 영역(31), (33)에 각각 연결되는 소오스/드레인 전극(71), (73)을 형성하고, 콘택(67)을 통해 상기 바디콘택영역(37)에 연결되는 콘택배선(77)을 형성한다.
본 발명의 실시예에서, 바디콘택영역(37)은 상기 채널영역(35)에 소정을 전압이 인가되도록 하여 상기 채널영역(35)에서 발생되는 핫캐리어를 방전시켜 주기 위한 전원공급층의 역할을 하는 것이므로, 상기 액티브층(30)의 구조 및 액티브층(30)중 바디콘택영역(37)이 형성되는 위치는 도 1a 및 도 1b에서와 같이 한정되는 것이 아니다. 따라서, 상기 바디콘택영역(37)이 상기 채널영역(35)에 접하고 상기 소오스/드레인 영역(31), (33)과는 분리되도록 액티브층(30)에 형성되어, 드레인측 채널영역에서 발생되는 원하지 않는 핫캐리어를 방전시켜 주는 구조는 모두 가능이다.
또한, 본 발명의 실시예에서는 바디콘택영역(37)을 형성하고 소오스/드레인 영역(31), (33)을 형성였으나, 소오스/드레인 영역(31), (33)을 형성한 다음, 게이트 절연막(40)중 바디콘택영역(37)에 대응되는 부분만이 노출되도록 게이트 절연막(40)상에 제1감광막을 형성하고, 제1감광막을 마스크로 액티브층(30)으로 제1도전형의 불순물을 이온주입하여 바디콘택영역(37)을 형성할 수도 있다.
또한, 본 발명의 실시예에서는 소오스/드레인 영역(31), (33)이 고농도 불순물영역이 이루어지는 박막 트랜지스터에 바디콘택영역(37)을 형성하는 것에 대하여 설명하였으나, 소오스/드레인 영역(31), (33)이 고농도 불순물영역과 저농도 불순 물영역의 LDD 구조를 갖는 박막 트랜지스터에도 적용가능하다.
상기한 바와 같은 구조를 갖는 본 발명의 박막 트랜지스터는 동작중에 드레인 영역의 횡방향 전계에 의해 드레인영역(33)과 채널영역(35)의 경계부분에서 발생되는 핫캐리어가 바디콘택영역(37)을 통해 빠져 나가도록 하므로써, 핫캐리어가 소오스영역(31)으로 이동하는 것을 방지하여 킹크효과를 방지할 수 있다.
도 3은 본 발명의 실시예에 따른 박막 트랜지스터를 이용한 평판표시장치의 레이아웃도이다.
도 3을 참조하면, 기판(100)상에 게이트라인(110), 데이터라인(120) 및 전원공급라인(130)에 의해 정의되어지는 화소가 매트릭스형태로 배열되어 있다.
상기 화소 내에는 스위칭 박막 트랜지스터(200), 캐패시터(300), 구동 바막 트랜지스터(400) 및 제1전극(500)을 포함할 수 있다.
상기 스위칭 박막 트랜지스터(200)는 상기 게이트라인(110)과 연결된 게이트전극(250), 상기 게이트전극(250)에 대응하는 채널 영역(235), 소오스/드레인 영역(231,233) 및 측면이 상기 채널 영역(235)에 접하고, 상기 소오스/드레인 영역(231,233)과는 분리된 바디콘택영역(237) 및 상기 소오스/드레인 영역(231,233)을 노출시키는 콘택홀(261,263)에 의해 상기 소오스/드레인 영역(231,233)과 콘택하는 소오스/드레인 전극(271,273)을 포함하고 있다. 이때, 상기 소오스/드레인 전극(271,273) 중 소오스 전극(271)은 상기 데이터라인(120)과 연결되어 있고, 상기 바디콘택영역(237)을 노출시키는 콘택홀(267)을 통해 상기 바디콘택용역(237)과 연결되어 있다.
또한, 상기 캐패시터(300)는 상기 스위칭 박막 트랜지스터(200)의 소오스/드레인 전극(271,273) 중 드레인 전극(273)과 콘택홀(311)에 통해 연결된 하부 전극(310)과 상기 하부 전극(310)과 대응하고, 상기 전원공급라인(130)과 연결된 상부전극(320)을 포함하고 있다.
또한, 상기 구동 박막 트랜지스터(400)는 상기 캐패시터(300)의 하부 전극(310)과 연결된 게이트 전극(450), 상기 게이트전극(450)에 대응하는 채널 영역(435), 소오스/드레인 영역(431,433) 및 측면이 상기 채널 영역(435)에 접하고, 상기 소오스/드레인 영역(431,433)과는 분리된 바디콘택영역(437) 및 상기 소오스/드레인 영역(431,433)을 노출시키는 콘택홀(461,463)에 의해 상기 소오스/드레인 영역(431,433)과 콘택하는 소오스/드레인 전극(471,473)을 포함하고 있다. 이때, 상기 소오스/드레인 전극(471,473) 중 소오스 전극(471)은 상기 공통전원라인(130)과 연결되어 있고, 상기 바디콘택영역(437)을 노출시키는 콘택홀(467)을 통해 상기 바디콘택용역(437)과 연결되어 있다.
또한, 상기 제1전극(500)은 상기 구동 박막 트랜지스터(400)의 소오스/드레인 전극(471,473) 중 드레인 전극(473)과 비아홀(480)을 통해 연결되어 있다. 이때, 상기 제1전극(500)상에는 적어도 유기 발광층을 포함하는 유기막층 및 제2전극을 더 포함할 수 있다.
도 4a 및 도 4b는 종래의 플로팅 바디 TFT와 본 발명의 바디콘택영역을 구비한 TFT 의 동작특성도를 도시한 것이다. 도 4a는 W/L=4/4㎛ 이고, LDD영역의 폭이 1㎛인 n형 박막 트랜지스터의 경우에 있어서, 본 발명과 종래의 TFT의 ID-VD 특성을 도시한 것이다. 도 4b는 W/L=4/4㎛ 인 p형 박막 트랜지스터의 경우에 있어서, 본 발명과 종래의 TFT의 ID-VD 특성을 도시한 것이다.
도 4a 및 도 4b를 참조하면, 종래의 액티브층이 플로팅되어 있는 TFT 보다 본 발명의 액티층에 바디콘택영역을 구비한 TFT 의 킹크프리(Kink free) 특성이 우수함을 알 수 있다. 이때, n형 TFT와 p형 TFT의 ID-VD 특성의 차이는 정공의 임팩트이온화특성(Impact ionization)이 전자보다 적기 때문이다.
도 5는 종래의 플로팅 바디 TFT와 본 발명의 바디콘택영역을 구비한 TFT 에 있어서, 드레인전압에 따른 문턱전압의 변화를 도시한 것이다. 도 5를 참조하면, 종래의 TFT 보다 본 발명의 TFT 가 드레인 전압에 따른 문턱전압의 변화가 적어 보다 안정성이 있음을 알 수 있다.
상기한 바와같은 본 발명의 실시예에 따르면, 액티브영역에 핫캐리어를 방전 시켜 주기위한 바디콘택영역을 형성하여 줌으로써, 킹크효과를 보다 효과적으로 감소시켜 줄 수 있으며, 그에 따라 TFT 의 특성을 향상시킬 수 있는 이점이 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (21)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 기판상에 형성되고, 채널영역, 소오스/드레인영역 및 일측면이 상기 채널영역과 접하고 상기 소오스/드레인영역과는 분리되도록 상기 액티브층에 형성된 바디콘택영역을 구비한 액티브층과;
    상기 액티브층의 채널영역상부에 형성된 게이트전극과;
    상기 액티브층의 소오스/드레인영역상부에 형성된 소오스/드레인 전극을 구비하고,
    상기 바디콘택영역을 상기 소오스전극 또는 드레인 전극중 하나에 연결하기 위한 콘택배선을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  5. 삭제
  6. 삭제
  7. 제4항에 있어서, 상기 소오스/드레인 영역과 바디콘택영역은 서로 반대도전형을 갖는 불순물영역이며, 상기 채널영역은 진성영역이고, 상기 바디콘택영역은 상기 소오스 영역 또는 드레인 영역에 인가되는 전압과 동일한 전압이 인가되는 것을 특징으로 하는 박막 트랜지스터.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 게이트라인, 데이터라인 및 전원공급라인에 의해 매트릭스형태로 배열되어, 각각 적어도 하나의 박막 트랜지스터를 구비하는 다수의 화소를 포함하며,
    각 박막 트랜지스터는 채널영역, 소오스/드레인영역 및 일측면이 상기 채널영역과는 접하고, 상기 소오스/드레인 영역과는 분리되도록 활성층내에 형성된 바디콘택영역을 구비하는 액티브층과, 상기 소오스/드레인 영역에 연결되는 소오스/드레인전극을 적어도 포함하며,
    상기 박막 트랜지스터는 상기 바디콘택영역을 상기 소오스전극 또는 드레인전극중 하나에 연결하기 위한 콘택배선을 포함하는 것을 특징으로 하는 평판표시장치.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 제11항에 있어서, 상기 바디콘택영역은 상기 소오스/드레인 영역과는 반대도전형을 갖는 불순물이 도핑된 영역이고, 상기 데이터라인 또는 전원공급라인에 연결되며, 상기 채널영역은 진성영역인 것을 특징으로 하는 평판표시장치.
  16. 기판상에 액티브층 및 게이트 절연막을 형성하는 제1단계와;
    상기 액티브층내에 서로 분리되는 소오스/드레인 영역과 바디콘택영역을 형성하고, 상기 게이트 절연막상에 게이트를 형성하는 제2단계와;
    기판전면에 층간 절연막을 형성하는 제3단계와;
    상기 층간 절연막상에 상기 소오스/드레인 영역과 전기적으로 콘택되는 소오스/드레인 전극과 상기 바디콘택영역과 전기적으로 연결되는 콘택배선을 형성하는 제4단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  17. 제16항에 있어서, 제2단계공정은
    감광막패턴을 이용하여 제1도전형의 불순물을 이온주입하여 바디콘택영역을 형성하는 단계와;
    게이트 전극을 형성하는 단계와;
    상기 게이트를 마스크로 하여 상기 제1도전형과는 반대도전형을 갖는 제2도전형의 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계를 포함하며,
    상기 액티브층중 제1 및 제2도전형의 불순물영역이 도핑되지 않은 부분은 채널영역으로 작용하고, 상기 채널영역은 상기 소오스/드레인 영역과 바디콘택영역과 접하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  18. 제16항에 있어서, 제2단계공정은
    게이트 전극을 형성하는 단계와;
    상기 게이트를 마스크로 하여 제2도전형의 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계와;
    감광막패턴을 이용하여 상기 제2도전형과는 반대도전형을 갖는 제1도전형의 불순물을 이온주입하여 바디콘택영역을 형성하는 단계를 포함하며,
    상기 액티브층중 제1 및 제2도전형의 불순물영역이 도핑되지 않은 부분은 채널영역으로 작용하고, 상기 채널영역은 상기 소오스/드레인 영역과 바디콘택영역과 접하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  19. 제17항 또는 제18항에 있어서, 상기 콘택배선은 상기 소오스/드레인 전극중 하나에 연결되도록 형성되는 것을 특징으로 하는 박막 트랜지스터 제조방법.
  20. 제4항에 있어서, 상기 액티브층은 비정질 실리콘막을 결정화한 폴리실리콘막인 것을 특징으로 하는 박막 트랜지스터.
  21. 제11항에 있어서, 상기 액티브층은 비정질 실리콘막을 결정화한 폴리실리콘막인 것을 특징으로 하는 평판표시장치.
KR1020030027339A 2003-04-29 2003-04-29 박막 트랜지스터, 상기 박막 트랜지스터 제조 방법 및 이를 이용한 표시장치 Expired - Lifetime KR100542986B1 (ko)

Priority Applications (8)

Application Number Priority Date Filing Date Title
KR1020030027339A KR100542986B1 (ko) 2003-04-29 2003-04-29 박막 트랜지스터, 상기 박막 트랜지스터 제조 방법 및 이를 이용한 표시장치
JP2004112707A JP2004327979A (ja) 2003-04-29 2004-04-07 薄膜トランジスター及びこれを利用した表示装置
US10/827,326 US7274037B2 (en) 2003-04-29 2004-04-20 Thin film transistor and display device using the same
EP04090168A EP1473779A3 (en) 2003-04-29 2004-04-28 Thin film transistor and display device using the same
CNA2004100420555A CN1542986A (zh) 2003-04-29 2004-04-29 薄膜晶体管及其制造方法和采用该薄膜晶体管的显示装置
US11/760,876 US8013337B2 (en) 2003-04-29 2007-06-11 Thin film transistor and display device using the same
US11/760,864 US8624298B2 (en) 2003-04-29 2007-06-11 Display device including thin film transistor
US11/760,869 US8652885B2 (en) 2003-04-29 2007-06-11 Method of fabricating thin film transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030027339A KR100542986B1 (ko) 2003-04-29 2003-04-29 박막 트랜지스터, 상기 박막 트랜지스터 제조 방법 및 이를 이용한 표시장치

Publications (2)

Publication Number Publication Date
KR20040092916A KR20040092916A (ko) 2004-11-04
KR100542986B1 true KR100542986B1 (ko) 2006-01-20

Family

ID=32985938

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030027339A Expired - Lifetime KR100542986B1 (ko) 2003-04-29 2003-04-29 박막 트랜지스터, 상기 박막 트랜지스터 제조 방법 및 이를 이용한 표시장치

Country Status (5)

Country Link
US (4) US7274037B2 (ko)
EP (1) EP1473779A3 (ko)
JP (1) JP2004327979A (ko)
KR (1) KR100542986B1 (ko)
CN (1) CN1542986A (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100542986B1 (ko) 2003-04-29 2006-01-20 삼성에스디아이 주식회사 박막 트랜지스터, 상기 박막 트랜지스터 제조 방법 및 이를 이용한 표시장치
JP2005004183A (ja) * 2003-05-20 2005-01-06 Advanced Lcd Technologies Development Center Co Ltd 発光型表示装置
KR100543004B1 (ko) 2003-09-18 2006-01-20 삼성에스디아이 주식회사 평판표시장치
KR100501706B1 (ko) 2003-10-16 2005-07-18 삼성에스디아이 주식회사 게이트-바디콘택 박막 트랜지스터
KR100741976B1 (ko) 2005-08-25 2007-07-23 삼성에스디아이 주식회사 박막트랜지스터 및 그 제조 방법
KR101251995B1 (ko) * 2006-01-27 2013-04-08 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR100878284B1 (ko) 2007-03-09 2009-01-12 삼성모바일디스플레이주식회사 박막트랜지스터와 그 제조 방법 및 이를 구비한유기전계발광표시장치
US8692251B2 (en) * 2007-11-02 2014-04-08 Sharp Kabushiki Kaisha Circuit board and display device
JP6920785B2 (ja) 2015-08-19 2021-08-18 株式会社ジャパンディスプレイ 表示装置
CN108346668B (zh) * 2018-01-19 2021-03-19 昆山国显光电有限公司 一种显示基板及其制造方法、显示器件
US11476279B2 (en) 2020-08-06 2022-10-18 Globalfoundries U.S. Inc. Devices with staggered body contacts
CN113054035A (zh) * 2021-03-12 2021-06-29 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、显示基板、显示装置

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62104173A (ja) * 1985-10-31 1987-05-14 Fujitsu Ltd 半導体装置
US4906587A (en) * 1988-07-29 1990-03-06 Texas Instruments Incorporated Making a silicon-on-insulator transistor with selectable body node to source node connection
JPH02291175A (ja) * 1989-04-29 1990-11-30 Fujitsu Ltd 絶縁ゲート型電界効果トランジスタ
FR2648623B1 (fr) * 1989-06-19 1994-07-08 France Etat Structure de transistor mos sur isolant avec prise de caisson reliee a la source et procede de fabrication
EP0465961B1 (en) 1990-07-09 1995-08-09 Sony Corporation Semiconductor device on a dielectric isolated substrate
JP2939563B2 (ja) 1990-09-05 1999-08-25 セイコーインスツルメンツ株式会社 光弁基板用半導体装置
US5420055A (en) * 1992-01-22 1995-05-30 Kopin Corporation Reduction of parasitic effects in floating body MOSFETs
TW272319B (ko) 1993-12-20 1996-03-11 Sharp Kk
JPH07273340A (ja) * 1994-03-28 1995-10-20 Nippon Steel Corp Ｓｏｉ型トランジスタ
US5536950A (en) * 1994-10-28 1996-07-16 Honeywell Inc. High resolution active matrix LCD cell design
KR0163912B1 (ko) 1995-01-13 1998-12-01 김광호 박막 트랜지스터 액정 디스플레이 소자 및 그 제조방법
TW324862B (en) 1996-07-03 1998-01-11 Hitachi Ltd Liquid display apparatus
JPH10125908A (ja) 1996-10-18 1998-05-15 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5913113A (en) * 1997-02-24 1999-06-15 Lg Electronics Inc. Method for fabricating a thin film transistor of a liquid crystal display device
JP3319975B2 (ja) 1997-05-08 2002-09-03 株式会社日立製作所 半導体素子及びそれを用いた液晶表示装置
JP3491805B2 (ja) 1997-08-05 2004-01-26 株式会社東芝 半導体装置の製造方法
US6197624B1 (en) 1997-08-29 2001-03-06 Semiconductor Energy Laboratory Co., Ltd. Method of adjusting the threshold voltage in an SOI CMOS
TW486581B (en) 1998-01-06 2002-05-11 Seiko Epson Corp Semiconductor device, substrate for electro-optical device, electro-optical device, electronic equipment, and projection display apparatus
JPH11214696A (ja) 1998-01-23 1999-08-06 Toshiba Corp 薄膜トランジスタおよび薄膜トランジスタの製造方法
JP3383219B2 (ja) 1998-05-22 2003-03-04 シャープ株式会社 Ｓｏｉ半導体装置及びその製造方法
US6249027B1 (en) * 1998-06-08 2001-06-19 Sun Microsystems, Inc. Partially depleted SOI device having a dedicated single body bias means
US6351010B1 (en) 1998-09-22 2002-02-26 Sony Corporation Electrooptical device, substrate for driving electrooptical device and methods for making the same
JP4202502B2 (ja) 1998-12-28 2008-12-24 株式会社半導体エネルギー研究所 半導体装置
US6858898B1 (en) 1999-03-23 2005-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR100393218B1 (ko) * 2001-03-12 2003-07-31 삼성전자주식회사 절연막 위의 실리콘 구조를 갖는 반도체 소자 및 그제조방법
JP2002353245A (ja) * 2001-03-23 2002-12-06 Seiko Epson Corp 電気光学基板装置及びその製造方法、電気光学装置、電子機器、並びに基板装置の製造方法
JP2003007719A (ja) 2001-06-21 2003-01-10 Matsushita Electric Ind Co Ltd 薄膜トランジスタおよびそれを用いた表示装置
JP3961240B2 (ja) 2001-06-28 2007-08-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6952040B2 (en) * 2001-06-29 2005-10-04 Intel Corporation Transistor structure and method of fabrication
JP4439766B2 (ja) 2001-08-02 2010-03-24 シャープ株式会社 薄膜トランジスタ装置及びその製造方法
JP5001494B2 (ja) 2001-08-28 2012-08-15 セイコーインスツル株式会社 絶縁性基板上に形成された電界効果トランジスタ
JP2003100902A (ja) 2001-09-21 2003-04-04 Mitsubishi Electric Corp 半導体装置の製造方法
JP2003174172A (ja) 2001-09-26 2003-06-20 Seiko Epson Corp 電界効果トランジスタおよびこれを用いた電気光学装置、半導体装置ならびに電子機器
JP3961310B2 (ja) 2002-02-21 2007-08-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100542986B1 (ko) 2003-04-29 2006-01-20 삼성에스디아이 주식회사 박막 트랜지스터, 상기 박막 트랜지스터 제조 방법 및 이를 이용한 표시장치
US7038276B2 (en) 2003-05-09 2006-05-02 Toppoly Optoelectronics Corp. TFT with body contacts
KR100515357B1 (ko) 2003-08-14 2005-09-15 삼성에스디아이 주식회사 게이트와 바디가 전기적으로 연결된 박막 트랜지스터와 그제조방법
KR100543004B1 (ko) 2003-09-18 2006-01-20 삼성에스디아이 주식회사 평판표시장치
KR100818521B1 (ko) 2003-12-31 2008-03-31 동부일렉트로닉스 주식회사 반도체 소자의 트랜지스터 제조방법
KR100560819B1 (ko) 2004-08-02 2006-03-13 삼성전자주식회사 피모스를 구비하는 반도체 소자의 형성 방법
KR100741976B1 (ko) 2005-08-25 2007-07-23 삼성에스디아이 주식회사 박막트랜지스터 및 그 제조 방법

Also Published As

Publication number Publication date
CN1542986A (zh) 2004-11-03
JP2004327979A (ja) 2004-11-18
US20070228398A1 (en) 2007-10-04
US7274037B2 (en) 2007-09-25
US20070228441A1 (en) 2007-10-04
US20040217422A1 (en) 2004-11-04
US8624298B2 (en) 2014-01-07
US8013337B2 (en) 2011-09-06
KR20040092916A (ko) 2004-11-04
EP1473779A3 (en) 2006-03-08
US20070231977A1 (en) 2007-10-04
US8652885B2 (en) 2014-02-18
EP1473779A2 (en) 2004-11-03

Similar Documents

Publication Publication Date Title
US8652885B2 (en) Method of fabricating thin film transistor
US7402468B2 (en) Flat panel display and method of fabricating the same
EP0923134B1 (en) Active matrix circuit board and method of manufacturing it
KR20150043073A (ko) 표시 기판 및 표시 기판의 제조 방법
KR100307457B1 (ko) 박막 트랜지스터의 제조 방법
US8278159B2 (en) Thin film transistor, method of fabricating the same, and a display device including the thin film transistor
US8704305B2 (en) Thin film transistor
KR102449066B1 (ko) 표시장치용 어레이기판 및 그 제조방법
KR100362703B1 (ko) 박막트랜지스터 제조방법
JP3934173B2 (ja) 表示装置
KR100796592B1 (ko) 박막트랜지스터 및 그 제조 방법
KR100290900B1 (ko) 정전기 보호용 트랜지스터의 제조 방법
KR100569735B1 (ko) 액정 표시 장치 및 그 제조 방법
KR100908850B1 (ko) 구동회로 일체형 액정표시장치용 구동소자 및 스위칭소자의 제조방법
KR100323080B1 (ko) 박막 트랜지스터 및 그 제조방법
KR0142784B1 (ko) 박막트랜지스터 및 그 제조방법
KR100730141B1 (ko) 박막 트랜지스터 및 이를 구비한 평판표시장치
KR100252754B1 (ko) 박막트랜지스터 및 그 제조방법
KR100238193B1 (ko) 박막 트랜지스터와 그 제조 방법
KR20040072826A (ko) 박막트랜지스터 소자의 제조방법
KR20000066450A (ko) 정전기 보호용 트랜지스터 및 그의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20030429

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20050521

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20051202

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20060106

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20060109

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20090105

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20091229

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20110103

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20111216

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20130102

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20130102

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20140102

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20140102

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20141231

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20141231

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20151230

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20151230

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 12

PR1001 Payment of annual fee

Payment date: 20170102

Start annual number: 12

End annual number: 12

FPAY Annual fee payment

Payment date: 20180102

Year of fee payment: 13

PR1001 Payment of annual fee

Payment date: 20180102

Start annual number: 13

End annual number: 13

FPAY Annual fee payment

Payment date: 20190102

Year of fee payment: 14

PR1001 Payment of annual fee

Payment date: 20190102

Start annual number: 14

End annual number: 14

FPAY Annual fee payment

Payment date: 20191223

Year of fee payment: 15

PR1001 Payment of annual fee

Payment date: 20191223

Start annual number: 15

End annual number: 15

PR1001 Payment of annual fee

Payment date: 20210104

Start annual number: 16

End annual number: 16

PR1001 Payment of annual fee

Payment date: 20211228

Start annual number: 17

End annual number: 17

PR1001 Payment of annual fee

Payment date: 20221226

Start annual number: 18

End annual number: 18

PC1801 Expiration of term

Termination date: 20231029

Termination category: Expiration of duration